JPS6216574A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS6216574A JPS6216574A JP15543885A JP15543885A JPS6216574A JP S6216574 A JPS6216574 A JP S6216574A JP 15543885 A JP15543885 A JP 15543885A JP 15543885 A JP15543885 A JP 15543885A JP S6216574 A JPS6216574 A JP S6216574A
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- Japan
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- schottky
- gate electrode
- insulating film
- forming
- gate
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果トランジスタの製造方法に関し、特
にＧａＡｓ ショットキ障壁ゲート型電界効果トランジ
スタの製造方法に関する。
にＧａＡｓ ショットキ障壁ゲート型電界効果トランジ
スタの製造方法に関する。
従来の技術
電界効果トランジスタ特にＧａＡａを主体材料とするシ
ョットキ障壁ゲート型電界効果トランジスタ（以下Ｇａ
Ａｓ ＭＥ Ｓ Ｆ Ｅ Ｔ ）は従来のＳＬに比べて
高速・低消費電力動作が可能であるため、最近ＧａＡｓ
ＩＣが注目され活発に研究開発されているｏＧａＡｓＩ
Ｃが高速動作特性を発揮するためにはゲート長の短縮、
ゲート・ソース間、ゲート・ドレイン間の寄生抵抗が小
さいことが必要である。そのため、セルフアライメント
法が種々検討されてイル。特にソース・ドレイン領域に
ｎ＋領領域設はコノｎ＋領域とゲート電極とのセルフア
ライメント法が広く研究されている０ 第２図に従来のＧａＡｓ Ｆ Ｅ Ｔのセルフアライメ
ント法による製造方法を示す。まず第２図ａにおいて半
絶縁性ＧａＡｓ基板１１中に例えばイオン注入法により
活性層１２を形成し、その上の所定の場所に、例えば９
００℃以上に加熱しても特性の劣化がない金属、例えば
Ｗより成るゲート電極１３を形成する。次に前記ゲート
電極１３をマスクとしてソース・ドレイン高濃度イオン
注入領域１４を形成し味２図ｂ）、その後アルシン雰囲
気中８５０’Ｃ３０分間アニールを行い注入イオンを活
性化し、高キヤリア密度領域１５とする。次にソース・
ドレインオーミック電極１６を形成してＧａＡｓ＋ＭＥ
ＳＦＥＴとする（第２図Ｃ）。
ョットキ障壁ゲート型電界効果トランジスタ（以下Ｇａ
Ａｓ ＭＥ Ｓ Ｆ Ｅ Ｔ ）は従来のＳＬに比べて
高速・低消費電力動作が可能であるため、最近ＧａＡｓ
ＩＣが注目され活発に研究開発されているｏＧａＡｓＩ
Ｃが高速動作特性を発揮するためにはゲート長の短縮、
ゲート・ソース間、ゲート・ドレイン間の寄生抵抗が小
さいことが必要である。そのため、セルフアライメント
法が種々検討されてイル。特にソース・ドレイン領域に
ｎ＋領領域設はコノｎ＋領域とゲート電極とのセルフア
ライメント法が広く研究されている０ 第２図に従来のＧａＡｓ Ｆ Ｅ Ｔのセルフアライメ
ント法による製造方法を示す。まず第２図ａにおいて半
絶縁性ＧａＡｓ基板１１中に例えばイオン注入法により
活性層１２を形成し、その上の所定の場所に、例えば９
００℃以上に加熱しても特性の劣化がない金属、例えば
Ｗより成るゲート電極１３を形成する。次に前記ゲート
電極１３をマスクとしてソース・ドレイン高濃度イオン
注入領域１４を形成し味２図ｂ）、その後アルシン雰囲
気中８５０’Ｃ３０分間アニールを行い注入イオンを活
性化し、高キヤリア密度領域１５とする。次にソース・
ドレインオーミック電極１６を形成してＧａＡｓ＋ＭＥ
ＳＦＥＴとする（第２図Ｃ）。
発明が解決しようとする問題点
このような製造方法においては、ゲート電極１３に接し
て実効的にソース・ドレイン電極として作用する高キヤ
リア密度領域１５が形成されていソース・ゲートおよび
ソース・ドレイン寄生抵抗が低減できる。しかしこの方
法においては、ゲート電極１３と高キヤリア密度領域１
５が接しているためにゲート・ドレイン間の逆方向耐圧
が低くなるという欠点があった。そこで、第２図に示す
ようにソース・ドレイン高濃度イオン注入後、ゲート電
極をサイドエツチングし、ゲート電極１３と高キヤリア
密度領域１５を離す方法があるが、この場合、ゲート電
極の微細化により、ゲート抵抗が増大するという問題が
ある。またこれらの方法は、ゲート金属に高融点金属を
用いているためショットキ特性が悪いという問題点があ
った０問題点を解決するための手段 本発明は、これらの問題を解決するために、化合物半導
体基板に活性層を形成する工程と、前記活性層上に絶縁
膜でゲート電極ノくターンを形成する工程と、前記絶縁
膜をマスクに前記化合物半導体基板をエツチングし前記
ゲート電極ノくターン下部の化合物半導体、パターン幅
を前記絶縁膜のゲート電極パターン幅より小さくする工
程と、前記絶縁膜をマスクにソース・ドレイン領域にイ
オン注入し、熱処理により高濃度領域を形成する工程と
、全面に有機樹脂膜を塗布し前記絶縁膜上方の前記有機
樹脂膜の厚みを他の領域の厚みに比べて薄くする工程と
、ウェハーの垂直方向からドライエツチングし前記絶縁
膜上の有機樹脂膜を全て除去する工程と、ゲート電極パ
ターンの絶縁膜を除去し、全面に前記化合物半導体と同
相反応しショットキ界面が移動するショットキ金属を形
成する工程と、前記有機樹脂膜およびその上のショット
キ金属を除去しゲート電極を形成する工程と、オーミン
ク電極を形成する工程と、熱処理によりョットキ界面を
移動させる工程からなるものである０ 作 用 本発明は、上記した構成により、ゲート抵抗を増加する
ことなくゲート長が短縮でき、また、ショットキ特性の
良好な電界効果トランジスタを製造することができる方
法である。
て実効的にソース・ドレイン電極として作用する高キヤ
リア密度領域１５が形成されていソース・ゲートおよび
ソース・ドレイン寄生抵抗が低減できる。しかしこの方
法においては、ゲート電極１３と高キヤリア密度領域１
５が接しているためにゲート・ドレイン間の逆方向耐圧
が低くなるという欠点があった。そこで、第２図に示す
ようにソース・ドレイン高濃度イオン注入後、ゲート電
極をサイドエツチングし、ゲート電極１３と高キヤリア
密度領域１５を離す方法があるが、この場合、ゲート電
極の微細化により、ゲート抵抗が増大するという問題が
ある。またこれらの方法は、ゲート金属に高融点金属を
用いているためショットキ特性が悪いという問題点があ
った０問題点を解決するための手段 本発明は、これらの問題を解決するために、化合物半導
体基板に活性層を形成する工程と、前記活性層上に絶縁
膜でゲート電極ノくターンを形成する工程と、前記絶縁
膜をマスクに前記化合物半導体基板をエツチングし前記
ゲート電極ノくターン下部の化合物半導体、パターン幅
を前記絶縁膜のゲート電極パターン幅より小さくする工
程と、前記絶縁膜をマスクにソース・ドレイン領域にイ
オン注入し、熱処理により高濃度領域を形成する工程と
、全面に有機樹脂膜を塗布し前記絶縁膜上方の前記有機
樹脂膜の厚みを他の領域の厚みに比べて薄くする工程と
、ウェハーの垂直方向からドライエツチングし前記絶縁
膜上の有機樹脂膜を全て除去する工程と、ゲート電極パ
ターンの絶縁膜を除去し、全面に前記化合物半導体と同
相反応しショットキ界面が移動するショットキ金属を形
成する工程と、前記有機樹脂膜およびその上のショット
キ金属を除去しゲート電極を形成する工程と、オーミン
ク電極を形成する工程と、熱処理によりョットキ界面を
移動させる工程からなるものである０ 作 用 本発明は、上記した構成により、ゲート抵抗を増加する
ことなくゲート長が短縮でき、また、ショットキ特性の
良好な電界効果トランジスタを製造することができる方
法である。
実施例
本発明による電界効果トランジスタの製造方法の一実施
例を第１図で説明する０半絶縁性ＧａＡｓ基板１にイオ
ン注入法で活性層２を形成し、ＳｉＯ３でゲート電極パ
ターン３を形成する（第１図ａ）。
例を第１図で説明する０半絶縁性ＧａＡｓ基板１にイオ
ン注入法で活性層２を形成し、ＳｉＯ３でゲート電極パ
ターン３を形成する（第１図ａ）。
この時、Ｓ Ｘ０２の膜厚は６０００Ａで、ゲート寸法
は１μｍとする。次に前記ゲート電極パターン３ヲマス
クトシテＨＣ４：Ｈ２Ｏ２：Ｈ２ｏ＝１＝８＝１の混合
液で前記半絶縁性ＧａＡｓ基板１を２０００Ａウエツト
エツチングし、逆メサパターン４を形成する（第１図ｂ
）。この時、逆メサパターン４でパターン寸法は底部で
０．６μｍとなる。
は１μｍとする。次に前記ゲート電極パターン３ヲマス
クトシテＨＣ４：Ｈ２Ｏ２：Ｈ２ｏ＝１＝８＝１の混合
液で前記半絶縁性ＧａＡｓ基板１を２０００Ａウエツト
エツチングし、逆メサパターン４を形成する（第１図ｂ
）。この時、逆メサパターン４でパターン寸法は底部で
０．６μｍとなる。
次にＳ １０２のゲート電極パターン３をマスクとして
ソース・ドレイン領域をイオン注入で形成し、アルシン
雰囲気で８３０℃２０分間熱処理し高濃度キャリア領域
５を形成する（第１図Ｃ）。
ソース・ドレイン領域をイオン注入で形成し、アルシン
雰囲気で８３０℃２０分間熱処理し高濃度キャリア領域
５を形成する（第１図Ｃ）。
このとき逆メサパターン４と高濃度キャリア領域電極パ
ターン３上方のフォトレジスト６の膜厚とその他の領域
の膜厚の差はほとんどなくなりフォトレジスト表面は平
担化される。その後全面をドライエツチングし、ゲート
電極パターン３上部を露出させる（第１図ｄ）。その後
弗酸により、ゲート電極パターン３であるＳ ｚ ０２
を除去し逆メサパターン４上部を露出させ全面にＧａＡ
ａと固相反応により、ショットキ界面を形成するショッ
トキ金属７たとえばＰｔを蒸着法により１０００人形成
し、その後、ＴｉおよびＡｕをそれぞれ、５００Ａ 、
３３５００人形成する（Ｍ１図ｅ）。その後、フォトレ
ジスト６およびその上のショットキ金属７を除去しゲー
ト電極８を形成し、その後オーミック電極９としテＡｕ
Ｇｅ ／ Ｎｉを１３０ＯＡ／４００Ａ形成する（第１
図１）。
ターン３上方のフォトレジスト６の膜厚とその他の領域
の膜厚の差はほとんどなくなりフォトレジスト表面は平
担化される。その後全面をドライエツチングし、ゲート
電極パターン３上部を露出させる（第１図ｄ）。その後
弗酸により、ゲート電極パターン３であるＳ ｚ ０２
を除去し逆メサパターン４上部を露出させ全面にＧａＡ
ａと固相反応により、ショットキ界面を形成するショッ
トキ金属７たとえばＰｔを蒸着法により１０００人形成
し、その後、ＴｉおよびＡｕをそれぞれ、５００Ａ 、
３３５００人形成する（Ｍ１図ｅ）。その後、フォトレ
ジスト６およびその上のショットキ金属７を除去しゲー
ト電極８を形成し、その後オーミック電極９としテＡｕ
Ｇｅ ／ Ｎｉを１３０ＯＡ／４００Ａ形成する（第１
図１）。
次に４５０’Ｃで６分間熱処理をしゲート電極８のＰｔ
とＧａＡｓを固相反応させ、合金部１０を形成しショッ
トキ界面をＧａＡｓ１ｑへ移動させる（第１図ｑ）。
とＧａＡｓを固相反応させ、合金部１０を形成しショッ
トキ界面をＧａＡｓ１ｑへ移動させる（第１図ｑ）。
この時Ｐｔ の厚さの約２倍の深さにショットキ界面は
進行するため、熱処理後のショットキ界面は、逆メサパ
ターン４の底部となシ実効的にゲート長は縮小され、こ
のときは約０．６μｍとなる。また、固相反応より Ｇ
ａＡｇ表面の欠陥層が合金化され、ショットキ界面が表
面欠陥層の下にくるため、ショットキ特性が向上する。
進行するため、熱処理後のショットキ界面は、逆メサパ
ターン４の底部となシ実効的にゲート長は縮小され、こ
のときは約０．６μｍとなる。また、固相反応より Ｇ
ａＡｇ表面の欠陥層が合金化され、ショットキ界面が表
面欠陥層の下にくるため、ショットキ特性が向上する。
実際にショットキ特性は固相反応前、ｎ値、φＢがそれ
ぞれ、１．１７゜０．７８ｅＶ であったものが固相反
応後には、それぞれ、Ｌｌｏ 、 ０．８３ｅＶに向上
した。
ぞれ、１．１７゜０．７８ｅＶ であったものが固相反
応後には、それぞれ、Ｌｌｏ 、 ０．８３ｅＶに向上
した。
実施例では、逆メサパターン形成のためにウェットエツ
チングを用いたが、これは、ＧａＡｓの場合（１ｏｏ）
基板のときゲート方位が（０１１）方向の場合に限る。
チングを用いたが、これは、ＧａＡｓの場合（１ｏｏ）
基板のときゲート方位が（０１１）方向の場合に限る。
しかし、イオンミリング等のドライエツチングを用いれ
ばゲート方位にかかわらず逆メサパターンの形成が可能
となシ、これらの方法を用いてもよい。
ばゲート方位にかかわらず逆メサパターンの形成が可能
となシ、これらの方法を用いてもよい。
また、本発明では、ゲート金属としてＰｔ を用いたが
、ＮｉなどＧａＡｓと固相反応を有し、ショットキ界面
が移動する金属であれば何でもよいＱ発明の効果 以上述べてきたように、本発明によれば、活性層を、逆
メサパターンにすることと、ゲート金属にＧａＡｓと同
相反応するショットキ金属を用いることにより、ゲート
抵抗を増加させることなくゲート長を短縮できる、また
ショットキ特性を向上できる電界効果トランジスタの製
造が可能となる。
、ＮｉなどＧａＡｓと固相反応を有し、ショットキ界面
が移動する金属であれば何でもよいＱ発明の効果 以上述べてきたように、本発明によれば、活性層を、逆
メサパターンにすることと、ゲート金属にＧａＡｓと同
相反応するショットキ金属を用いることにより、ゲート
抵抗を増加させることなくゲート長を短縮できる、また
ショットキ特性を向上できる電界効果トランジスタの製
造が可能となる。
第１図、１−ｗ ｇは本発明の一実施例における電界効
果トランジスタの製造方法を説明するための断面図、第
２図＆ ’−Ｃおよび第３図は従来の電界効果トランジ
スタの製造方法を説明するための断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・活性層、
３−・・・・・ゲート電極パターン、４・・・・・・逆
メサパターン、５・・・・・・高濃度キャリア領域、６
・・・・・・フォトレジスト、７・・・・・・ショット
キ金属、８・・・・・・ゲート電極、９・・・・・・オ
ーミック電極、１０・・・・・・合金部。 代理人の氏名 弁理土中 尾 敏 男 ほか１名第１図
７−シヨ、）〒ｌ トーーケ′°−ドＩｔモ１ ９−一沢７り １ ｔｏ−−−８＊’ｒｐ
果トランジスタの製造方法を説明するための断面図、第
２図＆ ’−Ｃおよび第３図は従来の電界効果トランジ
スタの製造方法を説明するための断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・活性層、
３−・・・・・ゲート電極パターン、４・・・・・・逆
メサパターン、５・・・・・・高濃度キャリア領域、６
・・・・・・フォトレジスト、７・・・・・・ショット
キ金属、８・・・・・・ゲート電極、９・・・・・・オ
ーミック電極、１０・・・・・・合金部。 代理人の氏名 弁理土中 尾 敏 男 ほか１名第１図
７−シヨ、）〒ｌ トーーケ′°−ドＩｔモ１ ９−一沢７り １ ｔｏ−−−８＊’ｒｐ
Claims (2)
- （１）化合物半導体基板に活性層を形成する工程と、前
記活性層上に絶縁膜でゲート電極パターンを形成する工
程と、前記絶縁膜をマスクに前記化合物半導体基板をエ
ッチングし、前記ゲート電極パターン下部の化合物半導
体パターン幅を前記絶縁膜のゲート電極パターン幅より
小さくする工程と、前記絶縁膜をマスクにソース・ドレ
イン領域にイオン注入し、熱処理により高濃度領域を形
成する工程と、全面に有機樹脂膜を塗布し前記絶縁膜上
方の前記有機樹脂膜の厚みを他の領域の厚みに比べて薄
くする工程と、ウェハーの垂直方向からドライエッチン
グし前記絶縁膜上の有機樹脂膜を全て除去する工程と、
ゲート電極パターンの絶縁膜を除去し全面に前記化合物
半導体と固相反応しショットキ界面が移動するショット
キ金属を形成する工程と、前記有機樹脂膜およびその上
のショットキ金属を除去しゲート電極を形成する工程と
、オーミック電極を形成する工程と、熱処理によりショ
ットキ界面を移動させる工程を有する電界効果トランジ
スタの製造方法。 - （２）ショットキ金属がＰｔである特許請求の範囲第１
項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15543885A JPS6216574A (ja) | 1985-07-15 | 1985-07-15 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15543885A JPS6216574A (ja) | 1985-07-15 | 1985-07-15 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216574A true JPS6216574A (ja) | 1987-01-24 |
Family
ID=15606031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15543885A Pending JPS6216574A (ja) | 1985-07-15 | 1985-07-15 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110326090A (zh) * | 2017-02-27 | 2019-10-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
-
1985
- 1985-07-15 JP JP15543885A patent/JPS6216574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110326090A (zh) * | 2017-02-27 | 2019-10-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| US10790397B2 (en) * | 2017-02-27 | 2020-09-29 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing the same |
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