JPS60198869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60198869A JPS60198869A JP5564284A JP5564284A JPS60198869A JP S60198869 A JPS60198869 A JP S60198869A JP 5564284 A JP5564284 A JP 5564284A JP 5564284 A JP5564284 A JP 5564284A JP S60198869 A JPS60198869 A JP S60198869A
- Authority
- JP
- Japan
- Prior art keywords
- mask material
- sio2
- gate
- gate electrode
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000004065 semiconductor Substances 0.000 title description 7
- 239000000463 material Substances 0.000 claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims abstract description 3
- 239000007772 electrode material Substances 0.000 claims description 8
- 210000003323 beak Anatomy 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 9
- 239000000377 silicon dioxide Substances 0.000 abstract description 9
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 8
- 229910052906 cristobalite Inorganic materials 0.000 abstract 8
- 229910052682 stishovite Inorganic materials 0.000 abstract 8
- 229910052905 tridymite Inorganic materials 0.000 abstract 8
- 238000005530 etching Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- 241001572175 Gaza Species 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特にショットキー接合
をゲートに用いた電界効果トランジスタの製造方法に関
するものである。
をゲートに用いた電界効果トランジスタの製造方法に関
するものである。
ショットキー障壁型電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）特にＧａｚａを用いたＣＧＡＩＩ Ｍｔｉ：５ＦＥ
Ｔはその高速性にすぐれていることから、超高周波用半
導体素子として近年ますます使用されつつある。ここで
はこのＧａＡａ ＭＥＳＦＥＴを用いて説明する。
Ｔ）特にＧａｚａを用いたＣＧＡＩＩ Ｍｔｉ：５ＦＥ
Ｔはその高速性にすぐれていることから、超高周波用半
導体素子として近年ますます使用されつつある。ここで
はこのＧａＡａ ＭＥＳＦＥＴを用いて説明する。
第１図は従来よシ周知のＧａＡｎ ＭＥＳＦＥＴの模式
的な素子断面図である。牛絶縁性ＧｃＬＡ８基板５上に
Ｇａｚａ動作層４が形成され、その動作層上に例えばア
ルミニウム（ＡＡ！ ）よシなるショツトキー性のゲー
ト電極１と、例えば金・ゲルマニウムα−ｇ）合金より
なるオーミック性のソース、ドレイン電極２，３が形成
される。Ｇａｚａ ＦＥＴにおいて杜、ゲート・ソース
間領域及びゲート・ドレイン間領域の表面に高密度の表
面準位が存在する結果、表面空乏層６が形成されソース
、ドレインの直列寄生抵抗Ｒ，，ＲＤが増大する問題を
有している。この直列寄生抵抗Ｒ８，ＲＤＦｉ Ｆｖｒ
導通時のオン抵抗Ｒ８、の増加、また相互コンダクタン
スｇｍの低下を招く仁とから、このＲ８，ＲＤの低減化
はＦＥＴ特性の改善に重要である。
的な素子断面図である。牛絶縁性ＧｃＬＡ８基板５上に
Ｇａｚａ動作層４が形成され、その動作層上に例えばア
ルミニウム（ＡＡ！ ）よシなるショツトキー性のゲー
ト電極１と、例えば金・ゲルマニウムα−ｇ）合金より
なるオーミック性のソース、ドレイン電極２，３が形成
される。Ｇａｚａ ＦＥＴにおいて杜、ゲート・ソース
間領域及びゲート・ドレイン間領域の表面に高密度の表
面準位が存在する結果、表面空乏層６が形成されソース
、ドレインの直列寄生抵抗Ｒ，，ＲＤが増大する問題を
有している。この直列寄生抵抗Ｒ８，ＲＤＦｉ Ｆｖｒ
導通時のオン抵抗Ｒ８、の増加、また相互コンダクタン
スｇｍの低下を招く仁とから、このＲ８，ＲＤの低減化
はＦＥＴ特性の改善に重要である。
第２図は前記ＲＢｔＲＤを低減させることを目的として
工夫された従来よシ周知のＦＥＴの模式断面図を製造工
程順に示したものである。これは例えば１９８３年発行
のジャパニーズ、ジャーナル、オン。
工夫された従来よシ周知のＦＥＴの模式断面図を製造工
程順に示したものである。これは例えば１９８３年発行
のジャパニーズ、ジャーナル、オン。
アプライド、フイズイツクスＣＪｐｎ、Ｊ、Ａｐｐｌ
、ＰＡｙａ、）第２２巻３３５ページに示されている。
、ＰＡｙａ、）第２２巻３３５ページに示されている。
、まず、ＧαＡ８絶縁基板５を用意し、ホトレジストを
マスクとして選択的にイオン注入を行い動作層４を形成
する。
マスクとして選択的にイオン注入を行い動作層４を形成
する。
そして前記ホトレジストを除去した後、ショットキー障
壁を形成する金属、例えばＭｌをＧｃＬＡ＃基板上全面
に蒸着し、ホトレジスト７でゲート電極部分のみを被覆
する（第２図（α））０次に、ホトレジスト７で覆われ
ていない部分のＭを６０℃のりン酸（ＨａＰＯ，）でエ
ツチング除去する。その際ホトレジスト７で覆われたＭ
がサイドエツチングされるまでエツチングを行う（第２
図（ｂ））。次に、オーミック性接触を形成する全編、
例えばＡｕＧｇ合金８を真空蒸着する（第２図（Ｃ）
） 、最後に、前記ホトレジストアを除去することによ
りＦＥＴの製造が完了する（第２図（メ）、この製造方
法においてはゲート・ソース１，２間及びゲート・ドレ
イン１，３間距離がＨのサイドエツチングによって決定
されることから、約０．５踊程度まで短縮することが可
能となシ、前記直列寄生抵抗ＲＢ ｒ Ｒｐの低減が達
成される。
壁を形成する金属、例えばＭｌをＧｃＬＡ＃基板上全面
に蒸着し、ホトレジスト７でゲート電極部分のみを被覆
する（第２図（α））０次に、ホトレジスト７で覆われ
ていない部分のＭを６０℃のりン酸（ＨａＰＯ，）でエ
ツチング除去する。その際ホトレジスト７で覆われたＭ
がサイドエツチングされるまでエツチングを行う（第２
図（ｂ））。次に、オーミック性接触を形成する全編、
例えばＡｕＧｇ合金８を真空蒸着する（第２図（Ｃ）
） 、最後に、前記ホトレジストアを除去することによ
りＦＥＴの製造が完了する（第２図（メ）、この製造方
法においてはゲート・ソース１，２間及びゲート・ドレ
イン１，３間距離がＨのサイドエツチングによって決定
されることから、約０．５踊程度まで短縮することが可
能となシ、前記直列寄生抵抗ＲＢ ｒ Ｒｐの低減が達
成される。
第２図に示す従来の製造方法では、ゲート・ソース間及
びゲート・ドレイン間距離がサイドエツチング量で決定
される。サイドエツチング量はＡＩの場合、ＨＪＰＯＡ
溶液に浸す時間によって制御されるが、ＨｍＰＯａ溶液
の温度、またかくはんの強さによって変動することから
、その制御性は低く、したがって均一、かつ再現性よ＜
Ｒ８１ＲＤの小さいＦＥＴの製造は困難である。
びゲート・ドレイン間距離がサイドエツチング量で決定
される。サイドエツチング量はＡＩの場合、ＨＪＰＯＡ
溶液に浸す時間によって制御されるが、ＨｍＰＯａ溶液
の温度、またかくはんの強さによって変動することから
、その制御性は低く、したがって均一、かつ再現性よ＜
Ｒ８１ＲＤの小さいＦＥＴの製造は困難である。
本発明は従来提案されているＦＥＴの製造方法におりる
問題点に鑑みてなされたものであシ、その目的はゲート
・ソース間及びゲート・ドレイン間距離を均一、かつ再
現性よくサプミク四ンの幅で制御することが可能な半導
体装置の製造方法を提供するものである。
問題点に鑑みてなされたものであシ、その目的はゲート
・ソース間及びゲート・ドレイン間距離を均一、かつ再
現性よくサプミク四ンの幅で制御することが可能な半導
体装置の製造方法を提供するものである。
本発明は半導体動作層表面に第１のマスク材を全面に形
成し、ゲート領域形成部分の第１のマスク劇を除去する
ことにより動作層表面一部を露出せしめ、次に全面に第
２のマスク材を形成した後、異方性ドライエツチングに
よシ第２のマスク材を除去し、第１のマスク材の側壁の
みに第２のマスク材を制御された幅で残置せしめ、全面
にゲート電極材を形成し、該ゲート電極材上全面にホト
レジストを塗布し、熱処理により該ホトレジスト表面を
平坦化した後、全面をドライエツチングすることにより
第１の々スフ材上のホトレジスト及びり材を除去するこ
とによりゲート電極を形成し、該ゲート電極をマスクと
してソース、ドレイン電極材を蒸着することによルソー
ス、ドレイン電極を形成することを特徴とした半導体装
置の製造方法である。
成し、ゲート領域形成部分の第１のマスク劇を除去する
ことにより動作層表面一部を露出せしめ、次に全面に第
２のマスク材を形成した後、異方性ドライエツチングに
よシ第２のマスク材を除去し、第１のマスク材の側壁の
みに第２のマスク材を制御された幅で残置せしめ、全面
にゲート電極材を形成し、該ゲート電極材上全面にホト
レジストを塗布し、熱処理により該ホトレジスト表面を
平坦化した後、全面をドライエツチングすることにより
第１の々スフ材上のホトレジスト及びり材を除去するこ
とによりゲート電極を形成し、該ゲート電極をマスクと
してソース、ドレイン電極材を蒸着することによルソー
ス、ドレイン電極を形成することを特徴とした半導体装
置の製造方法である。
本発明は第１のマスク材の側壁に第２のマスク材を残置
せしめることによシ、ＧａＡｓ動作層と接する部分のゲ
ート電極幅よりゲート電極表面の幅を大とし、ゲート電
極とソース電極及びゲート電極とドレイン電極を分離す
るものである。この場合、ゲート・ソース間及びゲート
・ドレイン間距離は第２のマスク材を形成するときのそ
の膜厚によって決定されるため、均一、かつ再現性よく
制御される。
せしめることによシ、ＧａＡｓ動作層と接する部分のゲ
ート電極幅よりゲート電極表面の幅を大とし、ゲート電
極とソース電極及びゲート電極とドレイン電極を分離す
るものである。この場合、ゲート・ソース間及びゲート
・ドレイン間距離は第２のマスク材を形成するときのそ
の膜厚によって決定されるため、均一、かつ再現性よく
制御される。
以下図面により本発明の詳細な説明する。
第３図は本発明の一実施例を説明するための素子模式断
面図を工程順に示したものである。まず、りとしてＳｉ
イオンを５０ＫｇＶ 、 １．２Ｘ１０ｃｍ の条件で
選択的にイオン注入し、動作層４を形成する（第３図（
α））。次に、■装置を用いて二酸化シリコン（ＳｚＯ
ｚ） １０をウェハ全面に０．５μｍの膜厚で堆積した
後、ゲート電極膜が必要とされる領域、例えばケート領
域、配線個所等のＳＳＯ，をホトレジストをマスクとし
て希フッ酸（ＨＦ）でエツチング除去する（第３図（ｂ
））。次に、再び（至）装置を用いて５ｔ０２１１を帆
３μ兜の膜厚でウェハ全面に堆積する（第３図（Ｃ））
・次に、四フッ化炭素（ＣＦ４）ガスを用いた異方性ド
ライエツチングを行うことによシ、Ｓイ０意１０の側壁
のみに側壁物５ｉｏ１１２を残置する（第３図（ｄ））
。このとき、側壁物Ｓｓｏ！１２の幅はＧｃｃＡｓ動作
層４と接する近傍では第３図（ｃ）の工程で堆積した５
ＺＯｚｌｌの膜厚と等しくなシ、そしてＧｃｃＡｓ動作
層４の表面から離れるにしたがって狭くなる。次に、チ
タン（Ｔｊ）１３をウェハ全面に０．５μ駕真空蒸着し
、そしてホトレジスト１４を１．５μｍの膜厚で塗布し
た後、２００℃で乾燥しウニへ表面を平坦にする（第３
図（ｅ））。次に、再びＣＦ４ガスを用いた異方性ドラ
イエツチングを行い、ｓ ｊＱ、１０上のホトレジス）
１４及びＴｉ１３を除去する（第３図Ｃｆ））。最後
に、Ｓ（０，１０及びｓ ｉｏ、１２を希フッ酸（ＨＦ
）でエツチング除去した後、オーミック性金Ｊｌｉ Ａ
ｘ−Ｇｅ／Ｎｔ ２゜３．１５を真空蒸着し、４５０℃
でアロイを行うことによシＦＥＴの製造が完了する？＄
−３図Ｃ％）＞。
面図を工程順に示したものである。まず、りとしてＳｉ
イオンを５０ＫｇＶ 、 １．２Ｘ１０ｃｍ の条件で
選択的にイオン注入し、動作層４を形成する（第３図（
α））。次に、■装置を用いて二酸化シリコン（ＳｚＯ
ｚ） １０をウェハ全面に０．５μｍの膜厚で堆積した
後、ゲート電極膜が必要とされる領域、例えばケート領
域、配線個所等のＳＳＯ，をホトレジストをマスクとし
て希フッ酸（ＨＦ）でエツチング除去する（第３図（ｂ
））。次に、再び（至）装置を用いて５ｔ０２１１を帆
３μ兜の膜厚でウェハ全面に堆積する（第３図（Ｃ））
・次に、四フッ化炭素（ＣＦ４）ガスを用いた異方性ド
ライエツチングを行うことによシ、Ｓイ０意１０の側壁
のみに側壁物５ｉｏ１１２を残置する（第３図（ｄ））
。このとき、側壁物Ｓｓｏ！１２の幅はＧｃｃＡｓ動作
層４と接する近傍では第３図（ｃ）の工程で堆積した５
ＺＯｚｌｌの膜厚と等しくなシ、そしてＧｃｃＡｓ動作
層４の表面から離れるにしたがって狭くなる。次に、チ
タン（Ｔｊ）１３をウェハ全面に０．５μ駕真空蒸着し
、そしてホトレジスト１４を１．５μｍの膜厚で塗布し
た後、２００℃で乾燥しウニへ表面を平坦にする（第３
図（ｅ））。次に、再びＣＦ４ガスを用いた異方性ドラ
イエツチングを行い、ｓ ｊＱ、１０上のホトレジス）
１４及びＴｉ１３を除去する（第３図Ｃｆ））。最後
に、Ｓ（０，１０及びｓ ｉｏ、１２を希フッ酸（ＨＦ
）でエツチング除去した後、オーミック性金Ｊｌｉ Ａ
ｘ−Ｇｅ／Ｎｔ ２゜３．１５を真空蒸着し、４５０℃
でアロイを行うことによシＦＥＴの製造が完了する？＄
−３図Ｃ％）＞。
なお、第３図に示される実施例では側壁物ｓｉｏ意校を
残すためのマスク材としてｓ ｊＱ、を用いたが、他の
絶縁膜、例えば窒化シリコン（ＳｉｍＮ４）等でも可能
であシ、また金属膜を用いることも可能である・ また、ゲート金属もＴｉに限られるものではなく、例え
ばタンタル（ＴｃＬ）、モリブデン（ＭＯ）、タングス
テン（Ｗ）など、あるいは金属硅化物等を適用すること
ができる。
残すためのマスク材としてｓ ｊＱ、を用いたが、他の
絶縁膜、例えば窒化シリコン（ＳｉｍＮ４）等でも可能
であシ、また金属膜を用いることも可能である・ また、ゲート金属もＴｉに限られるものではなく、例え
ばタンタル（ＴｃＬ）、モリブデン（ＭＯ）、タングス
テン（Ｗ）など、あるいは金属硅化物等を適用すること
ができる。
さらに、側壁物は５ｊＯｔに限られるものではなく、他
の絶縁膜あるいは金属膜を用いることもできる。
の絶縁膜あるいは金属膜を用いることもできる。
第１表は従来のゲート金属をサイドエツチングすること
によシ製造した４灯と、本発明を用いて製造し九ＦＥＴ
の特性を比較したものである。測定面積Ｂｃｉｔ上のゲ
ート長ＩＪｍのＦＥＴ８０個のゲート幅ｌｆｍあたりの
ｇｍの平均値と標準偏差が示されている。第１表から明
らかなように本発明の製造方法によるＦＥＴのｇｍの標
準偏差の方が従来のものよ９小さい結果が得られる。こ
れは本発明の方法により、ゲート・ソース間及びゲート
・ドレイン間距離が均一性よく制御されたためと考えら
れる。
によシ製造した４灯と、本発明を用いて製造し九ＦＥＴ
の特性を比較したものである。測定面積Ｂｃｉｔ上のゲ
ート長ＩＪｍのＦＥＴ８０個のゲート幅ｌｆｍあたりの
ｇｍの平均値と標準偏差が示されている。第１表から明
らかなように本発明の製造方法によるＦＥＴのｇｍの標
準偏差の方が従来のものよ９小さい結果が得られる。こ
れは本発明の方法により、ゲート・ソース間及びゲート
・ドレイン間距離が均一性よく制御されたためと考えら
れる。
第 １ 表
以上本発明によると、ゲート・ソース間及びゲート・ド
レイン間距離はＳｚＯ＊１１の膜厚によって決定される
ことから、その制御性は容易であり、均一、かつ再現性
のよいＦＥＴを製造することができる。
レイン間距離はＳｚＯ＊１１の膜厚によって決定される
ことから、その制御性は容易であり、均一、かつ再現性
のよいＦＥＴを製造することができる。
また、本発明の製造工程で形成されたＧａｚａ ＭＥ８
ＦＥＴではＧ１＄Ａ＃動作層と接するゲート電極幅（Ｌ
ｇ）は５ｓＯｄｌの膜厚を変えることにより極めて小さ
くすることができ、しかもゲート電極表面部分の幅がＧ
ａｚａ動作層と接する部分の幅（Ｌｇ）より大となるこ
とから、従来の矩形もしくは台形状のゲート電極よりゲ
ート抵抗値が低減され、特にＬＱがサブミクロン領域の
ように短かい場合、本発明による効果は大きいものであ
る。
ＦＥＴではＧ１＄Ａ＃動作層と接するゲート電極幅（Ｌ
ｇ）は５ｓＯｄｌの膜厚を変えることにより極めて小さ
くすることができ、しかもゲート電極表面部分の幅がＧ
ａｚａ動作層と接する部分の幅（Ｌｇ）より大となるこ
とから、従来の矩形もしくは台形状のゲート電極よりゲ
ート抵抗値が低減され、特にＬＱがサブミクロン領域の
ように短かい場合、本発明による効果は大きいものであ
る。
第１図はショットキー障壁屋電界効果トランジスタの基
本構造を示す素子模式断面図、第２図（α）〜（→は従
来の展進方法を工程順に示した電界効果トランジスタの
素子模式断面図、第３図（α）〜（ｇ）は本発明の一実
施例を工程順に示す電界効果トランジスタの素子模式断
面図である。 図において、１はゲート電極、２はソース電極、３はド
レイン電極、４はＣｌＸＡｌ？結晶動作層、５は中絶縁
性ＧＧＡＪＩ基板、６は表面準位による空乏層、７ 、
９．１４はホトレジスト、８，１５はＡｓｔＧｅ／Ｎｉ
、 １０ 。 １１ 、１２はＳｉｎ、、１３はゲート電極材を示す。 特許出願人 日本電気株式会社 第１図 第２図 〜今 第２図 第３図 第３図
本構造を示す素子模式断面図、第２図（α）〜（→は従
来の展進方法を工程順に示した電界効果トランジスタの
素子模式断面図、第３図（α）〜（ｇ）は本発明の一実
施例を工程順に示す電界効果トランジスタの素子模式断
面図である。 図において、１はゲート電極、２はソース電極、３はド
レイン電極、４はＣｌＸＡｌ？結晶動作層、５は中絶縁
性ＧＧＡＪＩ基板、６は表面準位による空乏層、７ 、
９．１４はホトレジスト、８，１５はＡｓｔＧｅ／Ｎｉ
、 １０ 。 １１ 、１２はＳｉｎ、、１３はゲート電極材を示す。 特許出願人 日本電気株式会社 第１図 第２図 〜今 第２図 第３図 第３図
Claims (1)
- （１）＃−導体動作層表面に第１のマスク材を全面に形
成し、ゲート領域形成部分の第１のマスク材を除去する
ことによシ動作層表面一部を露出せしめ、次に全面に第
２のマスク材を形成した後、異方性ドライエツチングに
より第２のマスク材を除去して、第１のマスク材の側壁
のみに第２のマスク材を制御された幅で残置せしめ、全
面にゲート電極材を被着せしめ、該ゲート電極材上全面
にホトレジストを塗布し、熱処理によシ該ホトレジスト
表面を平坦化した後、全面をドライエツチングすること
によシ第１のマスク材上のホトレジスト及びゲート電極
材を除去し、引続いて前記第１のマスク材を除去するこ
とによシゲート電極を形成し、該ゲート電極をマスクと
してソース、ドレイン電極材を蒸着することによ〕ソー
ス、ドレイン電極ネ振Ｔ＃す入？シシ戚話シナス出道伏
屁冊の魁岩嘴法・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5564284A JPS60198869A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5564284A JPS60198869A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198869A true JPS60198869A (ja) | 1985-10-08 |
Family
ID=13004459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5564284A Pending JPS60198869A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284969A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタの製法 |
| JPH06181224A (ja) * | 1992-12-15 | 1994-06-28 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-03-23 JP JP5564284A patent/JPS60198869A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284969A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタの製法 |
| JPH06181224A (ja) * | 1992-12-15 | 1994-06-28 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5105242A (en) | Field effect transistor having schottky contact and a high frequency characteristic | |
| JPH10209178A (ja) | 電界効果型トランジスタ，およびその製造方法 | |
| JPS6246073B2 (ja) | ||
| JPS60154674A (ja) | 電子装置の製造方法 | |
| JPS6351550B2 (ja) | ||
| JPH08306708A (ja) | 半導体装置およびその製造方法 | |
| JPS60198869A (ja) | 半導体装置の製造方法 | |
| JPS63174374A (ja) | 電界効果型半導体装置の製造方法 | |
| US6051484A (en) | Semiconductor device and method of manufacturing thereof | |
| JPH065682B2 (ja) | 半導体装置の製造方法 | |
| JPS6155969A (ja) | 半導体装置およびその製造方法 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JPS628573A (ja) | 半導体装置およびその製造方法 | |
| JPS6159881A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0213929B2 (ja) | ||
| JPH05206169A (ja) | 半導体装置の製造方法 | |
| JPH02105540A (ja) | 半導体装置の製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6161550B2 (ja) | ||
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6216574A (ja) | 電界効果トランジスタの製造方法 | |
| JPS58135667A (ja) | 半導体装置 | |
| JPS6161549B2 (ja) | ||
| JPS62260370A (ja) | 電界効果トランジスタの製造方法 |