JPH06181224A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06181224A JPH06181224A JP35370592A JP35370592A JPH06181224A JP H06181224 A JPH06181224 A JP H06181224A JP 35370592 A JP35370592 A JP 35370592A JP 35370592 A JP35370592 A JP 35370592A JP H06181224 A JPH06181224 A JP H06181224A
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Abstract
(57)【要約】
【目的】 電界効果トランジスタを含む半導体装置の高
集積化を実現する一方で、特性の改善及び信頼性の向上
を図る。 【構成】 半導体基板（１〜４）上に第１の絶縁膜６を
形成し、そのゲート形成部分を開口した後、全面に第２
の絶縁膜７を形成し、これを異方性エッチングして第１
の絶縁膜の開口内の側面に第２の絶縁膜７を残す。次い
で、全面にＷＳｉ等の高融点金属８と、Ａｕ等の低抵抗
金属９を順次積層し、この多層金属膜を選択エッチング
してゲート電極を形成する。その上で、第１の絶縁膜６
を除去し、第２の絶縁膜は残し（第２の絶縁膜もエッチ
ングする場合もある）、全面に第３の絶縁膜１０を被着
した上で、ソース・ドレイン形成部分の半導体基板上に
オーミック電極１１を形成する。
集積化を実現する一方で、特性の改善及び信頼性の向上
を図る。 【構成】 半導体基板（１〜４）上に第１の絶縁膜６を
形成し、そのゲート形成部分を開口した後、全面に第２
の絶縁膜７を形成し、これを異方性エッチングして第１
の絶縁膜の開口内の側面に第２の絶縁膜７を残す。次い
で、全面にＷＳｉ等の高融点金属８と、Ａｕ等の低抵抗
金属９を順次積層し、この多層金属膜を選択エッチング
してゲート電極を形成する。その上で、第１の絶縁膜６
を除去し、第２の絶縁膜は残し（第２の絶縁膜もエッチ
ングする場合もある）、全面に第３の絶縁膜１０を被着
した上で、ソース・ドレイン形成部分の半導体基板上に
オーミック電極１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタを
備える半導体装置に関し、特にゲート電極の微細化と高
信頼化を図った半導体装置の製造方法に関する。
備える半導体装置に関し、特にゲート電極の微細化と高
信頼化を図った半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
い、電界効果トランジスタのゲート長の微細化が進めら
れており、種々の半導体装置及び製造方法が提案されて
いる。例えば、特開昭６２−２４３３７１号公報、特開
昭６１−７３３７７号公報、特開昭６２−１７７９７３
号公報等に開示されたものが挙げられる。図４はその一
例であり、図４（ａ）のように、イオン注入法によりＧ
ａＡｓ基板２１に選択的に低不純物濃度のｎ型活性層２
２を形成し、その表面に第１の絶縁膜２３を形成し、ゲ
ート部の第１の絶縁膜２３のエッチングを行ない開口す
る。次に、図４（ｂ）のように、第２の絶縁膜２４を全
面に成長し、異方性ドライエッチング法により第１の絶
縁膜２３のエッチングした開口内の側面に第２の絶縁膜
２４を残す。その後、ＷＳｉをスパッタ法により堆積
し、これを所要パターンにエッチングすることによって
ゲート電極２５を形成する。
い、電界効果トランジスタのゲート長の微細化が進めら
れており、種々の半導体装置及び製造方法が提案されて
いる。例えば、特開昭６２−２４３３７１号公報、特開
昭６１−７３３７７号公報、特開昭６２−１７７９７３
号公報等に開示されたものが挙げられる。図４はその一
例であり、図４（ａ）のように、イオン注入法によりＧ
ａＡｓ基板２１に選択的に低不純物濃度のｎ型活性層２
２を形成し、その表面に第１の絶縁膜２３を形成し、ゲ
ート部の第１の絶縁膜２３のエッチングを行ない開口す
る。次に、図４（ｂ）のように、第２の絶縁膜２４を全
面に成長し、異方性ドライエッチング法により第１の絶
縁膜２３のエッチングした開口内の側面に第２の絶縁膜
２４を残す。その後、ＷＳｉをスパッタ法により堆積
し、これを所要パターンにエッチングすることによって
ゲート電極２５を形成する。
【０００３】その後、図４（ｃ）のように、第２の絶縁
膜２４を残したまま、フォトレジスト２６を用いて選択
的に第１の絶縁膜２３をエッチングし、しかる上で前記
フォトレジスト２６をマスクにしてオーミック領域にシ
リコンイオンを選択的に注入してソース・ドレイン高濃
度領域２７を形成する。次いで、図４（ｄ）のように、
熱処理を行って活性化させ、オーミック電極２８を形成
してショットキ型電界効果トランジスタを形成する。
膜２４を残したまま、フォトレジスト２６を用いて選択
的に第１の絶縁膜２３をエッチングし、しかる上で前記
フォトレジスト２６をマスクにしてオーミック領域にシ
リコンイオンを選択的に注入してソース・ドレイン高濃
度領域２７を形成する。次いで、図４（ｄ）のように、
熱処理を行って活性化させ、オーミック電極２８を形成
してショットキ型電界効果トランジスタを形成する。
【０００４】
【発明が解決しようとする課題】このような電界効果ト
ランジスタ及びその製造方法では、第１の絶縁膜２３の
開口内の側面に第２の絶縁膜２４を形成し、この第２の
絶縁膜２４で挟まれた領域にゲート電極２５を形成する
ため、ゲート長を第１の絶縁膜２３の開口寸法よりも第
２の絶縁膜２４の膜厚分だけ短くでき、ゲート電極２５
を微細化して高集積化が実現できる。しかしながら、図
４に示したものは、ゲート電極を高融点金属であるＷＳ
ｉの単層金属膜で形成しているため、ゲート抵抗が大き
くなり、特にゲート長の微細化に伴ってゲート抵抗の増
加率が著しく増大し、高周波特性が劣化されるという問
題がある。
ランジスタ及びその製造方法では、第１の絶縁膜２３の
開口内の側面に第２の絶縁膜２４を形成し、この第２の
絶縁膜２４で挟まれた領域にゲート電極２５を形成する
ため、ゲート長を第１の絶縁膜２３の開口寸法よりも第
２の絶縁膜２４の膜厚分だけ短くでき、ゲート電極２５
を微細化して高集積化が実現できる。しかしながら、図
４に示したものは、ゲート電極を高融点金属であるＷＳ
ｉの単層金属膜で形成しているため、ゲート抵抗が大き
くなり、特にゲート長の微細化に伴ってゲート抵抗の増
加率が著しく増大し、高周波特性が劣化されるという問
題がある。
【０００５】この点において、前記した他の従来技術の
うちには、ゲート電極をＴｉ／Ｐｔ／Ａｕの多層金属膜
で構成したものがあるが、ＧａＡｓ基板とゲート電極と
がＴｉのような低融点の金属で接すると、特性変動が発
生して著しく信頼度が低下されるという問題がある。本
発明の目的は、高集積化を実現する一方で、特性の改善
及び信頼性の向上を図った半導体装置の製造方法を提供
することにある。
うちには、ゲート電極をＴｉ／Ｐｔ／Ａｕの多層金属膜
で構成したものがあるが、ＧａＡｓ基板とゲート電極と
がＴｉのような低融点の金属で接すると、特性変動が発
生して著しく信頼度が低下されるという問題がある。本
発明の目的は、高集積化を実現する一方で、特性の改善
及び信頼性の向上を図った半導体装置の製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の製造方法は、半
導体基板上に第１の絶縁膜を形成し、そのゲート形成部
分を開口する工程と、全面に第２の絶縁膜を形成し、こ
れを異方性エッチングして第１の絶縁膜の開口内の側面
に第２の絶縁膜を残す工程と、全面に高融点金属と低抵
抗金属を順次積層し、この多層金属膜を選択エッチング
してゲート電極を形成する工程と、第１及び第２の絶縁
膜を除去する工程と、全面に第３の絶縁膜を被着し、か
つそのソース・ドレイン形成部分を除去する工程と、露
呈された半導体基板上にオーミック電極を形成する工程
とを含んでいる。また、本発明の他の製造方法は、半導
体基板上に第１の絶縁膜を形成し、そのゲート形成部分
を開口する工程と、全面に第２の絶縁膜を形成し、これ
を異方性エッチングして第１の絶縁膜の開口内の側面に
第２の絶縁膜を残す工程と、全面に高融点金属と低抵抗
金属を順次積層し、この多層金属膜を選択エッチングし
てゲート電極を形成する工程と、第１の絶縁膜を除去す
る一方、第２の絶縁膜をゲート電極の両側に残す工程
と、全面に第３の絶縁膜を被着し、かつそのソース・ド
レイン形成部分を除去する工程と、露呈された半導体基
板上にオーミック電極を形成する工程とを含んでいる。
前記高融点金属として例えばＷＳｉが採用され、低抵抗
金属として例えばＡｕが用いられる。
導体基板上に第１の絶縁膜を形成し、そのゲート形成部
分を開口する工程と、全面に第２の絶縁膜を形成し、こ
れを異方性エッチングして第１の絶縁膜の開口内の側面
に第２の絶縁膜を残す工程と、全面に高融点金属と低抵
抗金属を順次積層し、この多層金属膜を選択エッチング
してゲート電極を形成する工程と、第１及び第２の絶縁
膜を除去する工程と、全面に第３の絶縁膜を被着し、か
つそのソース・ドレイン形成部分を除去する工程と、露
呈された半導体基板上にオーミック電極を形成する工程
とを含んでいる。また、本発明の他の製造方法は、半導
体基板上に第１の絶縁膜を形成し、そのゲート形成部分
を開口する工程と、全面に第２の絶縁膜を形成し、これ
を異方性エッチングして第１の絶縁膜の開口内の側面に
第２の絶縁膜を残す工程と、全面に高融点金属と低抵抗
金属を順次積層し、この多層金属膜を選択エッチングし
てゲート電極を形成する工程と、第１の絶縁膜を除去す
る一方、第２の絶縁膜をゲート電極の両側に残す工程
と、全面に第３の絶縁膜を被着し、かつそのソース・ド
レイン形成部分を除去する工程と、露呈された半導体基
板上にオーミック電極を形成する工程とを含んでいる。
前記高融点金属として例えばＷＳｉが採用され、低抵抗
金属として例えばＡｕが用いられる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１及び図２は本発明の第１実施例を製造工程順に
示す断面図である。先ず、図１（ａ）に示すように、半
絶縁性ＧａＡｓ基板１にアンドープＧａＡｓ層２と、高
不純物濃度の第１のＮ型ＧａＡｓ層３と、この第１のＮ
型ＧａＡｓ層３よりも高不純物濃度の第２のＧａＡｓ層
４を順次堆積し、かつ所要領域にボロンイオンを選択的
に注入して素子分離領域５を形成し、素子領域を画成す
る。その後、図１（ｂ）のように、前記第２のＮ型Ｇａ
Ａｓ層４及び第１のＮ型ＧａＡｓ層３のゲート部を形成
する領域をエッチングしてリセスを形成する。更に、全
面に第１の絶縁膜６としてＳｉＯ2 を５０００Åの厚さ
に成長する。
る。図１及び図２は本発明の第１実施例を製造工程順に
示す断面図である。先ず、図１（ａ）に示すように、半
絶縁性ＧａＡｓ基板１にアンドープＧａＡｓ層２と、高
不純物濃度の第１のＮ型ＧａＡｓ層３と、この第１のＮ
型ＧａＡｓ層３よりも高不純物濃度の第２のＧａＡｓ層
４を順次堆積し、かつ所要領域にボロンイオンを選択的
に注入して素子分離領域５を形成し、素子領域を画成す
る。その後、図１（ｂ）のように、前記第２のＮ型Ｇａ
Ａｓ層４及び第１のＮ型ＧａＡｓ層３のゲート部を形成
する領域をエッチングしてリセスを形成する。更に、全
面に第１の絶縁膜６としてＳｉＯ2 を５０００Åの厚さ
に成長する。
【０００８】次に、図１（ｃ）のように、前記リセス領
域内の第１の絶縁膜６の一部をフォトリソグラフィ技術
により選択エッチングして開口部を形成する。更に、こ
の上の全面に第２の絶縁膜７としてＳｉＮを１０００〜
３０００Åの厚さに成長する。しかる上で、図１（ｄ）
のように、前記第２の絶縁膜７を異方性エッチングによ
り除去し、前記第１の絶縁膜６の開口部内の側面にのみ
前記第２の絶縁膜７を残す。
域内の第１の絶縁膜６の一部をフォトリソグラフィ技術
により選択エッチングして開口部を形成する。更に、こ
の上の全面に第２の絶縁膜７としてＳｉＮを１０００〜
３０００Åの厚さに成長する。しかる上で、図１（ｄ）
のように、前記第２の絶縁膜７を異方性エッチングによ
り除去し、前記第１の絶縁膜６の開口部内の側面にのみ
前記第２の絶縁膜７を残す。
【０００９】次いで、図２（ａ）のように、ＷＳｉ８
と、Ａｕ９をそれぞれ５００〜１０００Å、２０００Å
の厚さにスパッタ法により堆積する。そして、図２
（ｂ）のように、フォトリソグラフィ技術により前記Ｗ
Ｓｉ８とＡｕ９をドライエッチングしてゲート電極を形
成する。ここでは、ゲート長が０.3〜０.5μｍに形成す
る例を示しており、ゲート長が０.5μｍより大きい場合
にはＡｕ９の膜厚を前記以上に厚くすることができる。
更に、図２（ｃ）のように、希ＨＦにより第１の絶縁膜
６をエッチング除去し、続いてＨＦにより第２の絶縁膜
７をエッチング除去する。しかる上で、図２（ｄ）のよ
うに、ＳｉＯ2 １０を全面に成長し、ゲート電極を挟む
両側のソース・ドレイン領域に対応する領域をエッチン
グ除去し、かつ露呈された第２のＮ型ＧａＡｓ層４の表
面にオーミック電極１１を形成する。
と、Ａｕ９をそれぞれ５００〜１０００Å、２０００Å
の厚さにスパッタ法により堆積する。そして、図２
（ｂ）のように、フォトリソグラフィ技術により前記Ｗ
Ｓｉ８とＡｕ９をドライエッチングしてゲート電極を形
成する。ここでは、ゲート長が０.3〜０.5μｍに形成す
る例を示しており、ゲート長が０.5μｍより大きい場合
にはＡｕ９の膜厚を前記以上に厚くすることができる。
更に、図２（ｃ）のように、希ＨＦにより第１の絶縁膜
６をエッチング除去し、続いてＨＦにより第２の絶縁膜
７をエッチング除去する。しかる上で、図２（ｄ）のよ
うに、ＳｉＯ2 １０を全面に成長し、ゲート電極を挟む
両側のソース・ドレイン領域に対応する領域をエッチン
グ除去し、かつ露呈された第２のＮ型ＧａＡｓ層４の表
面にオーミック電極１１を形成する。
【００１０】このようにして製造される電界効果トラン
ジスタでは、第１の絶縁膜６の開口内の側面に第２の絶
縁膜７を形成し、この第２の絶縁膜７で挟まれた領域に
ゲート電極を形成するため、ゲート長は第１の絶縁膜６
の開口寸法よりも第２の絶縁膜７の膜厚の２倍だけ小さ
くでき、微細化が可能となる。これに加えて、ゲート電
極の主体は低抵抗なＡｕで構成され、かつこのＡｕとＧ
ａＡｓ基板との間にＷＳｉのような高融点金属が介在さ
れることになるため、１２５℃における寿命が１×１０
7 時間となり、従来技術で用いられていたＴｉを界面に
用いたゲート電極の場合に比較して寿命を約２倍にする
ことができる。また、ＡｕとＷＳｉとの多層構造とする
ことで、ゲート長の短縮によるゲート抵抗の増大率がＷ
Ｓｉの単層構造の場合よりも２０〜５０％程度低減で
き、電界効果トランジスタの動作速度の向上が可能とな
る。
ジスタでは、第１の絶縁膜６の開口内の側面に第２の絶
縁膜７を形成し、この第２の絶縁膜７で挟まれた領域に
ゲート電極を形成するため、ゲート長は第１の絶縁膜６
の開口寸法よりも第２の絶縁膜７の膜厚の２倍だけ小さ
くでき、微細化が可能となる。これに加えて、ゲート電
極の主体は低抵抗なＡｕで構成され、かつこのＡｕとＧ
ａＡｓ基板との間にＷＳｉのような高融点金属が介在さ
れることになるため、１２５℃における寿命が１×１０
7 時間となり、従来技術で用いられていたＴｉを界面に
用いたゲート電極の場合に比較して寿命を約２倍にする
ことができる。また、ＡｕとＷＳｉとの多層構造とする
ことで、ゲート長の短縮によるゲート抵抗の増大率がＷ
Ｓｉの単層構造の場合よりも２０〜５０％程度低減で
き、電界効果トランジスタの動作速度の向上が可能とな
る。
【００１１】図３は本発明の第２実施例を製造工程順に
示す断面図である。前記した第１実施例と同様に図１
（ａ）〜図１（ｄ）の工程が完了した後、図３（ａ）の
ように、ＷＳｉ８とＡｕ９をそれぞれ５００〜１０００
Å、２０００Åの厚さにスパッタ法により堆積する。そ
の上で、図３（ｂ）のように、フォトリソグラフィ技術
によりＡｕ９とＷＳｉ８を選択エッチングしてゲート電
極を形成する。続いて、希ＨＦにより前記第１の絶縁膜
６を選択的にエッチングする。但し、この実施例では第
２の絶縁膜７をゲート電極の両側に残しておく。しかる
上で、図３（ｃ）のように、ＳｉＯ2 １０を全面に成長
し、ソース・ドレイン領域に対応する領域をエッチング
除去し、かつ露呈された第２のＮ型ＧａＡｓ層４の表面
にオーミック電極１１を形成する。
示す断面図である。前記した第１実施例と同様に図１
（ａ）〜図１（ｄ）の工程が完了した後、図３（ａ）の
ように、ＷＳｉ８とＡｕ９をそれぞれ５００〜１０００
Å、２０００Åの厚さにスパッタ法により堆積する。そ
の上で、図３（ｂ）のように、フォトリソグラフィ技術
によりＡｕ９とＷＳｉ８を選択エッチングしてゲート電
極を形成する。続いて、希ＨＦにより前記第１の絶縁膜
６を選択的にエッチングする。但し、この実施例では第
２の絶縁膜７をゲート電極の両側に残しておく。しかる
上で、図３（ｃ）のように、ＳｉＯ2 １０を全面に成長
し、ソース・ドレイン領域に対応する領域をエッチング
除去し、かつ露呈された第２のＮ型ＧａＡｓ層４の表面
にオーミック電極１１を形成する。
【００１２】このようにして製造される電界効果トラン
ジスタでは、前記第１実施例と同様にゲート電極の微細
化と低抵抗化が可能となり、かつ寿命を長くすることが
できる。これに加えて、ゲート長の寸法縮小に伴って金
属の開口部への埋込みを改善するためにＷＳｉの薄膜化
を行った場合においても、ゲート電極の側面にはＷＳｉ
に密接した状態で第２の絶縁膜７が残されているので、
ＷＳｉの機械的な強度が増大され、かつＷＳｉが薬品に
触れることがないためにＷＳｉに欠陥が生じることがな
く、その信頼性が向上されることになる。
ジスタでは、前記第１実施例と同様にゲート電極の微細
化と低抵抗化が可能となり、かつ寿命を長くすることが
できる。これに加えて、ゲート長の寸法縮小に伴って金
属の開口部への埋込みを改善するためにＷＳｉの薄膜化
を行った場合においても、ゲート電極の側面にはＷＳｉ
に密接した状態で第２の絶縁膜７が残されているので、
ＷＳｉの機械的な強度が増大され、かつＷＳｉが薬品に
触れることがないためにＷＳｉに欠陥が生じることがな
く、その信頼性が向上されることになる。
【００１３】なお、前記各実施例において、ゲート電極
のエッチング形成時に、ＷＳｉ上にＡｕを１０００Å成
長し、フォトリソグラフィ技術によりこのＡｕを選択エ
ッチングし、このエッチングされたＡｕをマスクにして
ＷＳｉをエッチングするようにしてもよい。また、第１
の絶縁膜としてＡｌＮ膜を気相成長法により堆積しても
よく、第２の絶縁膜としてＳｉＯ2 膜やＳｉＯＮ膜を利
用することができる。第１の絶縁膜にＡｌＮ膜を用いた
場合には、選択エッチングには６０℃の燐酸を用いれば
よい。更に、ゲート電極は高融点金属と低抵抗金属の多
層膜であれば、前記した実施例の金属に限定されるもの
ではない。
のエッチング形成時に、ＷＳｉ上にＡｕを１０００Å成
長し、フォトリソグラフィ技術によりこのＡｕを選択エ
ッチングし、このエッチングされたＡｕをマスクにして
ＷＳｉをエッチングするようにしてもよい。また、第１
の絶縁膜としてＡｌＮ膜を気相成長法により堆積しても
よく、第２の絶縁膜としてＳｉＯ2 膜やＳｉＯＮ膜を利
用することができる。第１の絶縁膜にＡｌＮ膜を用いた
場合には、選択エッチングには６０℃の燐酸を用いれば
よい。更に、ゲート電極は高融点金属と低抵抗金属の多
層膜であれば、前記した実施例の金属に限定されるもの
ではない。
【００１４】
【発明の効果】以上説明したように本発明は、第１の絶
縁膜に設けた開口内の側面に第２の絶縁膜を形成し、こ
の第２の絶縁膜間にゲート電極を形成しているので、ゲ
ート電極の微細化が実現でき、かつゲート電極は高融点
金属と低抵抗金属の多層金属で構成しているので、ゲー
ト電極の寿命を長くしてその信頼性を高めることができ
ると共に、その低抵抗化を図ることができる。また、ゲ
ート電極の側面に第２の絶縁膜を残すことにより、高融
点金属の薄膜化を行った場合でも、この高融点金属が第
２の絶縁膜により機械的、化学的に保護されるため、そ
の損傷が防止でき、高信頼度の電界効果トランジスタを
高歩留りで製造できる効果がある。
縁膜に設けた開口内の側面に第２の絶縁膜を形成し、こ
の第２の絶縁膜間にゲート電極を形成しているので、ゲ
ート電極の微細化が実現でき、かつゲート電極は高融点
金属と低抵抗金属の多層金属で構成しているので、ゲー
ト電極の寿命を長くしてその信頼性を高めることができ
ると共に、その低抵抗化を図ることができる。また、ゲ
ート電極の側面に第２の絶縁膜を残すことにより、高融
点金属の薄膜化を行った場合でも、この高融点金属が第
２の絶縁膜により機械的、化学的に保護されるため、そ
の損傷が防止でき、高信頼度の電界効果トランジスタを
高歩留りで製造できる効果がある。
【図１】本発明の第１実施例の製造工程の前半を工程順
に示す断面図である。
に示す断面図である。
【図２】本発明の第１実施例の製造工程の後半を工程順
に示す断面図である。
に示す断面図である。
【図３】本発明の第２実施例の製造工程の後半を工程順
に示す断面図である。
に示す断面図である。
【図４】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓ層 ３ 第１のＮ型ＧａＡｓ層 ４ 第２のＮ型ＧａＡｓ層 ５ ボロン注入領域 ６ 第１の絶縁膜 ７ 第２の絶縁膜 ８ ＷＳｉ ９ Ａｕ １０ 第３の絶縁膜 １１ オーミック電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/48 Ｓ 7738−4Ｍ
Claims (3)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成し、
そのゲート形成部分を開口する工程と、全面に第２の絶
縁膜を形成し、これを異方性エッチングして前記第１の
絶縁膜の開口内の側面に第２の絶縁膜を残す工程と、全
面に高融点金属と低抵抗金属を順次積層し、この多層金
属膜を選択エッチングしてゲート電極を形成する工程
と、前記第１及び第２の絶縁膜を除去する工程と、全面
に第３の絶縁膜を被着し、かつそのソース・ドレイン形
成部分を除去する工程と、露呈された半導体基板上にオ
ーミック電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１の絶縁膜を形成し、
そのゲート形成部分を開口する工程と、全面に第２の絶
縁膜を形成し、これを異方性エッチングして前記第１の
絶縁膜の開口内の側面に第２の絶縁膜を残す工程と、全
面に高融点金属と低抵抗金属を順次積層し、この多層金
属膜を選択エッチングしてゲート電極を形成する工程
と、前記第１の絶縁膜を除去する一方、第２の絶縁膜を
ゲート電極の両側に残す工程と、全面に第３の絶縁膜を
被着し、かつそのソース・ドレイン形成部分を除去する
工程と、露呈された半導体基板上にオーミック電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項３】 高融点金属がＷＳｉであり、低抵抗金属
がＡｕである請求項１又は２の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35370592A JPH06181224A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35370592A JPH06181224A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181224A true JPH06181224A (ja) | 1994-06-28 |
Family
ID=18432663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35370592A Pending JPH06181224A (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181224A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198869A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置の製造方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS62177973A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62186568A (ja) * | 1986-02-12 | 1987-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-12-15 JP JP35370592A patent/JPH06181224A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198869A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置の製造方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS62177973A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62186568A (ja) * | 1986-02-12 | 1987-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
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