JPS62186568A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 この発明は、電界効果トランジスタのシＥ１７トキコン
タクトゲート電極及びソース、ドレイン電極の製造方法
にかかり、 半導体基体上に設けた第１の誘電体層にゲート電極パタ
ーンに近似する開口を形成して第２の誘電体層を堆積し
、第２の誘電体層を第１の誘電体層の側壁状に残置して
開口の寸法を縮小し、耐熱性材料を最下層とするゲート
電極層を堆積してゲート電極を形成し、ゲート電極に位
置整合してソース及びドレイン電極を形成することによ
り、ゲート長の短縮を実現し、かつ等価直列抵抗も低減
して、遮断周波数等の特性を改善するものである。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、特に電界効果トランジ
スタのゲート電極形成方法の改善に関する。

電子移動度が高い砒化ガリウム（ＧａＡｓ）等の化合物
半導体を用いて電界効果トランジスタ素子の遮断周波数
の向上が実現されているが、遮断周波数はキャリアの移
動度に比例するとともにゲーＩ−長の２乗に反比例し、
従来の限界を越える短ゲート長を実現する製造方法が強
く要望されている。

〔従来の技術〕

ＧａＡｓを半導体材料とするショットキバリア形電界効
果トランジスタ（ＭＥＳ　ＰＥＴ）がマイクロ波帯域等
において多数用いられているが、ヘテロ接合電界効果ト
ランジスタでは、空間分離ドーピングと電子の２次元状
態化により一層の高移動度を実現している。このヘテロ
接合電界効果トランジスタの製造方法の従来例の模式側
断面図を第４図（ａ）乃至（Ｃ１に示す。

ヘテロ接合電界効果トランジスタは例えば分子線エピタ
キシャル成長法（ＭＢＥ法）によって、半絶縁性Ｇ　ａ
　Ａ　ｓ　４板３１の（１００）面−ＪＪこ、例えばノ
ンドープのｉ型ＧａＡｓ層３２、これより電子親和力が
小さいｎ型Ａｌ）ＩＧａｌ−、Ａｓ電子供給層３３、ｎ
型ＧａＡｓギ＋　ツブ層３４が順次エピタキシャル成長
されている。ｎ型ＡｌＧａＡｓ層３３には例えば濃度Ｉ
　Ｘｌ０ＩＩｌａｎ”’程度にドナー不純物がドープさ
れ、この層からｉ型ＧａＡｓ層３２・＼遷移した電子に
よってヘテロ接合界面近傍に２次元電子ガス３２ｅが形
成される。

ｎ型ＧａＡｓキャップ層３４上にソース及びドレイン電
極３７が配設され、合金化領域３７八を介して２次元電
子ガス３２ｅにオーミックコンタクトする。この２次元
電子ガス３２ｅの面濃度をｎ型ＧａＡｓキャップ層３４
上などに配設されたゲート電極３８で制御することによ
りトランジスタ動作が得られる。

先にも述べた如く、その遮断周波数が２次元電子ガス３
２ｅの移動度に比例するとともにゲート長の２乗に反比
例するためにデー１−長も１μｍから０゜５μｍ程度ま
で短縮されており、従来例えば次の様に形成されている
。

すなわち、半導体基体上に厚さ例えば０．１ｐ程度の窒
化シリコン（ＳｉＪ４）層３５、厚さ例えば０．３μｍ
程度の二酸化シリコン（Ｓｉｎ、）層３６を設け、ソー
ス及びドレイン電極３７のパターンを開口して金ゲルマ
ニウム／金（ＡｕＧｅ／Ａｕ）等を蒸着、リフトオフし
、合金化熱処理を行う。〔第４図（ａ）〕次いでレジス
ト３９にゲート長方向が約０．５μｍのゲートパターン
を形成し、まずＳｉＯ□層３６をウェットエツチングし
てＳｉ３Ｎ４層３５をドライエツチングし、必要ならば
半導体基体のりセスエツチングを行う。〔第４図（ｂ）
〕 ゲート電極材料、例えばアルミニウム（ＡＩ）等を蒸着
し、リフトオフしてゲート電極３８を完成する。

〔第４図（Ｃ）〕 〔発明が解決しようとする問題点〕 上述の如く、電界効果トランジスタの遮断周波数等の特
性を向上するためにゲート長を短縮する努力が重ねられ
ているが、従来のホトリソグラフィ法に、よれば０．５
ｎ程度が限度である。

電子ビームリソグラフィ法によりこれより短ゲー１−長
を実現することが期待されるが、現状ではレジストに問
題がありＳｉ　３Ｎ４層のドライエツチングの際にパタ
ーンが拡大される等の理由により満足する結果が得難い
。

この様な現状に対処して容易に実施可能なプロセスで、
例えば０．２ａ＋ａ程度までの短ゲート長を実現する製
造方法が強く要望されている。

〔問題点を解決するための手段〕

前記問題点は、半導体基体上に設けた第１の誘電体層に
ゲート電極パターンに近似する開口を形成して第２の誘
電体層を堆積し、該第２の誘電体層の平面部分を除去し
該第１の誘電体層の側壁状に残置して該開口の寸法を縮
小し、耐熱性材料を最下層とするゲート電極層を堆積し
てゲート電極を形成し、該ゲート電極に位置整合してソ
ース及びドレイン電極を形成する本発明による半導体装
置の製造方法により解決される。

ただし前記耐熱性材料とは、オーミックコンタクト電極
と半導体基体との合金化のための熱処理に際して、ゲー
ト電極と半導体基体との間にショットキバリアを破壊す
る金属学的反応を生じない材料を意味する。

〔作　用〕

本発明によれば、半導体基体上の誘電体層にホトリソグ
ラフィ等で現在可能な範囲で、例えばゲート長方向の寸
法が０．５−程度のゲート電極パターンに近似する開口
を形成し、この開口に側壁を設けてこの寸法を例えば０
．２−程度まで縮小し、この開口において半導体基体に
ショットキコンタクトするゲート電極を形成することに
より、短ゲート長が実現する。

第３図は本方法によるゲート長ｔ、ｇの１例を実線で、
前記従来方法によるゲート長ｔ、ｇの１例を破線で示し
、本方法によれば露光時間（露光量）にほぼ無関係に安
定したゲート長ｔｇが実現することが知られる。

この短ゲート長の効果を十分に発揮するためにソース、
ドレイン電極をゲート電極に位置整合して形成するが、
ソース、ドレイン電極と半導体基体との合金化のための
熱処理に際して、ゲート電極と半導体基体との間に金属
学的反応を生じてショットキバリアが破壊されることを
防止するために、ゲート電極の最下層を−Ｓｔ等の耐熱
性材料とする。

なお、第１の誘電体層を相互に組成が異なる２層の誘電
体層を重畳して形成し、側壁とする誘電体層を第１の誘
電体層の下層と同等の組成とし、ゲート電極近傍の第１
の誘電体層の下層及び側壁を選択的に残置することによ
り、ゲート電極とソース、ドレイン電極間のより良い絶
縁、保護が実現する。

〔実施例〕

以下本発明を実施例により具体的に説明する。

第１図（ａｌ乃至（ｆ）は本発明の第１の実施例を示す
工程順模式側断面図である。

第１図（ａｌ参照二　半絶縁性ＧａＡｓ基板１上にＭＢ
Ｅ法等により例えば下記の如く各半導体層をエピタキシ
ャル成長する。この半導体基体には２次元電子ガス２ｅ
が、ノンドープのＧａＡｓ層２のｎ型ＡｌＧａＡｓ電子
供給層３とのへテロ接合界面近傍に形成される。

符号　　組成　　　　　不純物濃度　　　　厚さ４　　
　　ＧａＡｓ　　　　　ｎ−ｌＸｌ０”ｃｍ−”　　　
　１０ｎｍ３　　Ａｌ、）、３Ｇａ６．７Ａｓ　　　ｎ
−ｌＸｌ０”ｃｍ−”　　　　３０ｎｍ２　　　　Ｇａ
Ａｓ　　　　　ノンドープ　　　　１−この半導体基体
に素子間分離領域５を例えば酸素イオン（０＋）注入に
より形成した後、３４０ｇ層６を厚さ０．３−程度に化
学気相成長法（ＣＶＤ法）等により堆積する。

第１図（ｂｌ参照：　キノンジアジド系等のレジスト７
を塗布してゲート長部分の寸法が約０．３−のゲートパ
ターンを形成し、これをマスクとして例えばＣＨＦ３に
よりＳｉｎｇ層６をエツチングする。

なおこのプロセス中にレジスト７もエツチングされ、３
４０ｇ層６に形成されるゲートパターンのゲート長部分
の寸法りは約０．５層ｍとなる。エツチング終了後レジ
スト７を剥離する。

第１図（０１参照：　　Ｓｉｎｇを再び厚さ０．３−程
度堆積してＳｉＯ□層８を設け、これを上面から例えば
Ｃ）Ｆ３によりエツチングして平面部分を除去する。こ
のプロセス後ＳｉＯ□層６の側壁状にＳｉｎｇ層８鏝が
残置され、ゲートパターンのゲート長部分の寸法Ｌｇは
約０．２１ｒｍとなる。

第１図（ｄ）参照：　ゲート電極層９として、まず耐熱
性ショットキコンタクト材料、例えばタングステンシリ
サイド（ＷＳｉ）層９ａを厚さ０．１層程度スパッタし
、更に例えばチタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）重
畳層９ｂを厚さ０．２５＃１１程度に蒸着する。

第１図＋ｅ）参照：　レジストをマスクとする選択的＾
Ｕめっきにより、ゲート電極層９上に例えば厚さ及びゲ
ート長方向の寸法が１層程度の導体パターン１０を形成
して、表出するゲート電極層９の＾Ｕ／Ｐｔをアルゴン
（Ａｒ）イオンミリング、Ｔｉ／ＷＳｉをドライエツチ
ングにより除去する。

第１図（ｆｌ参照：　オーミックコンタクト電極形成領
域の３４０ｇ層６．８を希釈弗酸（ＩＩＰ）等で除去し
、例えば金ゲルマニウム／ニッケル／金（ＡｕＧｅ／Ｎ
ｉ／＾Ｕ）を積層して蒸着し、リフトオフ後温度３５０
℃程度の熱処理を行って、ソース、ドレイン電極１１及
び合金化領域１１Ａを形成し本実施例の素子が完成する
。

更に第２図（ａｌ及び０））は本発明の第２の実施例の
主要部分を示す模式側断面図である。

第２図（ａ）参照：　前記第１の実施例と同様な半導体
基体上に、プラズマＣｖＤ法等により、５ｉｓＮａ層６
ｎを厚さ０．１−程度、ＳｉＯ１層６Ｘを厚さ０．２Ｉ
ｎｎ程度に積層して堆積し、ゲート長部分の寸法が約０
．５−のゲートパターンをＳｉ３Ｎ４層６ｎｓ　Ｓｉ０
２層６ｘに形成する。

Ｓｉ３Ｎ４を再び厚さ０．３−程度堆積し、これを上面
からエツチングして平面部分を除去し、５ｉＯｚ層６Ｘ
及び５ｉｉＮ４層６ｎの側壁状に５ｉＪ４層８ｎを残置
して、ゲートパターンのゲート長部分の寸法１２ｇを約
０．２−とする。

第２図（ｂｌ参照：　前記実施例と同様に、ゲート電極
層９、導体パターン１０を形成し表出するゲート電極層
９を除去した後に、希釈弗酸（ＨＦ）等でＳｉＯ７層６
ｘのみを除去し、更にＳｉ３Ｎ４層８ｎにオーミシクコ
ンタクト電極形成領域の開口を設けて、ソース、ドレイ
ン電極１１を前記実施例と同様に形成する。

以上の説明はへテロ接合電界効果トランジスタを引例し
ているが、ヘテロ接合を有しないＭＥＳ　ＦＥＴ等の電
界効果トランジスタについても本発明を同様に適用する
ことができる。

〔発明の効果〕

以」二説明した如く本発明によれば、シジットキコンタ
クトゲートを例えば０．２ｎ程度の短ゲート長とし、ソ
ース、ドレイン電極をこれに位置整合して形成すること
が可能となり、電界効果トランジスタの遮断周波数等の
特性を大幅に、かつ安定に改善する効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の工程順模式側断面図、 第２図は本発明の第２の実施例の主要部分の模式側断面
図、 第３図はゲート長ｔ、ｇと露光時間との相関の例を示す
図、 第４図は従来例の工程順模式側断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、２ｅは２次元電子ガス、
３はｎ型＾ｌＧａＡｓ層、　　　　４はｎ型ＧａＡｓ層
、５は素子間分離領域。　　６は３４０２層、６ｎはＳ
ｉ３Ｎ４層、　　　　　　６ｘは３４０２層、７はレジ
スト、　　　　　　８はＳｉＯ１層、８−は３４０２層
、　　　　　　　８ｎは５ｉｓＬ層、９はゲート電極層
、　　　９ａは−Ｓｉ層、９ｂは　丁１／Ｐｆ／Ａｕ層
、　　　　１０は導体パターン、１１はソース及びドレ
イン電極、 １１Ａは合金化領域を示す。 Ｘ１圀 ４１１　β可　（−）クダさン

Claims (1)

1. 【特許請求の範囲】 １）半導体基体上に設けた第１の誘電体層にゲート電極
   パターンに近似する開口を形成して第２の誘電体層を堆
   積し、該第２の誘電体層の平面部分を除去し該第１の誘
   電体層の側壁状に残置して該開口の寸法を縮小し、耐熱
   性材料を最下層とするゲート電極層を堆積してゲート電
   極を形成し、該ゲート電極に位置整合してソース及びド
   レイン電極を形成することを特徴とする半導体装置の製
   造方法。 ２）前記第１の誘電体層を相互に組成が異なる２層の誘
   電体層を重畳して形成し、前記第２の誘電体層を該第１
   の誘電体層の下層と同等の組成とし、前記ゲート電極近
   傍の該第１の誘電体層の下層及び該第２の誘電体層を残
   置して、前記ソース及びドレイン電極を形成することを
   特徴とする特許請求の範囲第１項記載の半導体装置の製
   造方法。