JPH1079396A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH1079396A JPH1079396A JP9219249A JP21924997A JPH1079396A JP H1079396 A JPH1079396 A JP H1079396A JP 9219249 A JP9219249 A JP 9219249A JP 21924997 A JP21924997 A JP 21924997A JP H1079396 A JPH1079396 A JP H1079396A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- etching
- passivation
- auxiliary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 39
- 238000002161 passivation Methods 0.000 claims abstract description 37
- 238000001020 plasma etching Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 15
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000001465 metallisation Methods 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 239000004642 Polyimide Substances 0.000 claims description 8
- 229920001721 polyimide Polymers 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 6
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000008020 evaporation Effects 0.000 abstract description 3
- 238000001704 evaporation Methods 0.000 abstract description 3
- 238000003475 lamination Methods 0.000 abstract 2
- 238000000206 photolithography Methods 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- KLZUFWVZNOTSEM-UHFFFAOYSA-K Aluminium flouride Chemical compound F[Al](F)F KLZUFWVZNOTSEM-UHFFFAOYSA-K 0.000 description 3
- -1 for example Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- IRPGOXJVTQTAAN-UHFFFAOYSA-N 2,2,3,3,3-pentafluoropropanal Chemical compound FC(F)(F)C(F)(F)C=O IRPGOXJVTQTAAN-UHFFFAOYSA-N 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000007704 wet chemistry method Methods 0.000 description 2
- RMSOEGBYNWXXBG-UHFFFAOYSA-N 1-chloronaphthalen-2-ol Chemical compound C1=CC=CC2=C(Cl)C(O)=CC=C21 RMSOEGBYNWXXBG-UHFFFAOYSA-N 0.000 description 1
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ソース及びドレインのオーム接触及びゲート
のショットキ接触に共通の金属化部を施し、電界効果ト
ランジスタの簡略化された製造方法を提供する。 【解決手段】 基板１上にチャネル層２、障壁層３及び
金属接触と低オーム接触化に適した高ドープされたＩｎ
ＧａＡｓ層６を含む半導体の積層を成長させ、誘電体か
ら成るパッシベーション層８を施し、ソース、ゲート及
びドレイン間にある領域を構造化し、補助層１０を蒸着
により極めて平坦な入射角で施すようにしてゲート範囲
９をあけておき、複数のＲＩＥエッチングプロセスでゲ
ート範囲の半導体の積層を障壁層３までエッチング除去
し、補助層１０を除去し、パッシベーション層８の側面
にスペーサ１１、１２を形成し、高温耐性の金属化部１
３を全面的に析出し、プレーナ化してエッチバックし、
それによりソース、ゲート及びドレイン用の分離された
接触部を形成し、最後に接続金属化部１４を施す。
のショットキ接触に共通の金属化部を施し、電界効果ト
ランジスタの簡略化された製造方法を提供する。 【解決手段】 基板１上にチャネル層２、障壁層３及び
金属接触と低オーム接触化に適した高ドープされたＩｎ
ＧａＡｓ層６を含む半導体の積層を成長させ、誘電体か
ら成るパッシベーション層８を施し、ソース、ゲート及
びドレイン間にある領域を構造化し、補助層１０を蒸着
により極めて平坦な入射角で施すようにしてゲート範囲
９をあけておき、複数のＲＩＥエッチングプロセスでゲ
ート範囲の半導体の積層を障壁層３までエッチング除去
し、補助層１０を除去し、パッシベーション層８の側面
にスペーサ１１、１２を形成し、高温耐性の金属化部１
３を全面的に析出し、プレーナ化してエッチバックし、
それによりソース、ゲート及びドレイン用の分離された
接触部を形成し、最後に接続金属化部１４を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、ソース及びドレイ
ンのオーム接触及びゲートのショットキ接触用に共通の
金属化部を施す電界効果トランジスタの製造方法に関す
る。
ンのオーム接触及びゲートのショットキ接触用に共通の
金属化部を施す電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】電界効果トランジスタ（例えばＭＥＳＦ
ＥＴ、ＨＥＭＴ）ではゲートはできるだけソースの近く
に配設される。このソース金属化部はオーム接触（金属
−半導体間の導電性接合）を半導体物質上に形成する。
ゲート用金属化部はショットキ接触（即ち電流方向で金
属電極−半導体物質間の障壁となる接合）を形成する。
従って一般にゲート金属はソース／ドレイン用に使用さ
れるオーム金属と分離して施される。両種の金属をそれ
らの３つの電極に対し互いに調整することにより、リソ
グラフィ技術の調整精度により予め定められる位置決め
におけるばらつき及び従ってトランジスタの電気的パラ
メータのばらつきも生じる。
ＥＴ、ＨＥＭＴ）ではゲートはできるだけソースの近く
に配設される。このソース金属化部はオーム接触（金属
−半導体間の導電性接合）を半導体物質上に形成する。
ゲート用金属化部はショットキ接触（即ち電流方向で金
属電極−半導体物質間の障壁となる接合）を形成する。
従って一般にゲート金属はソース／ドレイン用に使用さ
れるオーム金属と分離して施される。両種の金属をそれ
らの３つの電極に対し互いに調整することにより、リソ
グラフィ技術の調整精度により予め定められる位置決め
におけるばらつき及び従ってトランジスタの電気的パラ
メータのばらつきも生じる。
【０００３】合金化されたオーム接触の場合いわゆるＤ
ＩＯＭ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ Ｏ
ｎｅ Ｍｅｔａｌｌｉｚａｔｉｏｎ＝２重イオン打込み
１金属化）技術で２工程のフォトリソグラフィがゲルマ
ニウムのイオン打込み及び共通の金属化部用に行われ
る。これについては例えば欧州特許第００３４７２９号
Ｂ１明細書に記載されている。このＤＩＯＭ技術の一変
法には層をその場で２回蒸着する１工程によるフォトリ
ソグラフィで十分のものがある。ドイツ連邦共和国特許
第４２１９９３５号明細書に記載されているこの方法で
はまずゲルマニウムをソース及びドレイン接触部用に、
ソース、ゲート及びドレインの範囲に開口を有するマス
ク上にソース及びドレインには金属化部を形成するがゲ
ート範囲は空けておくように斜めに蒸着する。引続き異
方性の垂直方向の蒸着でゲート用に所定の金属化部を施
す。この方法の欠点は、蒸着の際に使用されるマスクの
側面の下方部分には達せず、従ってこれらの側面と半導
体表面との側方の角部は覆われず、高温での利用には引
続き行われる合金プロセスの使用によりその処理上限界
があり、焼結されたゲート接触部は合金表面には自然発
生的な粗面性が残り、電界効果トランジスタのカットオ
フ電圧の制御が制限されることにある。
ＩＯＭ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ Ｏ
ｎｅ Ｍｅｔａｌｌｉｚａｔｉｏｎ＝２重イオン打込み
１金属化）技術で２工程のフォトリソグラフィがゲルマ
ニウムのイオン打込み及び共通の金属化部用に行われ
る。これについては例えば欧州特許第００３４７２９号
Ｂ１明細書に記載されている。このＤＩＯＭ技術の一変
法には層をその場で２回蒸着する１工程によるフォトリ
ソグラフィで十分のものがある。ドイツ連邦共和国特許
第４２１９９３５号明細書に記載されているこの方法で
はまずゲルマニウムをソース及びドレイン接触部用に、
ソース、ゲート及びドレインの範囲に開口を有するマス
ク上にソース及びドレインには金属化部を形成するがゲ
ート範囲は空けておくように斜めに蒸着する。引続き異
方性の垂直方向の蒸着でゲート用に所定の金属化部を施
す。この方法の欠点は、蒸着の際に使用されるマスクの
側面の下方部分には達せず、従ってこれらの側面と半導
体表面との側方の角部は覆われず、高温での利用には引
続き行われる合金プロセスの使用によりその処理上限界
があり、焼結されたゲート接触部は合金表面には自然発
生的な粗面性が残り、電界効果トランジスタのカットオ
フ電圧の制御が制限されることにある。
【０００４】更に高ドープ（１０19ｃｍ-3以上のドーピ
ング密度）されたＩｎＧａＡｓ層上に非合金のオーム接
触を有する電界効果トランジスタを形成することは公知
である。即ちこの種の層は極めて薄くかつ低い障壁を形
成するので、全ての金属接触部から十分に電子がこのＩ
ｎＧａＡｓ層に流れることになる。ＩｎＧａＡｓがエピ
タキシャル析出され基板を全面的に覆うため、ゲートの
範囲のＩｎＧａＡｓ層は、そこでゲート金属が例えばＧ
ａＡｓとショットキ接触を形成し、深いところにある層
（チャネル層）内で電流を制御できるように選択的に除
去（エッチング除去）されなければならない。デバイス
の表側のカバー層としてＩｎＧａＡｓ接触層を有するＨ
ＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔ
ｙ Ｔｒａｎｓｉｓｔｏｒ＝高電子移動トランジスタ）
用のこの種の在来法では同様に２つのフォトリソグラフ
ィ工程を２つの異なる金属の析出に必要とする。これに
関する刊行物には例えばＧａＡｓ基板上の装置に関して
は例えばエム・ニヘイその他の論文「ＭＯＶＰＥによる
ｎ+−ＩｎＧａＡｓ層を使用したＨＥＭＴ用非合金性オ
ーム接触」ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏ
ｎ．Ｅ７７−Ｃ、第１４３１〜１４３６頁（１９９４
年）が、またＩｎＰ基板に関してはエヌ・ヨシダその他
による論文「ＷＳｉオーム接触を使用した低ノイズのＡ
ｌＩｎＡｓ／ＩｎＧａＡｓ−ＨＥＭＴ」エレクトロニク
ス・レターズ（ＥｌｅｃｔｒｏｎｉｃｓＬｅｔｔｅｒ
ｓ）３０、第１００９〜１０１０頁（１９９４年）があ
る。或はまた例えばエス・クロダその他の論文「ＩｎＧ
ａＡｓ非合金性オーム接触を使用したＡｌＧａＡｓ／Ｇ
ａＡｓ−ＨＥＭＴ−ＬＳＩの新規製造方法」ＩＥＥＥ
Ｔｒａｎｓａｃｔ．Ｅｌｅｃｔｒ．Ｄｅｖ．３６、第２
１９６−２２０３頁（１９８９）に記載されているよう
に２つのフォトリソグラフィ工程を１つの選択エッチン
グ及び１つの共通のアルミニウム析出に使用することも
できる。
ング密度）されたＩｎＧａＡｓ層上に非合金のオーム接
触を有する電界効果トランジスタを形成することは公知
である。即ちこの種の層は極めて薄くかつ低い障壁を形
成するので、全ての金属接触部から十分に電子がこのＩ
ｎＧａＡｓ層に流れることになる。ＩｎＧａＡｓがエピ
タキシャル析出され基板を全面的に覆うため、ゲートの
範囲のＩｎＧａＡｓ層は、そこでゲート金属が例えばＧ
ａＡｓとショットキ接触を形成し、深いところにある層
（チャネル層）内で電流を制御できるように選択的に除
去（エッチング除去）されなければならない。デバイス
の表側のカバー層としてＩｎＧａＡｓ接触層を有するＨ
ＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔ
ｙ Ｔｒａｎｓｉｓｔｏｒ＝高電子移動トランジスタ）
用のこの種の在来法では同様に２つのフォトリソグラフ
ィ工程を２つの異なる金属の析出に必要とする。これに
関する刊行物には例えばＧａＡｓ基板上の装置に関して
は例えばエム・ニヘイその他の論文「ＭＯＶＰＥによる
ｎ+−ＩｎＧａＡｓ層を使用したＨＥＭＴ用非合金性オ
ーム接触」ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏ
ｎ．Ｅ７７−Ｃ、第１４３１〜１４３６頁（１９９４
年）が、またＩｎＰ基板に関してはエヌ・ヨシダその他
による論文「ＷＳｉオーム接触を使用した低ノイズのＡ
ｌＩｎＡｓ／ＩｎＧａＡｓ−ＨＥＭＴ」エレクトロニク
ス・レターズ（ＥｌｅｃｔｒｏｎｉｃｓＬｅｔｔｅｒ
ｓ）３０、第１００９〜１０１０頁（１９９４年）があ
る。或はまた例えばエス・クロダその他の論文「ＩｎＧ
ａＡｓ非合金性オーム接触を使用したＡｌＧａＡｓ／Ｇ
ａＡｓ−ＨＥＭＴ−ＬＳＩの新規製造方法」ＩＥＥＥ
Ｔｒａｎｓａｃｔ．Ｅｌｅｃｔｒ．Ｄｅｖ．３６、第２
１９６−２２０３頁（１９８９）に記載されているよう
に２つのフォトリソグラフィ工程を１つの選択エッチン
グ及び１つの共通のアルミニウム析出に使用することも
できる。
【０００５】日本国特許出願公開（平）１−２６５５７
１号明細書には、チャネル層上に高ドープ接触層を施
し、ゲート範囲内のこの接触層を除去し、補助層の使用
下にチャネル層上及びまた接触層の残留部分に隣接して
スペーサを形成し、残りの補助層を除去し、フォトレジ
ストを横方向に被着した後、ソース、ゲート及びドレイ
ン用に備えられスペーサにより電気的に互いに絶縁され
ている金属化部に分かれる金属化部を施して電界効果ト
ランジスタを製造する方法が記載されている。この方法
の場合唯１つのアルミニウム層が蒸着により施されなけ
ればならない。１工程のフォトリソグラフィのみを使用
した場合ゲートとドレインの間隔はスペーサを形成する
方法により制限され、即ち達成可能の降伏電圧は相応し
て低くなる。２工程のフォトリソグラフィを誘電性補助
層（二重スペーサ）を構造化するのに使用した場合、フ
ォトリソグラフィに必要な調整のためにトランジスタの
パラメータのばらつきは大きくなる。ドイツ連邦共和国
特許出願公開第３９１３５４０Ａ１号明細書には構造化
層をマスク上に斜めに蒸着し、それによりマスク開口内
にゲート電極の構造化のために備えられた寸法の小さい
開口が形成される電界効果トランジスタの製造方法が記
載されている。この構造化層の材料としてはゲルマニウ
ムが優先的に使用される。誘電性材料も同様に好適なも
のとして示されている。
１号明細書には、チャネル層上に高ドープ接触層を施
し、ゲート範囲内のこの接触層を除去し、補助層の使用
下にチャネル層上及びまた接触層の残留部分に隣接して
スペーサを形成し、残りの補助層を除去し、フォトレジ
ストを横方向に被着した後、ソース、ゲート及びドレイ
ン用に備えられスペーサにより電気的に互いに絶縁され
ている金属化部に分かれる金属化部を施して電界効果ト
ランジスタを製造する方法が記載されている。この方法
の場合唯１つのアルミニウム層が蒸着により施されなけ
ればならない。１工程のフォトリソグラフィのみを使用
した場合ゲートとドレインの間隔はスペーサを形成する
方法により制限され、即ち達成可能の降伏電圧は相応し
て低くなる。２工程のフォトリソグラフィを誘電性補助
層（二重スペーサ）を構造化するのに使用した場合、フ
ォトリソグラフィに必要な調整のためにトランジスタの
パラメータのばらつきは大きくなる。ドイツ連邦共和国
特許出願公開第３９１３５４０Ａ１号明細書には構造化
層をマスク上に斜めに蒸着し、それによりマスク開口内
にゲート電極の構造化のために備えられた寸法の小さい
開口が形成される電界効果トランジスタの製造方法が記
載されている。この構造化層の材料としてはゲルマニウ
ムが優先的に使用される。誘電性材料も同様に好適なも
のとして示されている。
【０００６】
【発明が解決しようとする課題】本発明の課題は、上記
の難点を排除し、公知方法に比べて簡略化された電界効
果トランジスタを製造する方法を提供することにある。
の難点を排除し、公知方法に比べて簡略化された電界効
果トランジスタを製造する方法を提供することにある。
【０００７】
【課題を解決するための手段】この課題は本発明の請求
項１の特徴を有する方法により解決される。本発明の実
施態様は従属請求項に記載されている。
項１の特徴を有する方法により解決される。本発明の実
施態様は従属請求項に記載されている。
【０００８】本発明方法ではゲート範囲及び金属接触部
の接合における低いオーム抵抗に適したオーム接触層用
にチャネル層を半導体物質から基板上に成長させる。誘
電性パッシベーション層を施し、ソース、ゲート及びド
レイン用に備えられている範囲の誘電性パッシベーショ
ン層を除去する。このパッシベーション層上に異方性に
平坦な入射角で補助層を析出し、パッシベーション層の
ゲート領域用の開口内のオーム接触層の上面を空ける。
この主要な処理工程は後にゲート範囲のオーム接触層の
ゲート範囲を除去することを可能にする。有利にはトラ
ンジスタの凹部を所定のカットオフ電圧に最適化して調
整することができるようにオーム接触層とチャネル層と
の間に中間層を使用する。ゲート範囲の半導体物質をチ
ャネル層までエッチング除去してから補助層を除去して
もよい。誘電層の全面的等方性析出及び引続いての異方
性エッチバックによりスペーサ（側壁スペーサ）をパッ
シベーション層の側面に形成する。更に全面的に金属化
部を施し、プレーナ化してエッチバックする。その際ソ
ース、ゲート及びドレイン用に分離された金属化部が形
成される。この金属化部は例えばタングステン又は窒化
タングステンのような高温耐性の金属から施すと有利で
ある。引続きゲート領域の外部との接続用に本来の接続
金属化部を施す。
の接合における低いオーム抵抗に適したオーム接触層用
にチャネル層を半導体物質から基板上に成長させる。誘
電性パッシベーション層を施し、ソース、ゲート及びド
レイン用に備えられている範囲の誘電性パッシベーショ
ン層を除去する。このパッシベーション層上に異方性に
平坦な入射角で補助層を析出し、パッシベーション層の
ゲート領域用の開口内のオーム接触層の上面を空ける。
この主要な処理工程は後にゲート範囲のオーム接触層の
ゲート範囲を除去することを可能にする。有利にはトラ
ンジスタの凹部を所定のカットオフ電圧に最適化して調
整することができるようにオーム接触層とチャネル層と
の間に中間層を使用する。ゲート範囲の半導体物質をチ
ャネル層までエッチング除去してから補助層を除去して
もよい。誘電層の全面的等方性析出及び引続いての異方
性エッチバックによりスペーサ（側壁スペーサ）をパッ
シベーション層の側面に形成する。更に全面的に金属化
部を施し、プレーナ化してエッチバックする。その際ソ
ース、ゲート及びドレイン用に分離された金属化部が形
成される。この金属化部は例えばタングステン又は窒化
タングステンのような高温耐性の金属から施すと有利で
ある。引続きゲート領域の外部との接続用に本来の接続
金属化部を施す。
【０００９】
【実施例】本発明方法を実施例及び図面に基づき以下に
詳述する。
詳述する。
【００１０】本発明方法では図１に示されているように
場合によっては単数又は複数の緩衝層が備えられている
基板１上にチャネル層２、障壁層３、中間層４、エッチ
ングストップ層５及びオーム接触層６を成長させる。こ
れらの緩衝層は基板の品質が十分良好である場合は省略
可能である。以後及び請求項においては基板とは場合に
よっては本来の基板１と単数又は複数の緩衝層から成る
積層を指称するものとする。他の層は通常の方法でトラ
ンジスタに相応してドープされる。特に上方のオーム接
触層６は高度にドープされるので、半導体物質は被着す
べき金属化部に対する良好な低オーム性接触を形成す
る。更にドーピングはトランジスタではチャネル層２内
に２次元の電子気体が形成されるように選択され、これ
については図１に破線７で示唆されている。これらの層
の材料としては、チャネル層２にはＩｎＧａＡｓ、障壁
層３にはＡｌＧａＡｓ、中間層４にはＧａＡｓ、エッチ
ングストップ層５には例えばＧａＩｎＰ又はＡｌＡｓま
たオーム接触層６にはＩｎＧａＡｓが使用される。
場合によっては単数又は複数の緩衝層が備えられている
基板１上にチャネル層２、障壁層３、中間層４、エッチ
ングストップ層５及びオーム接触層６を成長させる。こ
れらの緩衝層は基板の品質が十分良好である場合は省略
可能である。以後及び請求項においては基板とは場合に
よっては本来の基板１と単数又は複数の緩衝層から成る
積層を指称するものとする。他の層は通常の方法でトラ
ンジスタに相応してドープされる。特に上方のオーム接
触層６は高度にドープされるので、半導体物質は被着す
べき金属化部に対する良好な低オーム性接触を形成す
る。更にドーピングはトランジスタではチャネル層２内
に２次元の電子気体が形成されるように選択され、これ
については図１に破線７で示唆されている。これらの層
の材料としては、チャネル層２にはＩｎＧａＡｓ、障壁
層３にはＡｌＧａＡｓ、中間層４にはＧａＡｓ、エッチ
ングストップ層５には例えばＧａＩｎＰ又はＡｌＡｓま
たオーム接触層６にはＩｎＧａＡｓが使用される。
【００１１】この積層上に誘電性パッシベーション層を
析出し、有利にはフォトリソグラフィによりソース、ゲ
ート及びドレイン用に所定の間隔を設定するようにして
構造化する。形成すべきゲートの範囲に開口９を有する
構造化されたパッシベーション層８が図２に切断面で示
されている。このパッシベーション層はその後の処理工
程で所望のシャドーイング効果及び所望のゲート長が達
成されるように厚く形成される。このパッシベーション
層の製造には例えばプラズマＣＶＤ（化学蒸着）により
例えば約５００ｎｍの窒化ケイ素（Ｓｉ3Ｎ4）が析出さ
れ、例えばＡｒ：ＳＦ6プラズマ中でのＲＩＥ（反応性
イオンエッチング）により構造化される。
析出し、有利にはフォトリソグラフィによりソース、ゲ
ート及びドレイン用に所定の間隔を設定するようにして
構造化する。形成すべきゲートの範囲に開口９を有する
構造化されたパッシベーション層８が図２に切断面で示
されている。このパッシベーション層はその後の処理工
程で所望のシャドーイング効果及び所望のゲート長が達
成されるように厚く形成される。このパッシベーション
層の製造には例えばプラズマＣＶＤ（化学蒸着）により
例えば約５００ｎｍの窒化ケイ素（Ｓｉ3Ｎ4）が析出さ
れ、例えばＡｒ：ＳＦ6プラズマ中でのＲＩＥ（反応性
イオンエッチング）により構造化される。
【００１２】更に図３に示すように補助層１０が析出さ
れる。平坦な入射角下に、即ち半導体層面に対する垂直
線に大きな角度で同時に２つの蒸着が補助層の材料で互
いに反対方向に行われる。これらの蒸着方向は、半導体
層の面に垂直方向にある面と、ソースとドレインとの間
の最短の接続方向（図３の図紙面）にあり、図３に矢印
で示唆されている。補助層は例えば二酸化ケイ素から成
り、例えば約３０ｎｍの厚さで施される。いずれの場合
にも補助層はソース及びドレイン用に備えられている範
囲を覆う程度の厚さに施されるが、しかしパッシベーシ
ョン層８の開口の内部にあるゲートに予定される範囲は
あけられている。補助層は単数又は複数の異なる材料の
層からなっていてもよく、ソース及びドレインの範囲を
後の処理工程中にマスキングし、それにより保護されて
残されるように形成される。
れる。平坦な入射角下に、即ち半導体層面に対する垂直
線に大きな角度で同時に２つの蒸着が補助層の材料で互
いに反対方向に行われる。これらの蒸着方向は、半導体
層の面に垂直方向にある面と、ソースとドレインとの間
の最短の接続方向（図３の図紙面）にあり、図３に矢印
で示唆されている。補助層は例えば二酸化ケイ素から成
り、例えば約３０ｎｍの厚さで施される。いずれの場合
にも補助層はソース及びドレイン用に備えられている範
囲を覆う程度の厚さに施されるが、しかしパッシベーシ
ョン層８の開口の内部にあるゲートに予定される範囲は
あけられている。補助層は単数又は複数の異なる材料の
層からなっていてもよく、ソース及びドレインの範囲を
後の処理工程中にマスキングし、それにより保護されて
残されるように形成される。
【００１３】その後オーム接触層（この例ではＩｎＧａ
Ａｓから成るカバー層）がゲートを形成すべき範囲（開
口９）でエッチング除去される。このエッチング工程は
ＧａＩｎＰから成るエッチングストップ層５が使用され
る場合には例えば湿式化学的に行ってもよい。更にこの
エッチングストップ層５は例えば約５ｎｍの厚さに成長
させるべきである。ＩｎＧａＡｓは湿式化学的にＨ3Ｐ
Ｏ4：Ｈ2Ｏ2により除去可能である。ＡｌＡｓから成る
エッチングストップ層を使用する場合にはこのストップ
層は同様に５ｎｍの厚さが有利である。オーム接触層の
ＩｎＧａＡｓは更にＡｒ：ＣＨ4：Ｈ2によるＲＩＥ工程
で乾式エッチングにより除去される。図４に切断面で示
されている構造が形成される。
Ａｓから成るカバー層）がゲートを形成すべき範囲（開
口９）でエッチング除去される。このエッチング工程は
ＧａＩｎＰから成るエッチングストップ層５が使用され
る場合には例えば湿式化学的に行ってもよい。更にこの
エッチングストップ層５は例えば約５ｎｍの厚さに成長
させるべきである。ＩｎＧａＡｓは湿式化学的にＨ3Ｐ
Ｏ4：Ｈ2Ｏ2により除去可能である。ＡｌＡｓから成る
エッチングストップ層を使用する場合にはこのストップ
層は同様に５ｎｍの厚さが有利である。オーム接触層の
ＩｎＧａＡｓは更にＡｒ：ＣＨ4：Ｈ2によるＲＩＥ工程
で乾式エッチングにより除去される。図４に切断面で示
されている構造が形成される。
【００１４】更にエッチングストップ層５を除去する。
ＧａＩｎＰ又はＡｌＡｓから成るエッチングストップ層
は例えばＨＣｌで湿式化学的に又はＡｒ：ＳｉＣｌ4又
はＡｒ：ＢＣｌ3でのＲＩＥ工程による乾式エッチング
により除去される。
ＧａＩｎＰ又はＡｌＡｓから成るエッチングストップ層
は例えばＨＣｌで湿式化学的に又はＡｒ：ＳｉＣｌ4又
はＡｒ：ＢＣｌ3でのＲＩＥ工程による乾式エッチング
により除去される。
【００１５】トランジスタ（例えばＨＥＭＴ）のカット
オフ電圧を調整するために凹部のエッチングが行われ
る。このエッチングは中間層４からチャネル層３まで行
われ、この例では複数の部分工程が含まれている。まず
Ａｒ：ＳｉＣｌプラズマの使用下にＲＩＥにより有利に
は例えばＧａＡｓである中間層４をほぼ完全に除去す
る。その下にあるＡｌＧａＡｓから成るチャネル層に達
する直前にプラズマを印加するための高周波電力を遮断
する。エッチングプロセスの停止時点は、このエッチン
グ処理の時点までに達し得るプロセスの許容差を考慮し
て所定のエッチング率で算出される。更にこのガスにＳ
Ｆ6を混和する。このガス混合物の平衡状態を調整した
後高周波電力を投入し、Ａｒ：ＳｉＣｌ4：ＳＦ6プラズ
マ中で更にエッチングする。エッチングプロセスがチャ
ネル層３のＡｌＧａＡｓに達すると、調整された温度及
びその他のプロセスパラメータに応じてエッチングスト
ップ層の作用をするフッ化アルミニウム（ＡｌＦ3）か
ら成る薄層（約２ｎｍ）が形成され、即ちエッチング率
は著しく低下される。次いでプラズマの印加を遮断す
る。ＳＦ6を添加してのエッチング時間は、このエッチ
ング工程中に同時にＳｉＯ2から成る補助層１０がエッ
チングされるので、極めて短時間に抑えられる。補助層
はエッチングされても差し支えないが、しかしソース及
びドレインの範囲内のオーム接触層はそのまま残るよう
に完全にはエッチング除去されてはならない。ＳｉＣｌ
4のガスの流入は遮断される。残留ガス中の平衡状態を
再び調整した後、Ａｒ：ＳＦ6プラズマ中での別のＲＩ
Ｅ工程で等方性エッチングにより更にエッチングを行
い、このようにしてＳｉＯ2補助層１０は完全に除去さ
れる。ＳｉＯ2のエッチングの際のＳｉ3Ｎ4に対する選
択度は良好であるため、その際Ｓｉ3Ｎ4が問題とならな
い程度の量で除去されるに過ぎない。このようにして順
次図５及び図６に示される構造が得られる。
オフ電圧を調整するために凹部のエッチングが行われ
る。このエッチングは中間層４からチャネル層３まで行
われ、この例では複数の部分工程が含まれている。まず
Ａｒ：ＳｉＣｌプラズマの使用下にＲＩＥにより有利に
は例えばＧａＡｓである中間層４をほぼ完全に除去す
る。その下にあるＡｌＧａＡｓから成るチャネル層に達
する直前にプラズマを印加するための高周波電力を遮断
する。エッチングプロセスの停止時点は、このエッチン
グ処理の時点までに達し得るプロセスの許容差を考慮し
て所定のエッチング率で算出される。更にこのガスにＳ
Ｆ6を混和する。このガス混合物の平衡状態を調整した
後高周波電力を投入し、Ａｒ：ＳｉＣｌ4：ＳＦ6プラズ
マ中で更にエッチングする。エッチングプロセスがチャ
ネル層３のＡｌＧａＡｓに達すると、調整された温度及
びその他のプロセスパラメータに応じてエッチングスト
ップ層の作用をするフッ化アルミニウム（ＡｌＦ3）か
ら成る薄層（約２ｎｍ）が形成され、即ちエッチング率
は著しく低下される。次いでプラズマの印加を遮断す
る。ＳＦ6を添加してのエッチング時間は、このエッチ
ング工程中に同時にＳｉＯ2から成る補助層１０がエッ
チングされるので、極めて短時間に抑えられる。補助層
はエッチングされても差し支えないが、しかしソース及
びドレインの範囲内のオーム接触層はそのまま残るよう
に完全にはエッチング除去されてはならない。ＳｉＣｌ
4のガスの流入は遮断される。残留ガス中の平衡状態を
再び調整した後、Ａｒ：ＳＦ6プラズマ中での別のＲＩ
Ｅ工程で等方性エッチングにより更にエッチングを行
い、このようにしてＳｉＯ2補助層１０は完全に除去さ
れる。ＳｉＯ2のエッチングの際のＳｉ3Ｎ4に対する選
択度は良好であるため、その際Ｓｉ3Ｎ4が問題とならな
い程度の量で除去されるに過ぎない。このようにして順
次図５及び図６に示される構造が得られる。
【００１６】更にパッシベーション層８の側面にスペー
サが形成される。これは１つの層を全面的に析出し、引
続き異方性にエッチバックするようにして行うと有利で
ある。例えばＳｉ3Ｎ4から成る層をプラズマＣＶＤによ
り析出し、引続きＲＩＥ工程でＡｒ：ＳＦ6プラズマに
より異方性にエッチバックしてもよい。それにより内側
スペーサ１１及び外側スペーサ１２がパッシベーション
層８の側面に形成される（図７参照）。ゲート範囲に面
するＩｎＧａＡｓから成るオーム接触層の端面はこのス
ペーサ１１により後に施されるゲート金属に対して絶縁
され、トランジスタのゲート長はスペーサ１１により決
められる。例えばパッシベーション層８が構造化された
処理工程でフォトリソグラフィにより画成されたこのパ
ッシベーション層８の形成すべきゲート範囲にソースか
らドレインの方向に５００ｎｍの開口９が備えられてお
り、スペーサ１１が脚点で１５０ｎｍの寸法を有するな
らば、２００ｎｍのゲート長が形成される。
サが形成される。これは１つの層を全面的に析出し、引
続き異方性にエッチバックするようにして行うと有利で
ある。例えばＳｉ3Ｎ4から成る層をプラズマＣＶＤによ
り析出し、引続きＲＩＥ工程でＡｒ：ＳＦ6プラズマに
より異方性にエッチバックしてもよい。それにより内側
スペーサ１１及び外側スペーサ１２がパッシベーション
層８の側面に形成される（図７参照）。ゲート範囲に面
するＩｎＧａＡｓから成るオーム接触層の端面はこのス
ペーサ１１により後に施されるゲート金属に対して絶縁
され、トランジスタのゲート長はスペーサ１１により決
められる。例えばパッシベーション層８が構造化された
処理工程でフォトリソグラフィにより画成されたこのパ
ッシベーション層８の形成すべきゲート範囲にソースか
らドレインの方向に５００ｎｍの開口９が備えられてお
り、スペーサ１１が脚点で１５０ｎｍの寸法を有するな
らば、２００ｎｍのゲート長が形成される。
【００１７】上記の実施例ではこのプロセスの実施の結
果として薄いフッ化インジウム層がソース及びドレイン
範囲のオーム接触層の表側に、また薄いフッ化アルミニ
ウム層が形成すべきゲート範囲内のチャネル層の表側に
形成される。これらのフッ化物層は例えば湿式化学的に
アンモニアで除去することができる。金属接触部を被着
するための処理工程が引続き行われる。図８に基づき例
えばタングステンのような高温耐性の金属から成る金属
化部又はストレス（内部引張り応力）を最低限に抑える
タングステン及びケイ化タングステン（ＷＳｉ）から成
る積層を全面的に析出する。この処理工程にスパッタリ
ングプロセスを使用すると、層の下方側面の角部は金属
を蒸着する場合よりも良好に被覆可能である。金属化部
１３は引続きプレーナ化してエッチバックされる。それ
にはまず（図９参照）例えばレジスト、特に熱的に平坦
化可能のレジスト（例えばアライド・シグナルズ（Ａｌ
ｌｉｅｄ Ｓｉｇｎａｌｓ）社の登録商標Ａｃｃｕｆｌ
ｏ−Ｌａｃｋ）から成るプレーナ化層１４を完全に平坦
な表面を形成するために施すと有利である。金属化部の
エッチバックはまた金属化部１３がゲート範囲の部分１
３ａ（図１０参照）及びそれと分離されたソース及びド
レイン範囲の部分１３ｂが残留する程度に除去されるま
でＡｒ：ＳＦ6：Ｏ2プラズマ中でのＲＩＥにより行われ
ると有利である。一例として記載されている（金属化部
１３用のタングステン、パッシベーション層８及びスペ
ーサ１１、１２用のＳｉ3Ｎ4）ような材料が選択される
ならば、タングステンのＳｉ3Ｎ4に対する比較的高いエ
ッチング率の故に図１０に示すようにタングステンから
成る部分１３ａ、１３ｂの表面がＳｉ3Ｎ4（８、１１、
１２）の表面よりも若干深いところにある構造が生じ
る。この特徴は本方法に有利であることが判明してい
る。更に例えばチタン、白金及び金から成る積層が接続
金属化部として施され、図１１に示すように構造化され
る。
果として薄いフッ化インジウム層がソース及びドレイン
範囲のオーム接触層の表側に、また薄いフッ化アルミニ
ウム層が形成すべきゲート範囲内のチャネル層の表側に
形成される。これらのフッ化物層は例えば湿式化学的に
アンモニアで除去することができる。金属接触部を被着
するための処理工程が引続き行われる。図８に基づき例
えばタングステンのような高温耐性の金属から成る金属
化部又はストレス（内部引張り応力）を最低限に抑える
タングステン及びケイ化タングステン（ＷＳｉ）から成
る積層を全面的に析出する。この処理工程にスパッタリ
ングプロセスを使用すると、層の下方側面の角部は金属
を蒸着する場合よりも良好に被覆可能である。金属化部
１３は引続きプレーナ化してエッチバックされる。それ
にはまず（図９参照）例えばレジスト、特に熱的に平坦
化可能のレジスト（例えばアライド・シグナルズ（Ａｌ
ｌｉｅｄ Ｓｉｇｎａｌｓ）社の登録商標Ａｃｃｕｆｌ
ｏ−Ｌａｃｋ）から成るプレーナ化層１４を完全に平坦
な表面を形成するために施すと有利である。金属化部の
エッチバックはまた金属化部１３がゲート範囲の部分１
３ａ（図１０参照）及びそれと分離されたソース及びド
レイン範囲の部分１３ｂが残留する程度に除去されるま
でＡｒ：ＳＦ6：Ｏ2プラズマ中でのＲＩＥにより行われ
ると有利である。一例として記載されている（金属化部
１３用のタングステン、パッシベーション層８及びスペ
ーサ１１、１２用のＳｉ3Ｎ4）ような材料が選択される
ならば、タングステンのＳｉ3Ｎ4に対する比較的高いエ
ッチング率の故に図１０に示すようにタングステンから
成る部分１３ａ、１３ｂの表面がＳｉ3Ｎ4（８、１１、
１２）の表面よりも若干深いところにある構造が生じ
る。この特徴は本方法に有利であることが判明してい
る。更に例えばチタン、白金及び金から成る積層が接続
金属化部として施され、図１１に示すように構造化され
る。
【００１８】ソースとゲート間及びゲートとドレイン間
の寄生容量を低減させるためにパッシベーション層８の
誘電体も薄く選択し、即ち必要な不動態化にとって最低
限必要であるように薄く選択することができる。この方
法は更に以下のように変更することができる：
の寄生容量を低減させるためにパッシベーション層８の
誘電体も薄く選択し、即ち必要な不動態化にとって最低
限必要であるように薄く選択することができる。この方
法は更に以下のように変更することができる：
【００１９】パッシベーション層８として図１２に基づ
き誘電層８０及び単数又は複数の金属化層８１、８２か
ら成る積層を施し、構造化する。誘電層８０はこの場合
も例えばＳｉ3Ｎ4であってもよい。しかしこの場合は例
えば約５０ｎｍの厚さに施されるに過ぎない。その上に
この実施例では接着媒体の作用をする厚さ約１０ｎｍの
薄いチタン層及びその上に施されるアルミニウム層（厚
さ約４４０ｎｍ）から成る金属層を析出する。この金属
層の構造化は例えば離昇法（リフト−オフ）により行わ
れる。構造化されたこの金属層は更に誘電層８０のエッ
チングのためのマスクとして使用することができる。Ｓ
ｉ3Ｎ4から成る誘電層８０は例えばＡｒ：ＳＦ6による
ＲＩＥ工程でエッチング除去される。このようにして図
１２に断面で示されている構造が得られる。オーム接触
層６はこの場合も十分に高くドープされたＩｎＧａＡｓ
が有利である。金属層８１、８２の代わりに集積された
接着媒体を有するポリイミドレジストを使用してもよ
い。誘電層８０上に施されたポリイミドは３５０℃で焼
結される。接着媒体を添加されたポリイミドは完成混合
物としてレジストの製造業者により提供される。焼結に
より存在する溶剤がレジストから分離され、その結果ポ
リイミドは引続きその後の処理工程に適したものとな
る。
き誘電層８０及び単数又は複数の金属化層８１、８２か
ら成る積層を施し、構造化する。誘電層８０はこの場合
も例えばＳｉ3Ｎ4であってもよい。しかしこの場合は例
えば約５０ｎｍの厚さに施されるに過ぎない。その上に
この実施例では接着媒体の作用をする厚さ約１０ｎｍの
薄いチタン層及びその上に施されるアルミニウム層（厚
さ約４４０ｎｍ）から成る金属層を析出する。この金属
層の構造化は例えば離昇法（リフト−オフ）により行わ
れる。構造化されたこの金属層は更に誘電層８０のエッ
チングのためのマスクとして使用することができる。Ｓ
ｉ3Ｎ4から成る誘電層８０は例えばＡｒ：ＳＦ6による
ＲＩＥ工程でエッチング除去される。このようにして図
１２に断面で示されている構造が得られる。オーム接触
層６はこの場合も十分に高くドープされたＩｎＧａＡｓ
が有利である。金属層８１、８２の代わりに集積された
接着媒体を有するポリイミドレジストを使用してもよ
い。誘電層８０上に施されたポリイミドは３５０℃で焼
結される。接着媒体を添加されたポリイミドは完成混合
物としてレジストの製造業者により提供される。焼結に
より存在する溶剤がレジストから分離され、その結果ポ
リイミドは引続きその後の処理工程に適したものとな
る。
【００２０】使用されたＲＩＥプロセスの結果として特
に金属層８１、８２の内側の端面（側面）は薄いフッ化
物層で覆われる。一例として記載されているアルミニウ
ム層８２は表面をフッ化アルミニウム層で覆われてい
る。このフッ化物層はＧａＡｓから成る中間層４をＡ
ｒ：ＳｉＣｌ4プラズマ中でのＲＩＥにより除去するそ
の後の処理工程で金属を塩素イオンによる腐食から保護
する。
に金属層８１、８２の内側の端面（側面）は薄いフッ化
物層で覆われる。一例として記載されているアルミニウ
ム層８２は表面をフッ化アルミニウム層で覆われてい
る。このフッ化物層はＧａＡｓから成る中間層４をＡ
ｒ：ＳｉＣｌ4プラズマ中でのＲＩＥにより除去するそ
の後の処理工程で金属を塩素イオンによる腐食から保護
する。
【００２１】図３〜図９に第１の実施例として示されて
いる処理工程は第２の実施例においては変更されたパッ
シベーション層８の使用下に相応して実施可能である。
Ａｒ：ＳＦ6：Ｏ2プラズマ中でのＲＩＥによる金属化部
１３のエッチバックの際に金属層８２のアルミニウムは
エッチングされず、誘電層８０のＳｉ3Ｎ4が若干エッチ
ングされるに過ぎず、金属化部１３のタングステンは通
常のエッチング率でエッチングされる。従ってこのエッ
チングプロセスの結果図１３に断面で示されている構造
が得られ、金属化部が同様にゲート用の第１の部分１３
ａ内及びそれから分離されたソース及びドレイン用の部
分１３ｂに分離されていることが分かる。更にまた接続
金属化部１４が施され、構造化され（図１４参照）、そ
れにはまたここでもチタン、白金及び金から成る積層を
接触補強層として施してもよい。更にパッシベーション
層８用に備えられている金属層８１、８２の金属（この
例ではアルミニウム及びチタン）又はポリイミド構造は
除去可能である。これはアルミニウム及びチタンの場合
には例えば室温でＨ3ＰＯ4で行われ、ポリイミドの場合
は例えば酸素プラズマ中で例えば異方性ＲＩＥ（反応性
イオンエッチング）で行われる。その際誘電層８０のＳ
ｉ3Ｎ4がエッチングされるので熱したＨ3ＰＯ4は使用さ
れない。パッシベーション層８からは不動態化のためだ
けに備えられている誘電層８０の下方部分のみがスペー
サ１１、１２間のオーム接触層上に残される。ゲートの
上方の接続金属化部１４の部分とソース及びドレイン用
の金属化部１３ｂとの間の誘電体部分が比較的僅かであ
るため、有効誘電率及び寄生容量は削減される。
いる処理工程は第２の実施例においては変更されたパッ
シベーション層８の使用下に相応して実施可能である。
Ａｒ：ＳＦ6：Ｏ2プラズマ中でのＲＩＥによる金属化部
１３のエッチバックの際に金属層８２のアルミニウムは
エッチングされず、誘電層８０のＳｉ3Ｎ4が若干エッチ
ングされるに過ぎず、金属化部１３のタングステンは通
常のエッチング率でエッチングされる。従ってこのエッ
チングプロセスの結果図１３に断面で示されている構造
が得られ、金属化部が同様にゲート用の第１の部分１３
ａ内及びそれから分離されたソース及びドレイン用の部
分１３ｂに分離されていることが分かる。更にまた接続
金属化部１４が施され、構造化され（図１４参照）、そ
れにはまたここでもチタン、白金及び金から成る積層を
接触補強層として施してもよい。更にパッシベーション
層８用に備えられている金属層８１、８２の金属（この
例ではアルミニウム及びチタン）又はポリイミド構造は
除去可能である。これはアルミニウム及びチタンの場合
には例えば室温でＨ3ＰＯ4で行われ、ポリイミドの場合
は例えば酸素プラズマ中で例えば異方性ＲＩＥ（反応性
イオンエッチング）で行われる。その際誘電層８０のＳ
ｉ3Ｎ4がエッチングされるので熱したＨ3ＰＯ4は使用さ
れない。パッシベーション層８からは不動態化のためだ
けに備えられている誘電層８０の下方部分のみがスペー
サ１１、１２間のオーム接触層上に残される。ゲートの
上方の接続金属化部１４の部分とソース及びドレイン用
の金属化部１３ｂとの間の誘電体部分が比較的僅かであ
るため、有効誘電率及び寄生容量は削減される。
【図１】本発明による電界効果トランジスタの基板上に
チャネル層、障壁層、中間層、エッチングストップ層及
びオーム接触層を成長させた段階の断面図。
チャネル層、障壁層、中間層、エッチングストップ層及
びオーム接触層を成長させた段階の断面図。
【図２】この積層上に誘電性パッシベーション層を析出
し、ソース、ゲート及びドレイン用に構造化した段階の
断面図。
し、ソース、ゲート及びドレイン用に構造化した段階の
断面図。
【図３】補助層を析出した段階の断面図。
【図４】ゲート範囲を形成すべき開口のオーム接触層を
エッチング除去した段階の断面図。
エッチング除去した段階の断面図。
【図５】開口内の中間層をエッチング除去した段階の断
面図。
面図。
【図６】開口内の補助層をエッチング除去した段階の断
面図。
面図。
【図７】パッシベーション層の側面にスペーサを形成し
た段階の断面図。
た段階の断面図。
【図８】金属化部を全面的に析出した段階の断面図。
【図９】レジストから成るプレーナ化層を施した段階の
断面図。
断面図。
【図１０】金属化部をゲート、ソース及びドレインの領
域が残留する程度にエッチバックした段階の断面図。
域が残留する程度にエッチバックした段階の断面図。
【図１１】例えばチタン、白金及び金から成る積層を金
属化部として施した段階の断面図。
属化部として施した段階の断面図。
【図１２】誘電体層及び金属層からなる積層として施し
た別のパッシベーション層の断面図。
た別のパッシベーション層の断面図。
【図１３】これをゲート、ソース及びドレイン用金属化
部に分離した段階の断面図。
部に分離した段階の断面図。
【図１４】更に接続金属化部を施し、構造化した段階の
断面図。
断面図。
【図１５】更にパッシベーション層のオーム接触層上の
誘電層の下方部分のみが残されている段階の断面図。
誘電層の下方部分のみが残されている段階の断面図。
１ 基板 ２ チャネル層 ３ 障壁層 ４ 中間層 ５ エッチングストップ層 ６ オーム接触層 ７ 電子気体 ８ パッシベーション層 ８０ 誘電体層 ８１ 金属層（接着剤の作用をする薄いチタン層） ８２ 金属層（アルミニウム層） ９ 開口 １０ 補助層 １１、１２スペーサ １３ 金属化部 １３ａ ゲート用金属化部 １３ｂ ソース及びドレイン用金属化部 １４ 接続金属化部 １５ 金属層が除去された部分
Claims (8)
- 【請求項１】 ａ）半導体物質から成る基板（１）上に
少なくとも１つのチャネル層（２）、半導体物質から成
る障壁層（３）及び金属との低オーム抵抗に適した半導
体物質から成るオーム接触層（６）を成長させ、 ｂ）形成すべきゲート範囲に開口（９）を有するパッシ
ベーション層（８）を施し、 ｃ）補助層（１０）の析出を異方性に及び半導体層に関
して斜めの入射方向に行い、パッシベーション層のこの
開口（９）の範囲内ではオーム接触層の半導体物質の上
面をこの補助層（１０）の材料からあけておき、 ｄ）この補助層（１０）をマスクとして使用して半導体
物質を障壁層（３）までエッチング除去し、 ｅ）補助層（１０）を除去し、 ｆ）もう１つの補助層を全面的に等方性に析出し、それ
に引続いて異方性エッチバックによりスペーサ（１１、
１２）をパッシベーション層（８）の側面に形成し、 ｇ）高温耐性の溶解しにくい金属化部（１３）を全面的
に析出し、 ｈ）この金属化部（１３）を、ソース、ゲート及びドレ
イン用に分離された接触部が残留する程度にプレーナ化
してエッチバックし、 ｉ）これらの接触部に接続金属化部（１４）を備える各
工程を特徴とする電界効果トランジスタの製造方法。 - 【請求項２】 工程ｂ）でパッシベーション層（８）を
誘電体層（８０）及び少なくとも１つの金属層（８１、
８２）から成る積層として施し、工程ｉ）で接続金属化
部（１４）の被着後金属層又はパッシベーション層の金
属層を除去することを特徴とする請求項１記載の方法。 - 【請求項３】 パッシベーション層（８）を窒化シリコ
ン（８０）、チタン（８１）及びアルミニウム（８２）
の積層として形成することを特徴とする請求項２記載の
方法。 - 【請求項４】 工程ｂ）でパッシベーション層（８）を
誘電体層（８０）及びポリイミド層から成る積層として
施し、工程ｉ）で接続金属化部（１４）の被着後ポリイ
ミド層を除去することを特徴とする請求項１記載の方
法。 - 【請求項５】 工程ａ）でＡｌＧａＡｓから成る障壁層
（３）を成長させ、ＩｎＧａＡｓから成るオーム接触層
（６）を成長させることを特徴とする請求項１乃至４の
１つに記載の方法。 - 【請求項６】 工程ａ）で障壁層（３）とオーム接触層
（６）との間に障壁層を選択的にエッチングすることの
できる半導体物質から成る少なくとももう１つの層を成
長させることを特徴とする請求項１記載の方法。 - 【請求項７】 工程ａ）でＩｎＧａＡｓから成る層
（２）上に順次障壁層（３）として設けられているＡｌ
ＧａＡｓから成る層、ＧａＡｓから成る中間層（４）、
ＩｎＧａＡｓに関して選択的にエッチング可能な半導体
物質から成るエッチングストップ層（５）及びＩｎＧａ
Ａｓから成るオーム接触層（６）を成長させることを特
徴とする請求項６記載の方法。 - 【請求項８】 工程ｂ）でＳｉ3Ｎ4から成るパッシベー
ション層（８）を施し、工程ｃ）でＳｉＯ2から成る補
助層（１０）を施し、工程ｄ）で ｉ）オーム接触層（６）をエッチングストップ層（５）
まで除去し、 ｉｉ）エッチングストップ層（５）を除去し、 ｉｉｉ）中間層（４）をＡｒ：ＳｉＣｌ4プラズマ中で
のＲＩＥ（反応性イオンエッチング）によりほぼ完全に
除去し、 ｉｖ）工程ｉｉｉ）のプラズマ気体にＳＦ6を混和し、 ｖ）ＲＩＥプロセスをＡｒ／ＳｉＣｌ4／ＳＦ6プラズマ
中で進行させ、その際このプロセスの温度及びその他の
パラメータを、障壁層が得られた際にその表側にもう１
つのフツ化アルミニウムから成るエッチングストップ層
を形成するように調整し、 ｖｉ）工程ｖ）のプラズマ気体からＳｉＣｌ4を除去
し、また工程ｅ）をＡｒ：ＳＦ6プラズマ中でのＲＩＥ
プロセスを続行して実施することを特徴とする請求項７
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19631744A DE19631744C1 (de) | 1996-08-06 | 1996-08-06 | Verfahren zur Herstellung eines Feldeffekttransistors |
| DE19631744.4 | 1996-08-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079396A true JPH1079396A (ja) | 1998-03-24 |
Family
ID=7801935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219249A Pending JPH1079396A (ja) | 1996-08-06 | 1997-07-30 | 電界効果トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5960269A (ja) |
| EP (1) | EP0823728B1 (ja) |
| JP (1) | JPH1079396A (ja) |
| CN (1) | CN1080457C (ja) |
| DE (2) | DE19631744C1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255180B1 (en) * | 1998-05-14 | 2001-07-03 | Cypress Semiconductor Corporation | Semiconductor device with outwardly tapered sidewall spacers and method for forming same |
| DE10304722A1 (de) * | 2002-05-11 | 2004-08-19 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
| US7535621B2 (en) * | 2006-12-27 | 2009-05-19 | Qualcomm Mems Technologies, Inc. | Aluminum fluoride films for microelectromechanical system applications |
| CN101752241B (zh) * | 2008-12-16 | 2013-04-10 | 上海空间电源研究所 | 大面积GaAs衬底腐蚀工艺 |
| RU2485621C1 (ru) * | 2011-12-12 | 2013-06-20 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") | Способ изготовления мощного транзистора свч |
| US10685007B2 (en) * | 2016-03-29 | 2020-06-16 | Sap Se | Table content transport and delivery |
| CN109841677A (zh) | 2019-03-28 | 2019-06-04 | 英诺赛科（珠海）科技有限公司 | 高电子迁移率晶体管及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377899A (en) * | 1979-11-19 | 1983-03-29 | Sumitomo Electric Industries, Ltd. | Method of manufacturing Schottky field-effect transistors utilizing shadow masking |
| DE3005733A1 (de) * | 1980-02-15 | 1981-08-20 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung einer halbleiteranordnung und nach diesem verfahren hergestellte halbleiteranordnung |
| JP2670293B2 (ja) * | 1988-04-15 | 1997-10-29 | 富士通株式会社 | 高電子移動度トランジスタの製造方法 |
| DE3913540A1 (de) * | 1988-09-07 | 1990-03-15 | Licentia Gmbh | Verfahren zur herstellung von steuerelektroden |
| DE4219935C2 (de) * | 1992-06-17 | 1994-06-09 | Siemens Ag | Verfahren zur Herstellung eines Feldeffekttransistors |
| JPH06232168A (ja) * | 1993-02-03 | 1994-08-19 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| US5432119A (en) * | 1994-01-31 | 1995-07-11 | Hughes Aircraft Company | High yield electron-beam gate fabrication method for sub-micron gate FETS |
| US5869364A (en) * | 1996-07-22 | 1999-02-09 | The United States Of America As Represented By The Secretary Of The Air Force | Single layer integrated metal process for metal semiconductor field effect transistor (MESFET) |
-
1996
- 1996-08-06 DE DE19631744A patent/DE19631744C1/de not_active Expired - Fee Related
-
1997
- 1997-07-11 DE DE59707017T patent/DE59707017D1/de not_active Expired - Fee Related
- 1997-07-11 EP EP97111877A patent/EP0823728B1/de not_active Expired - Lifetime
- 1997-07-30 JP JP9219249A patent/JPH1079396A/ja active Pending
- 1997-08-06 CN CN97115399A patent/CN1080457C/zh not_active Expired - Fee Related
- 1997-08-06 US US08/906,780 patent/US5960269A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19631744C1 (de) | 1998-03-12 |
| CN1080457C (zh) | 2002-03-06 |
| US5960269A (en) | 1999-09-28 |
| DE59707017D1 (de) | 2002-05-23 |
| EP0823728B1 (de) | 2002-04-17 |
| EP0823728A2 (de) | 1998-02-11 |
| EP0823728A3 (de) | 1998-07-22 |
| CN1175086A (zh) | 1998-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7122412B2 (en) | Method of fabricating a necked FINFET device | |
| US4546540A (en) | Self-aligned manufacture of FET | |
| US6406945B1 (en) | Method for forming a transistor gate dielectric with high-K and low-K regions | |
| US5814537A (en) | Method of forming transistor electrodes from directionally deposited silicide | |
| US6329230B1 (en) | High-speed compound semiconductor device having an improved gate structure | |
| JP2006516176A (ja) | 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法 | |
| JPH1079396A (ja) | 電界効果トランジスタの製造方法 | |
| US20050121733A1 (en) | Method of forming a semiconductor device with a high dielectric constant material and an offset spacer | |
| JPH04250620A (ja) | 半導体素子における金属接点の自己整合方法及び自己整合性半導体 | |
| JP2555979B2 (ja) | 半導体装置の製造方法 | |
| US7378322B2 (en) | Semiconductor device having non-uniformly thick gate oxide layer for improving refresh characteristics | |
| JP3611925B2 (ja) | 電界効果トランジスタ，及びその製造方法 | |
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| US20240047458A1 (en) | Semiconductor device and method of forming the same | |
| JP2790104B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3373676B2 (ja) | 電界効果トランジスタ素子の製造方法 | |
| JP2655490B2 (ja) | 半導体装置の製造方法 | |
| JPH03163832A (ja) | 半導体装置 | |
| KR100474744B1 (ko) | 반도체 소자의 게이트 스페이서 형성 방법 | |
| JP2910913B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH07226502A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH07235644A (ja) | 半導体装置の製造方法 | |
| JPH08288308A (ja) | 電界効果トランジスタの製造方法 | |
| JP2003218129A (ja) | 半導体装置およびその製造方法 | |
| JPS6258154B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050421 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050721 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050801 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051215 |