JP2670293B2 - 高電子移動度トランジスタの製造方法 - Google Patents
高電子移動度トランジスタの製造方法Info
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- JP2670293B2 JP2670293B2 JP63092928A JP9292888A JP2670293B2 JP 2670293 B2 JP2670293 B2 JP 2670293B2 JP 63092928 A JP63092928 A JP 63092928A JP 9292888 A JP9292888 A JP 9292888A JP 2670293 B2 JP2670293 B2 JP 2670293B2
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Description
【発明の詳細な説明】 〔概要〕 ソース、ドレイン、ゲートの電極をセルフアラインで
形成する高電子移動度トランジスタに関し、 ゲート電極幅及びゲート・ソース間、ゲート・ドレイ
ン間夫々の幅を小さくすることを目的とし、 ヘテロ接合界面に形成される２次元電子ガス層をチャ
ネル層に使用する高電子移動度トランジスタの製造方法
において、ゲート領域を挟んで対向するソース領域上及
びドレイン領域上に、コンタクト層となる半導体層と第
１の絶縁層からなる積層構造を選択的に形成する工程
と、 前記第１の絶縁膜に対し選択的にエッチング可能な第
２の絶縁膜を全面に形成する工程と、 異方性エッチングにより前記積層構造の側面に第２の
絶縁膜の側壁膜を形成する工程と、 金属を堆積することにより、前記ゲート領域上にゲー
ト電極、前記ソース領域のコンタクト層上にソース電極
及び前記ドレイン領域のコンタクト層上にドレイン電極
をそれぞれ形成する工程とを有し、 前記ゲート電極と前記ソース電極との間、及び前記ゲ
ート電極と前記ドレイン電極の間には前記側壁膜が介在
するように構成されている。
形成する高電子移動度トランジスタに関し、 ゲート電極幅及びゲート・ソース間、ゲート・ドレイ
ン間夫々の幅を小さくすることを目的とし、 ヘテロ接合界面に形成される２次元電子ガス層をチャ
ネル層に使用する高電子移動度トランジスタの製造方法
において、ゲート領域を挟んで対向するソース領域上及
びドレイン領域上に、コンタクト層となる半導体層と第
１の絶縁層からなる積層構造を選択的に形成する工程
と、 前記第１の絶縁膜に対し選択的にエッチング可能な第
２の絶縁膜を全面に形成する工程と、 異方性エッチングにより前記積層構造の側面に第２の
絶縁膜の側壁膜を形成する工程と、 金属を堆積することにより、前記ゲート領域上にゲー
ト電極、前記ソース領域のコンタクト層上にソース電極
及び前記ドレイン領域のコンタクト層上にドレイン電極
をそれぞれ形成する工程とを有し、 前記ゲート電極と前記ソース電極との間、及び前記ゲ
ート電極と前記ドレイン電極の間には前記側壁膜が介在
するように構成されている。
本発明は高電子移動度トランジスタの製造方法に関
し、特にソース、ドレイン、ゲートの電極をセルフアラ
インで形成する高電子移動度トランジスタの製造方法に
関する。
し、特にソース、ドレイン、ゲートの電極をセルフアラ
インで形成する高電子移動度トランジスタの製造方法に
関する。
近年、コンピュータ等の情報処理装置或いは通信装置
の高速化が要望されており、そのためには、より高速の
半導体素子の開発が急務である。このような高速の半導
体素子の１つに高電子移動度トランジスタ（HEMT）があ
る。
の高速化が要望されており、そのためには、より高速の
半導体素子の開発が急務である。このような高速の半導
体素子の１つに高電子移動度トランジスタ（HEMT）があ
る。
第２図は従来のHEMTの断面構造を示す。
同図中、10はGaAs半絶縁性の基板、11は厚さ略2000Å
のAlGaAsのバッファ層、12は厚さ略1000Åのノンドープ
GaAs層、13はSiを１×1018cm-3程度ドープした厚さ略10
00Åのｎ−AlGaAs層、14a,14bはSiを５×1018cm-3程度
ドープした厚さ略2000Åのn+−GaAsのソース層及びドレ
イン層であり、15,16は厚さ略200ÅのAuGeと厚さ略3000
ÅのAuとを層状に重ねたソース電極、ドレイン電極で、
17は厚さ略3000ÅのAlのゲート電極である。
のAlGaAsのバッファ層、12は厚さ略1000Åのノンドープ
GaAs層、13はSiを１×1018cm-3程度ドープした厚さ略10
00Åのｎ−AlGaAs層、14a,14bはSiを５×1018cm-3程度
ドープした厚さ略2000Åのn+−GaAsのソース層及びドレ
イン層であり、15,16は厚さ略200ÅのAuGeと厚さ略3000
ÅのAuとを層状に重ねたソース電極、ドレイン電極で、
17は厚さ略3000ÅのAlのゲート電極である。
HEMTはGaAs層12とｎ−AlGaAs層13とのヘテロ接合界面
に形成される２次元電子ガス層をチャネル層として用い
るため。電子は不純物による散乱を受けることがなく、
電子の移動度が大きく伝達コンダクタンスgmが通常のME
SFET（メタル・セミコンダクタ・電界効果トランジス
タ）より大きく、高速動作を行なう。
に形成される２次元電子ガス層をチャネル層として用い
るため。電子は不純物による散乱を受けることがなく、
電子の移動度が大きく伝達コンダクタンスgmが通常のME
SFET（メタル・セミコンダクタ・電界効果トランジス
タ）より大きく、高速動作を行なう。
従来のHEMTは通常のフォトリソグラフィーによってn+
−GaAs層14及び電極15〜17が形成されている。このた
め、微細化には限界がありゲート電極17の幅d1,ゲート
・ソース間の幅d2.ゲート・ドレイン間の幅d3夫々は通
常１μｍ程度であり、これを0.5μｍ以下にすることは
実用上困難であるという問題があった。
−GaAs層14及び電極15〜17が形成されている。このた
め、微細化には限界がありゲート電極17の幅d1,ゲート
・ソース間の幅d2.ゲート・ドレイン間の幅d3夫々は通
常１μｍ程度であり、これを0.5μｍ以下にすることは
実用上困難であるという問題があった。
上記の幅d1〜d3が大きいと、ソース抵抗が大きく、ゲ
ート・ソース間の容量が大きく、かつ伝達コンダクタン
スgmが小さく、高速化を実現できない。
ート・ソース間の容量が大きく、かつ伝達コンダクタン
スgmが小さく、高速化を実現できない。
本発明は上記の点に鑑みなされたもので、ゲート電極
幅及びゲート・ソース間、ゲート・ドレイン間夫々の幅
を小さくする高電子移動度トランジスタの製造方法を提
供することを目的とする。
幅及びゲート・ソース間、ゲート・ドレイン間夫々の幅
を小さくする高電子移動度トランジスタの製造方法を提
供することを目的とする。
本発明の高電子移動度トランジスタの製造方法は、 ヘテロ接合界面に形成される２次元電子ガス層をチャ
ネル層に使用する高電子移動度トランジスタの製造方法
において、 ゲート領域を挟んで対向するソース領域上及びドレイ
ン領域上に、コンタクト層となる半導体層と第１の絶縁
層からなる積層構造を選択的に形成する工程と、 前記第１の絶縁膜に対し選択的にエッチング可能な第
２の絶縁膜を全面に形成する工程と、 異方性エッチングにより前記積層構造の側面に第２の
絶縁膜の側壁膜を形成する工程と、 金属を堆積することにより、前記ゲート領域上にゲー
ト電極、前記ソース領域のコンタクト層上にソース電極
及び前記ドレイン領域のコンタクト層上にドレイン電極
をそれぞれ形成する工程とを有し、 前記ゲート電極と前記ソース電極との間、及び前記ゲ
ート電極と前記ドレイン電極の間には前記側壁膜が介在
するように構成されている。
ネル層に使用する高電子移動度トランジスタの製造方法
において、 ゲート領域を挟んで対向するソース領域上及びドレイ
ン領域上に、コンタクト層となる半導体層と第１の絶縁
層からなる積層構造を選択的に形成する工程と、 前記第１の絶縁膜に対し選択的にエッチング可能な第
２の絶縁膜を全面に形成する工程と、 異方性エッチングにより前記積層構造の側面に第２の
絶縁膜の側壁膜を形成する工程と、 金属を堆積することにより、前記ゲート領域上にゲー
ト電極、前記ソース領域のコンタクト層上にソース電極
及び前記ドレイン領域のコンタクト層上にドレイン電極
をそれぞれ形成する工程とを有し、 前記ゲート電極と前記ソース電極との間、及び前記ゲ
ート電極と前記ドレイン電極の間には前記側壁膜が介在
するように構成されている。
本発明方法では、通常のフォトリソグラフィーにより
ソース層（14a）とドレイン層（14b）を最小の一定距離
だけ離間させて形成し、このソース層（14a）及びドレ
イン層（14b）夫々に側壁（25a,25b）を設け、この側壁
（25a,25b）間にゲート電極（29）をソース電極（27）
及びドレイン電極（28）と同時にセルフアラインで形成
するため、ゲート電極の幅及びゲート・ソース間、ゲー
ト・ドレイン間夫々の間幅を小さくできる。更に、素子
の高周波特性の低下、及び長期間使用によるゲート電極
とソース電極又はドレイン電極との間の短絡を防止でき
る。
ソース層（14a）とドレイン層（14b）を最小の一定距離
だけ離間させて形成し、このソース層（14a）及びドレ
イン層（14b）夫々に側壁（25a,25b）を設け、この側壁
（25a,25b）間にゲート電極（29）をソース電極（27）
及びドレイン電極（28）と同時にセルフアラインで形成
するため、ゲート電極の幅及びゲート・ソース間、ゲー
ト・ドレイン間夫々の間幅を小さくできる。更に、素子
の高周波特性の低下、及び長期間使用によるゲート電極
とソース電極又はドレイン電極との間の短絡を防止でき
る。
第１図は本発明方法の一実施例の各工程の断面構造を
示す。
示す。
まず、第１図（Ａ）に示す如く、GaAs半絶縁性の基板
10上に厚さ略2000ÅのAlGaAsのバッファ層11、厚さ1000
ÅのノンドープGaAs層12、Siを１×1018cm-3程度ドープ
した厚さ略1000Åのｎ−AlGaAs層13、Siを５×1018cm-3
程度ドープした厚さ略2000Åのn+−GaAs層14を夫々形成
する。この後、プラズマCVD法により4000Å程度のSi3N4
層（第１の絶縁物）20を形成し、更にソース及びドレイ
ン用のレジスト21,22を略１μｍ間隔で形成する。
10上に厚さ略2000ÅのAlGaAsのバッファ層11、厚さ1000
ÅのノンドープGaAs層12、Siを１×1018cm-3程度ドープ
した厚さ略1000Åのｎ−AlGaAs層13、Siを５×1018cm-3
程度ドープした厚さ略2000Åのn+−GaAs層14を夫々形成
する。この後、プラズマCVD法により4000Å程度のSi3N4
層（第１の絶縁物）20を形成し、更にソース及びドレイ
ン用のレジスト21,22を略１μｍ間隔で形成する。
次に、CHF3（３フッ化メタン）を用いた反応性イオン
エッチング（RIE）によってSi3N4層20をエッチングし、
更にCCl2F2（２フッ化２塩化メタン）を用いて例えば10
0W,4Paの環境で略２分間反応性イオンエッチングを行な
い、厚さ略2000Åのn+−GaAs層14をエッチングする。こ
れによってソース層14a及びドレイン層14bが形成され
る。この後レジスト21,22を除去して全面に4000Å程度
のSiO2（第２の絶縁物）層24を形成する。これによって
第１図（Ｂ）に示す状態となる。
エッチング（RIE）によってSi3N4層20をエッチングし、
更にCCl2F2（２フッ化２塩化メタン）を用いて例えば10
0W,4Paの環境で略２分間反応性イオンエッチングを行な
い、厚さ略2000Åのn+−GaAs層14をエッチングする。こ
れによってソース層14a及びドレイン層14bが形成され
る。この後レジスト21,22を除去して全面に4000Å程度
のSiO2（第２の絶縁物）層24を形成する。これによって
第１図（Ｂ）に示す状態となる。
次に、CHF3を用いた例えば100W,4Paの環境の反応性イ
オンエッチングを10分間行なってSiO2層24を厚さ4000Å
エッチングし、第１図（Ｃ）に示すSiO3の側壁25a〜25b
を形成する。
オンエッチングを10分間行なってSiO2層24を厚さ4000Å
エッチングし、第１図（Ｃ）に示すSiO3の側壁25a〜25b
を形成する。
この後、NF2（３フッ化チッソ）を用いた反応性イオ
ンエッチングによってダミー電極であるSi3N4層20を選
択的にエッチングして側壁25a,25bを残し、第１図
（Ｄ）に示す状態とする。
ンエッチングによってダミー電極であるSi3N4層20を選
択的にエッチングして側壁25a,25bを残し、第１図
（Ｄ）に示す状態とする。
次に、ｎ−AlGaAs層13上の側壁25aの左方及び側壁25b
の右方にレジストを設け、Ti/Pt/Auを夫々厚さ500Å,10
00Å,3000Å蒸着する。これはAl蒸着に代えても良い。
この後、レジストを除去すると共に、Arイオンを用いて
例えば加速電圧500Vで、かつ入射角・60度のイオンミー
リングで略10分間エッチングを行なって、側壁25a,25b
上のTi/Pt/Auを除去する。
の右方にレジストを設け、Ti/Pt/Auを夫々厚さ500Å,10
00Å,3000Å蒸着する。これはAl蒸着に代えても良い。
この後、レジストを除去すると共に、Arイオンを用いて
例えば加速電圧500Vで、かつ入射角・60度のイオンミー
リングで略10分間エッチングを行なって、側壁25a,25b
上のTi/Pt/Auを除去する。
これによって第１図（Ｅ）に示す如くソース電極27,
ドレイン電極28,ゲート電極29がセルフアラインで形成
される。ここでソース・ドレイン間の間隔d4は略１μｍ
とされており、側壁25b,25cの幅が即ちゲート・ソース
間、ゲート・ドレイン間の幅で略0.4μｍとなり、ゲー
ト電極29の幅は略0.2μｍとなる。
ドレイン電極28,ゲート電極29がセルフアラインで形成
される。ここでソース・ドレイン間の間隔d4は略１μｍ
とされており、側壁25b,25cの幅が即ちゲート・ソース
間、ゲート・ドレイン間の幅で略0.4μｍとなり、ゲー
ト電極29の幅は略0.2μｍとなる。
このように、ソース層14aとドレイン層14bを略１μｍ
離間させて、ソース電極27,ドレイン電極28,ゲート電極
29夫々をセルフアラインで形成するため、ゲート電極29
の幅及びゲート・ソース間、ゲート・ドレイン間夫々の
間隔を従来より大幅に小さくでき、ソース抵抗が減少
し、ゲート・ソース間容量が減少し、かつ伝達コンダク
タンスpmが増大して、トランジスタ動作の高速化が進
む。また、ゲート電極29とソース電極27との間、及びゲ
ート電極29とドレイン電極28の間には側壁膜25a,25b夫
々が介在するように構成されているため、ソース電極27
とドレイン電極28の間の活性層が直接表出することが防
止される。上記活性層が直接表出した場合には、その部
分に表面空乏層が生じ、ソース抵抗が増大し、素子の高
周波特性を低下させる要因となる。更にゲート電極29、
ソース電極27、及びドレイン電極28に電圧を印加して素
子を長期間動作させると、各電極から外方へ金属が成長
し、ゲート電極29とソース電極27又はドレイン電極28と
が短絡する可能性がある。しかし、本実施例では側壁膜
25a,25bを介在させているために、このような問題の発
生を防止できる。
離間させて、ソース電極27,ドレイン電極28,ゲート電極
29夫々をセルフアラインで形成するため、ゲート電極29
の幅及びゲート・ソース間、ゲート・ドレイン間夫々の
間隔を従来より大幅に小さくでき、ソース抵抗が減少
し、ゲート・ソース間容量が減少し、かつ伝達コンダク
タンスpmが増大して、トランジスタ動作の高速化が進
む。また、ゲート電極29とソース電極27との間、及びゲ
ート電極29とドレイン電極28の間には側壁膜25a,25b夫
々が介在するように構成されているため、ソース電極27
とドレイン電極28の間の活性層が直接表出することが防
止される。上記活性層が直接表出した場合には、その部
分に表面空乏層が生じ、ソース抵抗が増大し、素子の高
周波特性を低下させる要因となる。更にゲート電極29、
ソース電極27、及びドレイン電極28に電圧を印加して素
子を長期間動作させると、各電極から外方へ金属が成長
し、ゲート電極29とソース電極27又はドレイン電極28と
が短絡する可能性がある。しかし、本実施例では側壁膜
25a,25bを介在させているために、このような問題の発
生を防止できる。
上述の如く、本発明の高電子移動度トランジスタの製
造方法によれば、ゲート電極の幅及びゲート・ソース
間、ゲート・ドレイン間夫々の間隔を小さくでき、トラ
ンジスタ動作の高速化が進み、更に、素子の高周波特性
の低下、及び長期間使用によるゲート電極とソース電極
又はドレイン電極との間の短絡を防止でき、実用上きわ
めて有用である。
造方法によれば、ゲート電極の幅及びゲート・ソース
間、ゲート・ドレイン間夫々の間隔を小さくでき、トラ
ンジスタ動作の高速化が進み、更に、素子の高周波特性
の低下、及び長期間使用によるゲート電極とソース電極
又はドレイン電極との間の短絡を防止でき、実用上きわ
めて有用である。
第１図は本発明方法の一実施例の各工程の断面構造図、 第２図は従来のHEMTの一例の断面構造図である。 図において、 14はn+−GaAs層、 14aはソース層、 14bはドレイン層、 20はSi3N4層、 21,22はレジスト、 24はSiO2層、 25a,25bは側壁、 27はソース電極、 28はドレイン電極、 29はゲート電極 を示す。
Claims (1)
- 【請求項１】ヘテロ接合界面に形成される２次元電子ガ
ス層をチャネル層に使用する高電子移動度トランジスタ
の製造方法において、 ゲート領域を挟んで対向するソース領域上及びドレイン
領域上に、コンタクト層となる半導体層と第１の絶縁層
からなる積層構造を選択的に形成する工程と、 前記第１の絶縁膜に対し選択的にエッチング可能な第２
の絶縁膜を全面に形成する工程と、 異方性エッチングにより前記積層構造の側面に第２の絶
縁膜の側壁膜を形成する工程と、 金属を堆積することにより、前記ゲート領域上にゲート
電極、前記ソース領域のコンタクト層上にソース電極及
び前記ドレイン領域のコンタクト層上にドレイン電極を
それぞれ形成する工程とを有し、 前記ゲート電極と前記ソース電極との間、及び前記ゲー
ト電極と前記ドレイン電極の間には前記側壁膜が介在す
るように構成されていることを特徴とする高電子移動度
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092928A JP2670293B2 (ja) | 1988-04-15 | 1988-04-15 | 高電子移動度トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092928A JP2670293B2 (ja) | 1988-04-15 | 1988-04-15 | 高電子移動度トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01265571A JPH01265571A (ja) | 1989-10-23 |
| JP2670293B2 true JP2670293B2 (ja) | 1997-10-29 |
Family
ID=14068155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092928A Expired - Lifetime JP2670293B2 (ja) | 1988-04-15 | 1988-04-15 | 高電子移動度トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670293B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19631744C1 (de) * | 1996-08-06 | 1998-03-12 | Siemens Ag | Verfahren zur Herstellung eines Feldeffekttransistors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114871A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
| JPS62216374A (ja) * | 1986-03-18 | 1987-09-22 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1988
- 1988-04-15 JP JP63092928A patent/JP2670293B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01265571A (ja) | 1989-10-23 |
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