JPH05206456A

JPH05206456A - 電界効果型半導体装置とその製造方法

Info

Publication number: JPH05206456A
Application number: JP1367692A
Authority: JP
Inventors: Teruo Yokoyama; 照夫横山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-29
Filing date: 1992-01-29
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】電界効果型半導体装置とその製造方法に関
し、ゲート電極構造を改善することによって、狭チャネ
ル効果，寄生容量，サイドゲート効果を低減し、高集積
化と高速化を実現する。【構成】半導体基板１上に活性層となる導電性半導体
層２が形成され、素子分離領域３がこの導電性半導体層
２にイオンを注入して不導体化された領域によって形成
され、ゲート電極５がこの素子分離領域３において絶縁
膜４を介して形成されており、マスクの位置合わせの余
裕を持たせるために不可避的に形成されるゲート電極の
突出し部と素子分離領域３との間の寄生容量と、半導体
層内に形成される空乏層を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果型半導体装
置、特に導電性半導体層にイオン注入することにより、
または、エッチングによって導電性半導体層を除去する
ことにより素子分離領域を形成する電界効果型半導体装
置とその製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置、特に多数のトランジ
スタ等の能動素子および抵抗等の受動素子を集積した半
導体集積回路装置の動作を高速化し、高密度で集積する
ことが要求され、これらの装置を安定に再現性よく製造
することができる工程の開発が鋭意進められている。本
発明の説明に先立って、従来の電界効果半導体装置のゲ
ート電極の構造を説明する。

【０００３】図８（Ａ），（Ｂ）は、従来の電界効果半
導体装置のゲート電極構造説明図である。図８（Ａ）は
ゲート電極方向のゲート電極の中心を通る断面を示し、
図８（Ｂ）は、ゲート電極と直交する断面を示してい
る。この図において、５１は半導体基板、５２は導電性
半導体層、５３は素子分離領域、５４は絶縁膜、５５は
ゲート電極、５６はソース電極、５７はドレイン電極で
ある。

【０００４】この従来の電界効果半導体装置において
は、半導体基板５１の上に、導電性半導体層５２を成長
し、この導電性半導体層５２に例えばイオン注入によっ
て不導体化して素子分離領域５３を形成し、その上に絶
縁膜５４を形成し、絶縁膜５４の開口を通してゲート電
極５５，ソース電極５６，ドレイン電極５７を形成して
いる。

【０００５】この図に示されているように、従来の電界
効果半導体装置のゲート電極５５の一部は素子分離領域
５３の上に延在して形成されている。これは製造工程に
おいて、下地のパターンにゲート電極のパターンを露光
装置によってアラインメントしているため、その位置合
わせに余裕をもたせるため必要なものである。

【０００６】

【発明が解決しようとする課題】前記の従来の電界効果
半導体装置のゲート電極構造には、素子分離領域上にゲ
ート電極の一部が延在して突き出しているため下記の問
題があった。（１）ゲート電極の幅が小さくなるとゲート電極の突出
し部によって形成される空乏層によって、しきい値電圧
がゲート電極の幅が長い場合と異なってくる（狭チャネ
ル効果）。（２）ゲート電極の突出し部により形成された空乏層に
より余計な寄生容量が生じる。（３）ＧａＡｓ等の化合物半導体を用いる場合にはゲー
ト電極の突出し部によるサイドゲート効果が大きくな
る。上記の（１）と（３）は集積化する場合に問題になり、
（２）は高速化する場合に問題になる。

【０００７】したがって、本発明は、電界効果半導体装
置のゲート電極構造を改善することによって、狭チャネ
ル効果，寄生容量，サイドゲート効果を低減し、高集積
化と高速化を実現することを目的とする。

【０００８】

【課題を解決するための手段】本発明にかかる電界効果
型半導体装置においては、前記の問題を解決するため
に、半導体基板上に活性層となる導電性半導体層が形成
され、素子分離領域が該導電性半導体層にイオンを注入
して不導体化された領域によって形成されており、ゲー
ト電極が該素子分離領域においては絶縁膜を介して形成
されている構成を採用した。

【０００９】また本発明にかかる電界効果型半導体装置
の製造方法においては、半導体基板の上に活性層となる
導電性半導体層を成長する工程と、該導電性半導体層に
イオンを注入して不導体化して素子分離領域を形成する
工程と、該素子分離領域上に絶縁膜を形成する工程と、
該絶縁膜の上に延在するゲート電極を形成する工程を採
用した。

【００１０】

【作用】本発明のように、ゲート電極の突出し部と素子
分離領域を形成する半導体層の間に絶縁膜を介挿する
と、ゲート電極の突出し部の下に空乏層が生じにくくな
るため、従来問題になっていた狭チャネル効果，寄生容
量，サイドゲート効果を低減し、高集積化と高速化に有
効である。

【００１１】図１（Ａ）〜（Ｃ）は、本発明の電界効果
型半導体装置の原理説明図である。図１の（Ａ）は平面
図、（Ｂ）はゲート電極方向のゲート電極の中心を通る
断面、（Ｃ）はゲート電極と直交する断面を示してい
る。この図において、１は半導体基板、２は導電性半導
体層、３は素子分離領域、４は絶縁膜、５はゲート電
極、６はソース電極、７はドレイン電極である。

【００１２】本発明の電界効果半導体装置においては、
半導体基板１の上に、導電性半導体層２が形成され、こ
の導電性半導体層２の素子形成領域を囲む枠状の領域に
イオンを注入することによって導電性半導体層を不導体
化することにより、あるいは、導電性半導体層を除去す
ることによって素子分離領域３が形成され、その上に素
子分離領域３を覆って絶縁膜４が形成され、この絶縁膜
４の開口を通して、ゲート電極５，ソース電極６，ドレ
イン電極７が形成されている。

【００１３】この構成によると、この図に示されている
ように、ゲート電極５の突出し部と素子分離領域を形成
する半導体層の間に絶縁膜４が介挿されているため、ゲ
ート電極５の突出し部の下に空乏層が生じにくくなり、
前記のように従来技術における問題を低減することがで
きる。

【００１４】

【実施例】以下、本発明の実施例を説明する。

【００１５】（第１実施例）図２（Ａ１）〜（Ｂ２）、
図３（Ｃ１）〜（Ｄ２）、図４（Ｅ１），（Ｅ２）は、
本発明の第１実施例のＨＥＭＴの製造工程説明図であ
る。これらの図において、（Ａ１），（Ｂ１），（Ｃ
１），（Ｄ１），（Ｅ１）はゲート電極方向のゲート電
極の中心を通る断面を示し、（Ａ２），（Ｂ２），（Ｃ
２），（Ｄ２），（Ｅ２）はゲート電極と直交する断面
を示している。

【００１６】この図において、１１はＧａＡｓ基板、１
２はｉ−ＧａＡｓ層、１３はｎ−ＡｌＧａＡｓ層、１４
はｎ−ＧａＡｓ層、１５は第１のＳｉＯＮ膜、１６は第
１のレジスト膜、１７は素子分離領域、１８はＡｌ₂Ｏ
₃膜、１９は第２のＳｉＯＮ膜、２０ソース電極、２１
はドレイン電極、２２は第２のレジスト膜、２３はゲー
ト電極である。この工程説明図によってこの実施例のＨ
ＥＭＴの製造方法を説明する。

【００１７】第１工程（図２（Ａ１），（Ａ２）参照）半絶縁性ＧａＡｓ基板１１の上に、ＭＢＥ法またはＭＯ
ＣＶＤ法によって、厚さ５０００Åのｉ−ＧａＡｓ層１
２、Ｓｉを１．５×１０¹⁸ｃｍ^-3ドープした厚さ４００
Åのｎ−ＡｌＧａＡｓ層１３、Ｓｉを１．５×１０¹⁸ｃ
ｍ^-3ドープした厚さ１０００Åのｎ−ＧａＡｓ層１４を
積層して成長する。その上に、厚さ１２００Åの第１の
ＳｉＯＮ膜１５をプラズマＣＶＤ法によって形成し、さ
らにその上に、光リソグラフ法により第１のレジスト膜
１６を後に活性領域となる領域のみに形成する。

【００１８】第２工程（図２（Ｂ１），（Ｂ２）参照）この第１のレジスト膜１６をマスクにして、Ｏ⁺を第１
回は１５０ＫｅＶで２×１０¹²ｃｍ^-2注入し、次いで、
第２回は６０ＫｅＶで１×１０¹²ｃｍ^-2注入する。この
加速エネルギを変えた第１回，第２回のＯ⁺の注入によ
って、広い領域にわたって不導体化して素子分離領域１
７を形成することができる。前工程で形成した、第１の
レジスト膜１６と第１のＳｉＯＮ膜１５の上にイオンビ
ームアシスト蒸着法により厚さ１００ÅのＡｌ₂Ｏ₃膜
１８を蒸着する。

【００１９】第３工程（図３（Ｃ１），（Ｃ１）参照）有機溶剤で第１のレジスト膜１６を溶かし去り第１のＳ
ｉＯＮ膜１５の上のＡｌ₂Ｏ₃膜１８のみを残す（リフ
トオフ法）。この上に厚さ２０００Åの第２のＳｉＯＮ
膜１９をプラズマＣＶＤ法により形成し、この第２のＳ
ｉＯＮ膜１９に開口を形成し、この開口を通してＡｕＧ
ｅ／Ｎｉ／Ａｕ（３００Å／１００Å／３０００Å）を
リフトオフ法によって形成しアロイして、ｎ−ＧａＡｓ
層１４とオーミック接触するソース電極２０とドレイン
電極２１を形成する。

【００２０】第４工程（図３（Ｄ１），（Ｄ１）参照）ゲート電極形成領域に開口を有する第２のレジスト膜２
２を形成し、この第２のレジスト膜２２をマスクにして
ＣＨ₂Ｆ₆系ガスを用いて第２のＳｉＯＮ膜１９をドラ
イエッチングし、Ａｌ₂Ｏ₃膜１８をマスクにしてＣＨ
₂Ｆ₆系ガスを用いて第１のＳｉＯＮ膜１５をドライエ
ッチングし、次いでＣＣｌ₂Ｆ₂ガスを用いてｎ−Ｇａ
Ａｓ層１４をドライエッチングする。

【００２１】第５工程（図４（Ｅ１），（Ｅ１）参照）第２のレジスト膜２２の全面にＡｌを蒸着し、その後、
第２のレジスト膜２２を除去するリフトオフ法によって
ゲート電極２３を形成する。

【００２２】この実施例の電界効果型半導体装置の製造
方法の利点あるいは特徴としてつぎの事項を挙げること
ができる。

【００２３】（１）第２のＳｉＯＮ膜１９をＣＨ₂Ｆ₆
を用いてドライエッチングするとき、Ａｌとエッチング
ガスＣＨ₂Ｆ₆に含まれるフッ素との化合物の蒸気圧が
低いためＡｌ₂Ｏ₃膜１８がエッチングストッパ層とし
て機能する。Ａｌが含まれていれば、Ａｌ₂Ｏ₃膜１８
以外の絶縁材料であっても導電材料であっても、上記の
理由によってエッチングストッパ層として機能する。

【００２４】（２）Ａｌ₂Ｏ₃はエッチング停止層とし
て機能すれば酸化マグネシウムやＳｉＯ₂等でもよい。

【００２５】（３）この実施例のように素子分離領域１
７をイオン注入によって形成する場合、Ａｌ₂Ｏ₃膜１
８をエッチングストッパとして挿入することにより、ゲ
ート電極２３を素子分離領域１７の導電性半導体層に接
しないように再現性よく安定に形成することが初めて可
能になった。

【００２６】（４）この実施例のように素子分離領域１
７上に形成する絶縁膜として、素子分離領域を形成した
ときのイオンのスルー注入のために使用した絶縁膜を用
いると、工程を低減することができる。

【００２７】（５）この実施例のように、Ａｌ₂Ｏ₃膜
１８をイオンビームアシスト法により低温（１２０℃以
下）で形成したため、このＡｌ₂Ｏ₃膜１８を形成する
工程において第１のレジスト膜１６が変質することがな
く、リフトオフ法によりＡｌ₂Ｏ₃膜１８を形成するこ
とが初めて可能になった。

【００２８】（６）この実施例の工程によると、完成し
たＨＥＭＴのＡｌからなるゲート電極２３は、素子分離
領域１７の上に直接延在することはないため、狭チャネ
ル効果やゲート寄生容量、サイドゲート効果が低減され
た。

【００２９】（７）ゲート電極の長さが０．５μｍで位
置合わせ余裕が１μｍのとき、従来技術によるとゲート
電極の突出し部の容量が０．５ｆＦあったが、この実施
例により製造したＨＥＭＴにおいては半分程度に低減で
きた。これは特にゲート幅が小さいときの寄生容量の低
減に有効である。

【００３０】（第２実施例）図５（Ａ１）〜（Ｂ２）
は、本発明の第２実施例のＨＥＭＴの製造工程説明図で
ある。これらの図において、（Ａ１），（Ｂ１）はゲー
ト電極方向のゲート電極の中心を通る断面を示し、（Ａ
２），（Ｂ２）はゲート電極と直交する断面を示してい
る。なお、この実施例の構造工程においても、第１実施
例と同様に、半絶縁性ＧａＡｓ基板３１の上にｉ−Ｇａ
Ａｓ層，ｎ−ＡｌＧａＡｓ層，ｎ−ＧａＡｓ層を成長す
るが、この図では省略されている。

【００３１】この図において、３１はＧａＡｓ基板、３
２は第１のＳｉＯＮ膜、３３は第１のレジスト膜、３４
は素子分離領域、３５はＡｌ₂Ｏ₃膜である。この工程
説明図によってこの実施例のＨＥＭＴの製造方法を説明
する。

【００３２】第１工程（図５（Ａ１），（Ａ２）参照）半絶縁性のＧａＡｓ基板３１の上に、ＭＢＥ法またはＭ
ＯＣＶＤ法によって、ｉ−ＧａＡｓ層，ｎ−ＡｌＧａＡ
ｓ層，ｎ−ＧａＡｓ層を積層して成長する。その上に、
第１のＳｉＯＮ膜３２をプラズマＣＶＤ法によって形成
する。さらにその上に、光リソグラフ法により第１のレ
ジスト膜３３を活性領域となる領域のみに形成する。

【００３３】第２工程（図５（Ｂ１），（Ｂ２）参照）この第１のレジスト膜３３をマスクにして、Ｏ⁺をイオ
ン注入してＧａＡｓ基板３１の上に形成したｎ−ＧａＡ
ｓ層，ｎ−ＡｌＧａＡｓ層，ｉ−ＧａＡｓ層を不導体化
して素子分離領域３４を形成する。第１のレジスト膜３
３に覆われていない領域の第１のＳｉＯＮ膜３２をエッ
チングして除去した後、第１のレジスト膜３３とＧａＡ
ｓ基板３１の上に形成したｎ−ＧａＡｓ層，ｎ−ＡｌＧ
ａＡｓ層，ｉ−ＧａＡｓ層の上にイオンビームアシスト
蒸着法によりＡｌ₂Ｏ₃膜３５を蒸着する。

【００３４】この後の工程は、第１実施例の第３工程
（図３（Ｃ１），（Ｃ１）参照）以下に合流する。

【００３５】第１実施例においては、素子分離領域を形
成するためにＯ⁺のスルー注入に用いた第１のＳｉＯＮ
膜を、その後の工程においてそのまま用いているが、よ
り信頼性を向上させるため、この実施例のように、Ｏ⁺
を注入した後、損傷あるいは汚染を受ける可能性のある
第１のＳｉＯＮ膜３２を除去し、Ａｌ₂Ｏ₃膜３５を蒸
着している。

【００３６】（第３実施例）図６（Ａ１）〜（Ｂ２）、
図７（Ｃ１），（Ｃ２）は、本発明の第３実施例のＨＥ
ＭＴの製造工程説明図である。これらの図において、
（Ａ１），（Ｂ１），（Ｃ１）はゲート電極方向のゲー
ト電極の中心を通る断面を示し、（Ａ２），（Ｂ２），
（Ｃ２）はゲート電極と直交する断面を示している。な
お、この実施例の構造工程においても、第１実施例と同
様に、半絶縁性ＧａＡｓ基板４１の上にｉ−ＧａＡｓ
層，ｎ−ＡｌＧａＡｓ層，ｎ−ＧａＡｓ層を成長する
が、この図では省略されている。

【００３７】この図において、４１はＧａＡｓ基板、４
２は第１のＳｉＯＮ膜、４３はＡｌ ₂Ｏ₃膜、４４は第
１のレジスト膜、４５はＡｕ層、４６は素子分離領域を
示している。この工程説明図によってこの実施例のＨＥ
ＭＴの製造方法を説明する。

【００３８】第１工程（図６（Ａ１），（Ａ２）参照）半絶縁性ＧａＡｓ基板４１の上に、ＭＢＥ法またはＭＯ
ＣＶＤ法によって、ｉ−ＧａＡｓ層，ｎ−ＡｌＧａＡｓ
層，ｎ−ＧａＡｓ層を積層して成長する。その上に、第
１のＳｉＯＮ膜４２をプラズマＣＶＤ法によって形成す
る。さらにその上に、Ａｌ₂Ｏ₃膜４３を形成する。

【００３９】第２工程（図６（Ｂ１），（Ｂ２）参照）素子分離領域上に開口を有する第１のレジスト膜４４を
形成し、その上にＡｕ層４５を蒸着する。

【００４０】第３工程（図７（Ｃ１），（Ｃ２）参照）レジスト膜４４を除去することにより、リフトオフ法に
より第１のレジスト膜４４の上のＡｕ層４５を除去し、
Ａｕ層４５が形成されている領域以外にＯ⁺をイオン注
入して素子分離領域４６を形成する。

【００４１】その後、Ａｕ層４５をエッチングして除去
し、以下第１実施例の第３工程以下（図３（Ｃ１），
（Ｃ２）参照）に合流する。この実施例では、第１のレ
ジスト膜４４の側壁への不所望な付着がないためＡｕ層
４５を使用したが、Ａｕ層以外にＡｌ等の金属を用いる
こともできる。また、ゲート電極は、リフトオフ法によ
らなくても、例えばゲート電極を形成する導体層をスパ
ッタによって被着し、エッチングによってパターニング
して形成することもできる。

【００４２】（第４実施例）以上の各実施例において
は、素子分離領域を不活性イオンを注入することによっ
て形成した例であったが、半導体基板の上に形成した半
導体層に直接レジスト膜を形成し、これをマスクにして
半導体層をメサエッチングして活性層（ｎ−ＡｌＧａＡ
ｓ，ｎ−ＧａＡｓ等）を除去することによって素子分離
領域を形成し、その後にＡｌ₂Ｏ₃膜を蒸着して、前に
説明した実施例と同様の工程によって半導体装置を製造
することもできる。

【００４３】以上の実施例は、ＡｌＧａＡｓ／ＧａＡｓ
ＨＥＭＴの例であるが、本発明は素子分離領域を不活
性イオンの注入によって、または、エッチングによって
形成する他の半導体装置にも同様に適用できる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
狭チャネル効果やゲート寄生容量，サイドゲート効果を
抑制することができ、電界効果型半導体装置の集積化，
高速化に寄与するところが大きい。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、本発明の電界効果型半導体
装置の原理説明図である。

【図２】（Ａ１）〜（Ｂ２）は、本発明の第１実施例の
ＨＥＭＴの製造工程説明図（１）である。

【図３】（Ｃ１）〜（Ｄ２）は、本発明の第１実施例の
ＨＥＭＴの製造工程説明図（２）である。

【図４】（Ｅ１），（Ｅ２）は、本発明の第１実施例の
ＨＥＭＴの製造工程説明図（３）である。

【図５】（Ａ１）〜（Ｂ２）は、本発明の第２実施例の
ＨＥＭＴの製造工程説明図である。

【図６】（Ａ１）〜（Ｂ２）は、本発明の第３実施例の
ＨＥＭＴの製造工程説明図（１）である。

【図７】（Ｃ１），（Ｃ２）は、本発明の第３実施例の
ＨＥＭＴの製造工程説明図（２）である。

【図８】（Ａ），（Ｂ）は、従来の電界効果半導体装置
のゲート電極構造説明図である。

【符号の説明】

１半導体基板２導電性半導体層３素子分離領域４絶縁膜５ゲート電極６ソース電極７ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/812

Claims

【特許請求の範囲】

【請求項１】半導体基板上に活性層となる導電性半導
体層が形成され、素子分離領域が該導電性半導体層にイ
オンを注入して不導体化された領域によって形成されて
おり、ゲート電極が該素子分離領域においては絶縁膜を
介して形成されていることを特徴とする電界効果型半導
体装置。
【請求項２】半導体基板の上に活性層となる導電性半
導体層を成長する工程と、該導電性半導体層にイオンを
注入して不導体化して素子分離領域を形成する工程と、
該素子分離領域上に絶縁膜を形成する工程と、該絶縁膜
の上に延在するゲート電極を形成する工程を含むことを
特徴とする電界効果型半導体装置の製造方法。
【請求項３】素子分離領域上に形成する絶縁膜とし
て、素子分離領域を形成する工程でパターニングしたレ
ジスト膜を用いてリフトオフ法によって形成することを
特徴とする請求項２に記載の電界効果型半導体装置の製
造方法。
【請求項４】素子分離領域上に形成する絶縁膜がＡｌ
を含むことを特徴とする請求項２または請求項３に記載
の電界効果型半導体装置の製造方法。
【請求項５】素子分離領域上に形成する絶縁膜を、該
絶縁膜の上に形成する絶縁膜のエッチングストップ層と
して使用することを特徴とする請求項２ないし請求項４
のいずれか１項に記載の電界効果型半導体装置の製造方
法。
【請求項６】素子分離領域上に形成する絶縁膜とし
て、素子分離領域を形成したときのイオンのスルー注入
のために使用した絶縁膜を用いることを特徴とする請求
項２ないし請求項５のいずれか１項に記載の電界効果型
半導体装置の製造方法。