JP2010238975A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】メサ上に形成されるレジストを高精度にパターニングされ、メサ上に断線し難いゲート電極を有する半導体装置およびその製造方法を提供すること。
【解決手段】オーミック電極１０を形成する前にゲート電極１２を形成することで、オーミック電極１０間の狭い領域にレジストパターンの開口部を設ける必要がなくなり、レジスト溜まりが生じにくい構造となっている。また、ゲート電極１２をメサの平坦な領域にのみ形成し、その分チャネル層３のサイドエッチング量を大きくしてチャネル層幅がゲート電極幅よりも小さくされている。ゲート電極１２を平坦な領域のみに形成することで、ゲート電極１２の厚膜化とゲート電極形成用のレジスト塗布後膜厚の均一化を両立可能にしている。ゲート電極の断線が極めて少なく、ゲート電極形成工程におけるレジストパターニング精度が改善された、ウェハ面内の特性ばらつきの少ない半導体装置を実現している。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、ゲート電極のウェハ面内均一性とゲート電極の断線を改善するための、ゲート電極の形成方法に特徴のある半導体装置とその製造方法に関する。

一般に、衛星放送の送受信用増幅素子等に代表されるＧＨｚ帯の高周波素子として、ＨＥＭＴが知られている。代表的なものには、ＧａＡｓ基板上のＧａＡｓ層やＩｎＰ基板上のＩｎ_0.53Ｇａ_0.47Ａｓ層をチャネル層として用いたものなどがあり、これらはいずれも、ＧａＡｓとＡｌＧａＡｓ、ＩｎＧａＡｓとＩｎＡｌＡｓのヘテロ構造界面に蓄積する２次元電子ガス層を利用したものである。

これらの素子を用いて、十数ＧＨｚ帯の電波の送受信が可能な素子を得るためには、０．２μｍ以下の極めて短いゲート長を有するＨＥＭＴが必要になる。このような長さのゲート電極を形成するには、光リソグラフイーや電子ビーム描画機が用いられるが、高度の技術が必要になり、安定的に生産するのは容易ではない。

図１（ａ）〜（ｋ）は、基板材料としてＧａＡｓを用いたＨＥＭＴの従来技術の製造方法の説明図である。チャネル層３をＩｎＧａＡｓとした場合、用いられる基板１はＧａＡｓ基板の他に、ＩｎＰ基板、もしくはＧａＰ基板、表面に単結晶のＧａＡｓを成長させたＳｉ基板、サファイア基板などが好適である。以下、ＧａＡｓ基板を用いた場合の従来技術を、順を追って説明する。

まず、分視線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ法）などを用いて、ＧａＡｓ基板１上にバッファ層２、チャネル層３、スペーサー層４、電子供給層５、バリア層６、キャップ層７のような多層膜構造を成膜する（図１（ａ））。以降、この積層構造を有する半導体基板をＨＥＭＴ構造基板と称する。

次に、ＨＥＭＴ構造基板上全面にレジスト８を塗布した後、メサ分離のためのパターニングを施し、メサエッチングを行う。メサエッチングでは、バッファ層２が半絶縁性であるため、バッファ層２が露出すれば素子の絶縁性は保たれる。また、メサエッチングに用いるエッチング溶液は、過酸化水素水と酸の混合液で、リン酸や塩酸・硫酸が一般的に用いられる。これによって、ＨＥＭＴ構造基板は順テーパー形状の積層構造となる（図１（ｂ）、（ｃ））。

次に、アセトンやＮ‐メチル‐２‐ピロリドン（ＮＭＰ）などの有機溶剤を用いてレジスト８を除去するか、酸素アッシングなどを用いてレジスト８を灰化させて除去する。その後、ＨＥＭＴ構造基板上全面にレジスト９を塗布し、ソース電極とドレイン電極となるオーミック電極をキャップ層７上に形成するためのパターニングを行う。次いで、ＥＢ蒸着機やスパッタ装置などを用いてオーミック電極１０を堆積させる（図１（ｄ）、（ｅ））。オーミック電極１０は、ＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、レジストとレジスト上の不要なオーミック電極を除去する。

その後、ＨＥＭＴ基板上全面にレジスト１１を塗布し、リセスとゲート電極を形成するためのパターニングを行う（図１（ｆ）、（ｇ）、（ｈ））。次いで、リセスを形成するために、バリア層６をエッチングせずにキャップ層７を選択的にエッチングし、バリア層６が露出するまで行う。この選択エッチャントには、過酸化水素水とクエン酸やコハク酸との混合液を用いるのが一般的である。その際、レジストパターンの開口部がメサ分離のメサ段差にもある。使用する選択エッチャントがチャネル層３もエッチングする場合、キャップ層７がエッチングされてリセスを形成すると同時に、チャネル層３のサイドエッチングも進行する。

次いで、ＥＢ蒸着機やスパッタ装置などを用いてゲート電極１２を堆積させる。ゲート電極１２は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、レジストとレジスト上の不要なゲート電極を除去し、半導体装置が形成される（図１（ｉ）、（ｊ）、（ｋ））。

この例では、メサ分離にウェットエッチング法を用いているが、Ａｒイオンなどを用いてイオンミリングやドライエッチングによりメサ分離を行っても良い。また、酸素などを用いたイオン注入法により半導体装置間の絶縁性を保っても良い。

特開２００３−６８７６８号公報

D.A.J Moran et al., ”Sub 100nm T-gate uniformity in InP HEMT technology”,Proc. of GaAs Mantech 2004. GaAs Mantech 2004

図２（ａ）、（ｂ）に、従来の半導体装置の構造およびその製造工程を示す。図２（ａ）は従来構造のゲート電極１２が形成された後の図１（ｋ）におけるメサ段差部の拡大断面図であり、図２（ｂ）は従来の製造方法において、ゲート電極１２を形成するためのレジスト１１を塗布した後のオーミック電極１０であるソース電極とドレイン電極との間（ゲート電極形成予定部）のオーミック電極１０の延在方向に対して垂直な断面図である。

図２（ａ）に示すように、ゲート電極１２はメサ段差部分では他の平坦部分に比較して厚みが薄くなる。このため、メサ段差部分でゲート電極１２の断線が起こりやすいという問題がある（特許文献１参照）。

また、ゲート電極形成用のレジストパターン形状を精度良く形成するためには、ソース電極とドレイン電極との間におけるゲート電極形成用のレジスト塗布後膜厚の均一性が重要である（非特許文献１参照）。図２（ｂ）に示すように、メサ分離工程とオーミック電極形成工程の後にゲート金属形成用のレジスト１１を塗布すると、メサ段差やオーミック電極の膜厚に依存して、メサ段差部分と、ソース電極とドレイン電極との間にレジスト溜まりが発生する。このため、ゲート電極１２が形成される部分でレジスト１１の膜厚ムラが発生し、レジストパターニング精度の悪化とパターニング断線が生じやすい。さらに、レジスト膜厚がウェハ全面で不均一な分布を持つため、ウェハ全面に渡って均一なレジストパターニング形状を得るのが難しい。

本発明は、このような課題に鑑みてなされたもので、その目的とするところは、メサ上に形成されるレジストを高精度にパターニングし、メサ上に断線し難いゲート電極を有する半導体装置およびその製造方法を提供することにある。

上記の課題を解決するために、請求項１に記載の発明は、半導体基板上に設けられ、チャネル層及びバリア層を有するメサと、前記メサ上に設けられたソース電極、ドレイン電極およびゲート電極と、を備えた半導体装置であって、前記半導体装置の平面視において、前記ゲート電極全体が、前記バリア層と重なる位置に配置され、かつ、前記ゲート電極の延在方向の長さが、前記ゲート電極の下に存在する前記チャネル層の該延在方向の長さより、長いことを特徴とする。

請求項２に記載の発明は、請求項１記載の半導体装置において、前記ゲート電極と、ゲート取り出し電極とが、前記メサの上部で接続されていることを特徴とする。

請求項３に記載の発明は、半導体基板上にチャネル層及びバリア層が設けられており、前記チャネル層の一部には、イオン注入を施した不活性領域が設けられ、他の一部にはイオン注入を受けていない活性領域が設けられており、前記活性領域上にはソース電極、ドレイン電極およびゲート電極と、が設けられた半導体装置であって、前記ゲート電極の延在方向の長さが、前記ゲート電極の下に存在する前記活性領域の該延在方向の長さと同一、または、より長いことを特徴とする。

請求項４に記載の発明は、請求項１乃至３のいずれかに記載の半導体装置において、前記チャネル層および前記バリア層がＩＩＩ‐Ｖ族化合物半導体から構成される。

請求項５に記載の発明は、チャネル層およびバリア層を有する半導体基板上に半導体装置を形成する半導体装置の製造方法であって、前記半導体基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極形成工程の後に行われる、前記半導体基板上の半導体装置間を電気的に分離するメサ分離工程と、前記メサ上にソース電極とドレイン電極と、を形成するオーミック電極形成工程と、前記ゲート電極と電気的に接続するゲート取り出し電極を形成するゲート取り出し電極形成工程とを有することを特徴とする。

請求項６に記載の発明は、請求項５に記載の半導体装置の製造方法において、前記メサ分離工程は、前記半導体基板上の半導体装置間を電気的に分離するメサ分離の工程用に用いるレジストパターンを形成する工程と、前記レジストパターンをマスクとしてウェットエッチングを施す工程と、前記レジストパターンを除去する工程と、を含むことを特徴とする。

請求項７に記載の発明は、請求項５に記載の半導体装置の製造方法において、前記メサ分離工程は、前記半導体基板上の半導体装置間を電気的に分離するメサ分離の工程用に用いるレジストパターンを形成する工程と、前記レジストパターンをマスクとしてドライエッチングを施す工程と、前記レジストパターンを除去する工程と、を含むことを特徴とする。

請求項８に記載の発明は、請求項６又は請求項７に記載の半導体装置の製造方法において、前記メサ分離工程は、前記メサ分離工程内のエッチング工程以降に、前記ゲート電極の延在方向の長さが、前記ゲート電極の下に存在する前記チャネル層の該延在方向の長さより、長くなるように、前記バリア層をエッチングせずに、前記チャネル層を選択的にエッチングするウェットエッチング工程を含むことを特徴とする。

請求項９に記載の発明において、チャネル層およびバリア層を有する半導体基板上に半導体装置を形成する半導体装置の製造方法であって、前記半導体基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極形成工程の後に行われる、前記半導体基板上の半導体装置間を電気的に分離するイオン注入工程と、前記メサ上にソース電極とドレイン電極と、を形成するオーミック電極形成工程と、前記ゲート電極と電気的に接続するゲート取り出し電極を形成するゲート取り出し電極形成工程とを有することを特徴とする。

本発明による半導体装置は、前述したようなゲート電極形成時のレジストのパターニング精度の悪化、及びゲート電極の断線が起こりにくく、かつ、ゲート電極が延在する方向のゲート電極下のチャネルの長さが、同方向のゲート電極の長さより小さくなっていることを特徴としている。

また、この発明による半導体装置の製造方法は、ゲート電極形成工程に使用するレジスト膜厚のムラをなくすため、ゲート電極形成工程を最初に行うことを特徴としている。

本発明は、メサ段差部におけるゲート電極の断線防止とそのゲート電極形成用のレジスト塗布後膜厚の均一化を両立し、ゲート電極の断線が極めて起き難く、かつ、ウェハ面内の特性ばらつきを少なくする効果を奏する。

（ａ）〜（ｋ）は、従来の半導体装置の製造工程を説明するための工程図であって、（ａ）はＨＥＭＴ構造基板断面図であり、（ｂ）、（ｄ）、（ｆ）、（ｉ）は各工程におけるＨＥＭＴ構造基板の平面図であり、（ｃ）は（ｂ）のＡ−Ａ′断面図であり、（ｅ）は（ｄ）のＡ−Ａ′断面図であり、（ｇ）は（ｆ）のＡ−Ａ′断面図であり、（ｈ）は（ｆ）のＢ−Ｂ′断面図であり、（ｊ）は（ｉ）のＡ−Ａ′断面図であり、（ｋ）は（ｉ）のＢ−Ｂ′断面図である。 （ａ）は、従来の半導体装置の構造を示す図であり、（ｂ）は、従来の半導体装置の製造工程を示す図である。 （ａ）〜（ｏ）は、本発明の実施形態１に係る半導体装置の製造工程を説明するための工程図であって、（ａ）はＨＥＭＴ構造基板断面図であり、（ｂ）、（ｅ）、（ｈ）、（ｉ）、（ｋ）、（ｍ）、（ｏ）は各工程におけるＨＥＭＴ構造基板の平面図であり、（ｃ）は（ｂ）のＡ−Ａ′断面図であり、（ｄ）は（ｂ）のＢ−Ｂ′断面図であり、（ｆ）は（ｅ）のＡ−Ａ′断面図であり、（ｇ）は（ｅ）のＢ−Ｂ′断面図であり、（ｊ）は（ｉ）のＢ−Ｂ′断面図であり、（ｌ）は（ｋ）のＢ−Ｂ′断面図であり、（ｎ）は（ｍ）のＡ−Ａ′断面図である。 （ａ）〜（ｋ）は、本発明の実施形態２に係る半導体装置の製造工程を説明するための工程図であって、（ａ）はＨＥＭＴ構造基板断面図であり、（ｂ）、（ｅ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）は各工程におけるＨＥＭＴ構造基板の平面図であり、（ｃ）は（ｂ）のＡ−Ａ′断面図であり、（ｄ）は（ｂ）のＢ−Ｂ′断面図であり、（ｆ）は（ｅ）のＡ−Ａ′断面図であり、（ｇ）は（ｅ）のＢ−Ｂ′断面図である。

以下、図面を参照して本発明の実施の形態について、詳細に説明する。尚、以下に述べる使用材料、及びその量、条件等については、一例を示したに過ぎない。従って、本発明が、これらの材料と条件にのみ限定されるものではない。

（実施形態１）
図３（ａ）〜（ｏ）に、本発明の実施形態１に係る半導体装置の製造工程を示す。実施形態１では、基板１としてＧａＡｓを、チャネル層３としてＩｎＧａＡｓを用いている。

まず、分視線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ法）などを用いて、ＧａＡｓ基板１上にバッファ層２、チャネル層３、スペーサー層４、電子供給層５、バリア層６、キャップ層７のような多層膜構造を成膜する（図３（ａ））。

次に、ＨＥＭＴ構造基板上全面にレジスト１１を塗布し、リセスとゲート電極を形成するためのパターニングを行う。ここで、レジスト塗布前のウェハ表面はｎｍオーダーの平坦性があるため、ウェハ全面に渡って均一にレジストを塗布することができる。そのため、精度良くレジストをパターニングでき、しかもウェハ面内のパターンばらつきを小さくすることができる。次いで、リセスを形成するために、バリア層６をエッチングせずにキャップ層７を選択的にエッチングし、バリア層６が露出するまで行う（図３（ｂ）、（ｃ）、（ｄ））。選択エッチャントには、過酸化水素水とクエン酸やコハク酸との混合液を用いるのが一般的である。

次いで、ＥＢ蒸着機やスパッタ装置などを用いてゲート電極層１２を堆積させる。ゲート電極１２は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、不要なレジストとレジスト上のゲート電極を除去する（図３（ｅ）、（ｆ）、（ｇ））。

次に、ＨＥＭＴ構造基板上全面にレジスト８を塗布した後、メサ分離のためのメサのパターニングを施す。その際、図３（ｈ）のように、平面視において、レジスト８がゲート電極１２全体と重なるようにパターニングする。その後、メサエッチングを施す。素子間の絶縁性が保たれていれば良いので、バッファ層２の抵抗値が大きく、半導体装置間の絶縁を保つのに十分な場合は、バッファ層２が露出するまでエッチングを行えばよい。絶縁のＧａＡｓ基板１が露出するまでエッチングを行っても良い。また、メサエッチングに用いるエッチング溶液は、過酸化水素水と酸の混合液で、リン酸や塩酸・硫酸が一般的に用いられる。これによって、ＨＥＭＴ構造基板は順テーパー形状の積層構造となる（図３（ｉ）、（ｊ））。この例ではウェットエッチングでメサエッチングを行っているが、Ａｒイオンを用いたイオンミリングやドライエッチングで行っても良い。

次いで、ゲート電極１２下のゲート電極１２の延在方向のチャネル層３の長さ（チャネル層幅）が、ゲート電極１２の延在方向の長さ（ゲート電極幅）より小さくなるように、チャネル層３とバリア層６の選択エッチャントを用いてチャネル層３のサイドエッチングを施す。このように、チャネル層幅をゲート電極幅より小さくすることにより、チャネル層３をゲート電極１２の延在方向全域に渡ってゲート電圧で制御することができる。

ここで、片側のチャネル層サイドエッチング量ｄは、スペーサー層４と電子供給層５とバリア層６の厚さの和をｔ、ゲート電極１２の延在方向のレジスト８とＨＥＭＴ構造基板が接している距離をＬ、メサエッチング後の順テーパー角度をθとした場合、

なる関係を満たしていることが必要である。その後、アセトンやＮ‐メチル‐２‐ピロリドン（ＮＭＰ）などの有機溶剤を用いてレジストを除去するか、酸素アッシングなどを用いてレジスト８を灰化させて除去する（図３（ｋ）、（ｌ））。

次に、ＨＥＭＴ構造基板上全面にレジストを塗布し、ソース電極とドレイン電極となるオーミック電極１０をＨＥＭＴ基板上に形成するためのパターニングを行う。次いで、ＥＢ蒸着機やスパッタ装置などを用いてオーミック電極１０を堆積させる。オーミック電極１０は、ＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、不要なレジストとレジスト上のオーミック電極を除去する（図３（ｍ）、（ｎ））。

次に、ＨＥＭＴ構造基板上全面にレジストを塗布し、ゲート電極１２と電気的に接続するゲート取り出し電極１３を形成するためのパターニングを行う。ここで、ゲート取り出し電極１３とは、ゲート電極形成工程とは異なる工程で形成された電極であって、ゲート電極１３と電気的に接続する電極のことを指す。次いで、ゲート取り出し電極用のリセスを形成するために、キャップ層７とバリア層６の選択エッチングを、バリア層６が露出するまで行う。その後、ＥＢ蒸着機やスパッタ装置などを用いてゲート取り出し電極１３を堆積させる。ゲート取り出し電極は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ａｕなどを用いるのが一般的である。また、取り出し電極の厚さは一般的に厚いので、メサ段差を横切る際の断線は改善される。次に、公知のリフトオフ法により、不要なレジストとレジスト上のゲート取り出し電極を除去する（図３（ｏ））。以上の工程をもって半導体装置が形成される。

以上、説明した実施形態１によれば、メサ分離工程とオーミック電極形成工程の前にゲート電極１２を形成することで、オーミック電極１０間の狭い領域にレジストパターンの開口部を設ける必要がなくなり、かつ、メサ段差がないので、レジスト溜まりが生じにくい構造となっている。また、ゲート電極１２をメサの平坦な領域にのみ形成し、その分チャネル層３のサイドエッチング量を大きくしてチャネル層幅がゲート電極幅よりも小さくされている。ウェハにメサ段差やオーミック電極段差の無い状態でゲート電極１２を形成することで、ゲート電極１２の厚膜化とゲート電極形成用のレジスト塗布後膜厚の均一化を両立可能にしている。これにより、ゲート電極の断線が極めて少なく、ゲート電極形成工程におけるレジストパターニング精度が改善された、ウェハ面内の特性ばらつきの少ない半導体装置を実現している。

この実施形態は半導体装置の形成の一例であって、ゲート取り出し電極形成前にＳｉＮやＳｉＯ２等の保護膜を形成し、その後保護膜の必要な個所をエッチングし、ゲート取り出し電極を形成しても良い。

（実施形態２）
図４（ａ）〜（ｋ）に、本発明の実施形態２に係る半導体装置の製造工程を示す。実施形態２では、基板１としてＧａＡｓを、チャネル層３としてＩｎＧａＡｓを用いている。

まず、分視線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ法）などを用いて、ＧａＡｓ基板１上にバッファ層２、チャネル層３、スペーサー層４、電子供給層５、バリア層６、キャップ層７のような多層膜構造を成膜する（図４（ａ））。

次に、ＨＥＭＴ構造基板上全面にレジスト１１を塗布し、リセスとゲート電極１２を形成するためのパターニングを行う。ここで、レジスト塗布前のウェハ表面はｎｍオーダーの平坦性があるため、ウェハ全面に渡って均一にレジストを塗布することができる。そのため、精度良くレジストをパターニングでき、しかもウェハ面内のパターンばらつきを小さくすることができる。次いで、リセスを形成するために、バリア層６をエッチングせずにキャップ層７を選択的にエッチングし、バリア層６が露出するまで行う（図４（ｂ）、（ｃ）、（ｄ））。選択エッチャントには、過酸化水素水とクエン酸やコハク酸との混合液を用いるのが一般的である。

次いで、ＥＢ蒸着機やスパッタ装置などを用いてゲート電極層１２を堆積させる。ゲート電極１２は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／ＡｕやＰｔ／Ｔｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、不要なレジストとレジスト上のゲート電極を除去する（図４（ｅ）、（ｆ）、（ｇ））。

次に、ＨＥＭＴ構造基板上全面にレジスト８を塗布した後、イオン注入によって半導体装置を電気的に分離するためのパターニングを施す。その際、図４（ｈ）のように、ゲート電極上のゲート電極１２の延在方向のレジスト８の長さが、ゲート電極１２の延在方向の長さと同一以下で、ゲート電極１２上のレジスト８の端が、ゲート電極１２の延在方向のゲート電極１２の端と同一、もしくは内側に存在するようにパターニングする。その後、レジストパターンがない領域に酸素などをイオン注入することによって、不活性化させる。その後、アセトンやＮ‐メチル‐２‐ピロリドン（ＮＭＰ）などの有機溶剤を用いてレジストを除去するか、酸素アッシングなどを用いてレジスト８を灰化させて除去する（図４（ｉ））。

次に、ＨＥＭＴ構造基板上全面にレジストを塗布し、ソース電極とドレイン電極となるオーミック電極をＨＥＭＴ基板上に形成するためのパターニングを行う。次いで、ＥＢ蒸着機やスパッタ装置などを用いてオーミック電極を堆積させる。オーミック電極は、ＡｕＧｅ／Ｎｉ／ＡｕやＴｉ／Ｐｔ／Ａｕなどを用いるのが一般的である。次に、公知のリフトオフ法により、不要なレジストとレジスト上のオーミック電極を除去する（図４（ｊ））。

次に、ＨＥＭＴ構造基板上全面にレジストを塗布し、ゲート電極１２と電気的に接続するゲート取り出し電極１３を形成するためのパターニングを行う。ここで、ゲート取り出し電極１３とは、ゲート電極形成工程とは異なる工程で形成された電極であって、ゲート電極１２と電気的に接続する電極のことを指す。次いで、ゲート取り出し電極用のリセスを形成するために、キャップ層７とバリア層６の選択エッチングを、バリア層６が露出するまで行う。その後、ＥＢ蒸着機やスパッタ装置などを用いてゲート取り出し電極１３を堆積させる。ゲート取り出し電極１３は、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ａｕなどを用いるのが一般的である。また、取り出し電極１３の厚さは一般的に厚いので、メサ段差を横切る際の断線は改善される。次に、公知のリフトオフ法により、不要なレジストとレジスト上のゲート取り出し電極１３を除去する（図４（ｋ））。以上の工程をもって半導体装置が形成される。

イオン注入後の半導体基板表面は荒れるため、半導体装置間を電気的に分離するイオン注入工程後にゲート電極形成工程を行うと、ゲート電極形成工程時のレジストパターニング精度が悪化する。このため、この実施形態２は、実施形態１と同様にオーミック電極１０を形成する前にゲート電極１２を形成することに加え、ゲート電極形成後にイオン注入を行うことでゲート電極形成工程におけるレジストパターニング精度を改善し、ウェハ面内の特性ばらつきの少ない半導体装置を実現している。

１ 基板
２ バッファ層
３ チャネル層
４ スペーサー層
５ 電子供給層
６ バリア層
７ キャップ層
８ メサ分離工程のレジスト
９ オーミック電極形成工程のレジスト
１０ オーミック電極
１１ ゲート電極形成工程のレジスト
１２ ゲート電極
１３ ゲート取り出し電極

Claims (9)

1. 半導体基板上に設けられ、チャネル層及びバリア層を有するメサと、
   前記メサ上に設けられたソース電極、ドレイン電極およびゲート電極と、
   を備えた半導体装置であって、
   前記半導体装置の平面視において、前記ゲート電極全体が、前記バリア層と重なる位置に配置され、かつ、前記ゲート電極の延在方向の長さが、前記ゲート電極の下に存在する前記チャネル層の該延在方向の長さより、長いことを特徴とする半導体装置。
2. 前記ゲート電極と、ゲート取り出し電極とが、前記メサの上部で接続されていることを特徴とする請求項１記載の半導体装置。
3. 半導体基板上にチャネル層及びバリア層が設けられており、前記チャネル層の一部には、イオン注入を施した不活性領域が設けられ、他の一部にはイオン注入を受けていない活性領域が設けられており、
   前記活性領域上にはソース電極、ドレイン電極およびゲート電極と、が設けられた半導体装置であって、
   前記ゲート電極の延在方向の長さが、前記ゲート電極の下に存在する前記活性領域の該延在方向の長さと同一、または、より長いことを特徴とする半導体装置。
4. 前記チャネル層および前記バリア層がＩＩＩ‐Ｖ族化合物半導体から構成される請求項１乃至３のいずれかに記載の半導体装置。
5. チャネル層およびバリア層を有する半導体基板上に半導体装置を形成する半導体装置の製造方法であって、
   前記半導体基板上にゲート電極を形成するゲート電極形成工程と、
   前記ゲート電極形成工程の後に行われる、
   前記半導体基板上の半導体装置間を電気的に分離するメサ分離工程と、
   前記メサ上にソース電極とドレイン電極と、を形成するオーミック電極形成工程と、
   前記ゲート電極と電気的に接続するゲート取り出し電極を形成するゲート取り出し電極形成工程と
   を有することを特徴とする半導体装置の製造方法。
6. 前記メサ分離工程は、
   前記半導体基板上の半導体装置間を電気的に分離するメサ分離の工程用に用いるレジストパターンを形成する工程と、
   前記レジストパターンをマスクとしてウェットエッチングを施す工程と、
   前記レジストパターンを除去する工程と、
   を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記メサ分離工程は、
   前記半導体基板上の半導体装置間を電気的に分離するメサ分離の工程用に用いるレジストパターンを形成する工程と、
   前記レジストパターンをマスクとしてドライエッチングを施す工程と、
   前記レジストパターンを除去する工程と、
   を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
8. 前記メサ分離工程は、前記メサ分離工程内のエッチング工程以降に、
   前記ゲート電極の延在方向の長さが、前記ゲート電極の下に存在する前記チャネル層の該延在方向の長さより、長くなるように、前記バリア層をエッチングせずに、前記チャネル層を選択的にエッチングするウェットエッチング工程
   を含むことを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
9. チャネル層およびバリア層を有する半導体基板上に半導体装置を形成する半導体装置の製造方法であって、
   前記半導体基板上にゲート電極を形成するゲート電極形成工程と、
   前記ゲート電極形成工程の後に行われる、
   前記半導体基板上の半導体装置間を電気的に分離するイオン注入工程と、
   前記メサ上にソース電極とドレイン電極と、を形成するオーミック電極形成工程と、
   前記ゲート電極と電気的に接続するゲート取り出し電極を形成するゲート取り出し電極形成工程と
   を有することを特徴とする半導体装置の製造方法。

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