JP2001044217A

JP2001044217A - 化合物半導体装置およびその製造方法

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Publication number: JP2001044217A
Application number: JP11214845A
Authority: JP
Inventors: Kota Nishimura; 剛太西村
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-07-29
Filing date: 1999-07-29
Publication date: 2001-02-16

Abstract

(57)【要約】【課題】ゲート電極１が化合物半導体バッファ層５若
しくはシリコン基板４と接触することに起因する高周波
特性の劣化を解消する。【解決手段】シリコン基板上に化合物半導体層を設
け、この化合物半導体層上にソース・ドレイン電極とゲ
ート電極を設けた化合物半導体装置であって、前記化合
物半導体層を２段のメサ状に形成し、この１段目のメサ
側壁部と周辺部に第１の絶縁層と第２の絶縁層を設け、
この２段目のメサ上面に前記ソース・ドレイン電極を設
けると共に、この２段目のメサ上面から前記１段目のメ
サ上面にかけて前記ゲート電極を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は化合物半導体装置と
その製造方法に関し、特にシリコン基板上にヘテロエピ
タキシャル成長した化合物半導体層を活性層にした高周
波ＦＥＴなどの化合物半導体装置とその製造方法に関す
る。

【０００２】

【従来の技術】従来の化合物半導体装置を図１６および
図１７に示す。図１７（ａ）は図１６中のＡ−’Ａ断面
図、図１７（ｂ）は図１６中のＢ−’Ｂ断面図である。
図１６および図１７において、１はゲート電極、２はソ
ース電極、３はドレイン電極、４はシリコン基板、５は
化合物半導体からなるバッファ層、６は化合物半導体か
らなる活性層、７は化合物半導体からなるコンタクト
層、Ｍはメサ部、Ｗｇはゲート幅、Ｌｇはゲート長、Ｌ
ｓｄはソースとドレイン間の距離である。

【０００３】メサ部Ｍは化合物半導体のバッファ層５、
活性層６およびコンタクト層７を残してエッチングされ
た部分であり、ゲート幅Ｗｇは５０〜３００μｍ程度に
形成され、ゲート長Ｌｇは０．１〜１μｍ程度に形成さ
れ、ソースとドレイン間の距離Ｌｓｄはゲート長Ｌｇの
２倍程度に形成され、高周波ＦＥＴが構成される。

【０００４】上記のような高周波ＦＥＴを形成するに
は、ＭＯＣＶＤ法やＭＢＥ法でシリコン基板４上にＧａ
Ａｓ、ＩｎＧａＡｓ、ＩｎＰなどのバッファ層５をでき
るだけ高抵抗になるように成長し、キャリア密度として
１×１０¹⁶〜５×１０¹⁷ａｔｏｍｓ・ｃｍ^-3のｎ型活性
層６と、必要に応じてキャリア密度として１×１０¹⁸ａ
ｔｏｍｓ・ｃｍ^-3のｎ型コンタクト層７を成長した基板
を用いる。

【０００５】化合物半導体層は、コンタクト層７と活性
層６のメサ領域Ｍが残るようにメサ状に形成される。ゲ
ート電極１を形成する前に、ＳｉＯ₂などからなる第１
の絶縁膜９を形成してフォトリソグラフィとエッチング
を用いてゲート電極１が形成される部位の活性層６が露
出するように第１の絶縁膜９とコンタクト層７のリセス
エッチングが行われる。活性層６上に、Ｔｉ、Ａｌ、お
よびＡｕからなるゲート電極１が形成される。このゲー
ト電極１上にＳｉＯ₂やＳｉＮ_xなどからなる第２の絶
縁膜１０を形成した後に、コンタクトホールＣ１、Ｃ２
を形成し、ＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、リフトオフ
法にてソース電極２とドレイン電極３を形成する。水素
ガスや窒素ガス雰囲気中で４００〜５００℃程度のアニ
ールを１〜１０分程度行うことでソース電極２、ドレイ
ン電極３、およびコンタクト層７をオーミック接合させ
る。ゲート電極１、ソース電極２、およびドレイン電極
３にＡｕメッキを行い、電極膜厚を１μｍ〜３μｍとす
ることでＦＥＴの耐電力性を向上させる。

【０００６】ＧａＡｓやＩｎＰなどの化合物半導体基板
を用いて上記のような高周波ＦＥＴなどの化合物半導体
装置を製造した場合、比較的大口径化が実現しつつある
ＧａＡｓ基板においても６インチ程度であることと、シ
リコン基板に比べ１０倍以上する基板コストから、化合
物半導体装置の低価格化を阻害していた。そこで、シリ
コン基板上に任意の化合物半導体層をエピタキシャル成
長することで、化合物半導体装置を製造する技術が開発
されている。

【０００７】さらに、シリコン基板は上記化合物半導体
基板に比べ、剛性が高く、且つ熱伝導率の高さから良好
な放熱性を有するため、生産性の大幅な向上に限らず、
化合物半導体装置の特性向上が期待される。

【０００８】

【発明が解決しようとする課題】ところが、この従来の
化合物半導体装置ではシリコン基板４上に化合物半導体
層５〜７をヘテロエピタキシャル成長させるときに、シ
リコン基板４からＳｉがオートドープされるため、この
バッファ層５の高抵抗化が極めて困難で、その抵抗値は
表面近傍においても１０００Ωｃｍ程度にしかならなか
った。

【０００９】さらに、バッファ層５とシリコン基板４の
界面に生成される低抵抗層はさらに低い抵抗値を有して
おり、電極１、２、３と基板４との間の寄生容量が生じ
る原因となっている。さらにゲート電極１がバッファ層
５と接触しているため、低い抵抗値によるリーク電流と
基板界面との寄生容量から、その高周波特性を著しく劣
化させていた。また、メサ部Ｍを残してバッファ層５を
全てエッチング除去しても、シリコン基板４の抵抗率は
高抵抗品であっても１０００〜１００００Ωｃｍであ
り、同様にゲート電極１の絶縁には不十分である。

【００１０】ゲート電極１が化合物半導体バッファ層５
若しくはシリコン基板４と接触することに起因する高周
波特性の劣化を解消するためには、活性層６に接触する
部分を除いて、ゲート電極１はバッファ層５若しくはシ
リコン基板４に接触しないことが望ましい。さらには、
ゲート電極１はバッファ層５とシリコン基板４と界面か
らの距離が大きければ大きいほど寄生容量を低減させ得
ることから、化合物半導体装置の高周波特性を向上させ
ることとなる。但し、フォトリソグラフィ工程の位置合
わせ精度からも、ゲート電極１が活性層６表面以外のバ
ッファ層５に完全に接触しない工程は不可能である。

【００１１】そこで、ゲート電極１がバッファ層５に接
触する面積を可能な限り小さくすることと、さらにゲー
ト電極１が接触するバッファ層５の表面がバッファ層５
とシリコン基板４との界面から最大限離れていること
が、化合物半導体装置の構造に必要となる。

【００１２】

【課題を解決するための手段】請求項１に係る化合物半
導体装置では、シリコン基板上に化合物半導体層を設
け、この化合物半導体層上にソース・ドレイン電極とゲ
ート電極を設けた化合物半導体装置において、前記化合
物半導体層を２段のメサ状に形成し、この１段目のメサ
側壁部と周辺部に第１の絶縁層と第２の絶縁層を設け、
この２段目のメサ上面に前記ソース・ドレイン電極を設
けると共に、この２段目のメサ上面から前記１段目のメ
サ上面にかけて前記ゲート電極を設けた。

【００１３】上記化合物半導体装置では、前記第２の絶
縁層と前記ゲート電極およびソース・ドレイン電極上に
第３の絶縁層を設けると共に、前記１段目のメサ外周部
の第３の絶縁層上に、前記ゲート電極とソース・ドレイ
ン電極のパッドを設け、前記ゲート電極と前記ゲート電
極のパッドを前記第３の絶縁層に形成したコンタクトホ
ールを介して接続すると共に、前記ソース・ドレイン電
極と前記ソース・ドレイン電極のパッドを前記第３の絶
縁層に形成したコンタクトホールを介して接続してもよ
い。

【００１４】また、上記化合物半導体装置では、前記第
１の絶縁層がＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜であ
り、前記第２の絶縁層がＳｉＯ₂膜、若しくはＳｉＯ₂
を主成分とした誘電体材料で形成された膜であり、前記
第３の絶縁層がＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜で
あることが望ましい。

【００１５】また、上記化合物半導体装置では、前記第
１の絶縁層であるＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜
が、前記第２の絶縁層であるＳｉＯ₂膜、若しくはＳｉ
Ｏ₂を主成分とした誘電体材料に比較して、エッチング
レートが小さいことが望ましい。

【００１６】また、請求項５に係る化合物半導体装置の
製造方法では、シリコン基板上に化合物半導体層を２段
のメサ状に設け、この１段目並びに２段目のメサ上面、
側壁部、および周辺部に第１の絶縁層を設け、２段目の
メサ上面の一部とメサ周辺部における第１の絶縁層上に
第２の絶縁層を形成し、前記２段目のメサの一部領域で
第１の絶縁層を除去することで前記２段目のメサ上面に
ソース・ドレイン電極を形成し、前記１段目のメサ上面
から２段目のメサ上面にかけて第１の絶縁層の一部領域
を除去することでゲート電極を形成し、この第２の絶縁
層と第１の絶縁層、並びに前記ソース・ドレイン電極お
よび前記ゲート電極上に第３の絶縁層を設け、この第３
の絶縁層にコンタクトホールを形成して、前記ゲート電
極およびソース・ドレイン電極にパッド部を接続して設
けた。

【００１７】

【発明の実施の形態】以下、各請求項に係る化合物半導
体装置およびその製造方法の実施形態の一例を添付図面
に基づき説明する。

【００１８】請求項１に係る化合物半導体装置の断面図
を図１（ａ）および図１（ｂ）に示す。ここで図１
（ａ）（ｂ）は、従来技術の化合物半導体装置の断面図
である図１７（ａ）（ｂ）に対応する。図１（ｃ）は、
従来技術の化合物半導体装置の平面図である図１６に対
応する。

【００１９】図１（ａ）（ｂ）中、１’はゲート電極、
２、３はソース・ドレイン電極（オーミックコンタクト
部）、８は化合物半導体バッファ層５の側面とシリコン
基板４の表面を保護するための第１の絶縁層、９はゲー
ト電極１並びにソース電極２、ドレイン電極３のパッド
部分を化合物半導体バッファ層５若しくはシリコン基板
４の表面から分離する距離を大きく取るために設けられ
る第２の絶縁層、９’はゲート電極１’を形成する際に
化合物半導体からなるコンタクト層７をエッチング除去
するためのリセスエッチングのエッチングマスクとして
用いる絶縁層、１０はゲート電極１’とメサ上面を保護
するための第３の絶縁層、１１はソース・ドレイン電極
である。

【００２０】シリコン基板４上に、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＧａＡｓ、ＩｎＰなどの化合物半導体層５、
６を２段のメサ状に形成し、１段目のメサＭ１上面の一
部と側壁部および周辺部に、１００ｎｍ〜１μｍの厚み
を有するＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜からなる
第１の絶縁層８を形成している。

【００２１】さらに、２段目のメサＭ２上面にソース電
極２とドレイン電極３（オーミックコンタクト部）が形
成されている。このソース電極２とドレイン電極３は、
例えばコンタクト層７と接触する５０〜２００ｎｍの厚
みを有するＡｕＧｅ、１０〜５０ｎｍの厚みを有するＮ
ｉ、および１００〜３００ｎｍの厚みを有するＡｕの積
層体からなる。さらに、ソース電極２とドレイン電極３
上には、電極パッド部分の形成と電極厚みの厚膜化を目
的とした１〜３μｍの厚みを有するＡｕからなるソース
・ドレイン電極１１が形成されている。

【００２２】２段目のメサＭ２上面部から１段目のメサ
Ｍ１上面部にかけてゲート電極１’が形成されている。
なお、ゲート電極１’は１段目のメサＭ１上面部で終端
しており、１段目のメサＭ１側壁部には存在しない。こ
のゲート電極１’は例えば２０〜１００ｎｍの厚みを有
するＴｉ、３００ｎｍ〜１μｍの厚みを有するＡｌ、お
よび２０〜１００ｎｍの厚みを有するＴｉの積層体から
なる。さらに、ゲート電極１’上には、電極パッド部分
の形成と電極厚みの厚膜化を目的とした１〜３μｍの厚
みを有するＡｕからなるゲート電極１が形成されてい
る。

【００２３】第２の絶縁層９は、３００ｎｍ〜６μｍの
厚みを有するＳｉＯ₂膜、若しくはＳｉＯ₂を主成分と
した誘電体材料で形成されている。

【００２４】第３の絶縁層１０は、１００〜３００ｎｍ
の厚みを有するＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜で
形成されている。

【００２５】第３の絶縁層１０上に形成されたソース電
極２とドレイン電極３が、コンタクトホールＣ₁、Ｃ₂
を介して夫々のソース・ドレイン電極１１と接続されて
いる。同じく第３の絶縁層１０上に形成されたゲート電
極１’とゲート電極１がコンタクトホールＣ₃を介して
接続されている。

【００２６】次に上記化合物半導体装置の製造方法を説
明する。まず、図２に示すように、ＭＯＣＶＤ法やＭＢ
Ｅ法でシリコン基板４上に化合物半導体からなるバッフ
ァ層５、活性層６、コンタクト層７を形成する。

【００２７】次に、図３に示すように、フォトリソグラ
フィ工程によりポジ型フォトレジストＰＲで所望のメサ
領域を被覆した後、硫酸：過酸化水素：水の混合液から
なるエッチャントを用いて、バッファ層５の途中、若し
くはシリコン基板４まで化合物半導体層５、６、７をエ
ッチングすることで、１段目のメサＭ１領域を幅ＷＭ１
で形成する。シリコン基板４の表面は、弗化アンモニウ
ム：過酸化水素：水の混合液からなるエッチャントを用
いて４０〜２００ｎｍ程度エッチングすることが望まし
い。

【００２８】次に、図４に示すように、フォトレジスト
で１段目のメサＭ１内の所望の領域を被覆した後、硫
酸：過酸化水素：水の混合液からなるエッチャントを用
いて、活性層６を完全に除去するまでエッチングする。
これにより、２段目のメサＭ２領域が幅ＷＭ２で形成さ
れる。ここで、ＷＭ１とＷＭ２は、１段目のメサＭ１の
外縁から２段目のメサＭ２の外縁までの距離が、５μｍ
以上となるように設定される。なお、１段目のメサと２
段目のメサの形成は、最終形態が同じであれば、順番が
前後してもよい。

【００２９】次に、図５に示すように、フォトレジスト
ＰＲを除去した後、高周波スパッタリング法やプラズマ
ＣＶＤ法などでＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜か
らなる第１の絶縁層８を１００〜１μｍの厚みで形成す
る。このＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜の弗化水
素酸系エッチャントによるエッチングレートは、膜形成
時の温度（室温〜４００℃）やシランガスやアンモニア
ガスなどの原料ガスの流量比若しくは酸素分圧を変更す
ることで制御が可能である。

【００３０】次に、図６に示すように、２段目のメサＭ
２が完全に露出するように、第１の絶縁層８をフォトリ
ソグラフィとエッチングで除去した後、フォトレジスト
を除去した表面に、ＳｉＯ₂膜、若しくはＳｉＯ₂を主
成分とした誘電体材料からなる第２の絶縁層９を、高周
波スパッタリング法やプラズマＣＶＤ法、或いは、ＰＳ
ＧなどのＳＯＧ材料の塗布と焼結により、３００ｎｍ〜
６μｍの厚みで形成する。

【００３１】次に、図７に示すように、２段目のメサＭ
２が完全に露出するように、第２の絶縁層９をフォトリ
ソグラフィと過酸化水素や硝酸などの酸化剤を含まない
弗化水素酸系エッチャント（以下、弗化水素酸系エッチ
ャントと記述）によるエッチングで除去する。このと
き、第２の絶縁層９を横方向に大きくオーバーエッチン
グをさせることで、２段目のメサＭ２上面に形成されて
いる第２の絶縁層９の厚みを小さくすることが可能であ
る。この際、第１の絶縁層８が第２の絶縁層９に比べて
エッチングレートが小さいことから、１段目のメサＭ１
側壁までエッチング領域が広がることを防止できる。な
お、過酸化水素や硝酸などの酸化剤を含まないエッチャ
ントでは、ＧａＡｓなど化合物半導体層はエッチングさ
れないか、極めて小さいエッチングレートであるため、
化合物半導体層５、６、７を保護するためのエッチング
ストッパー層を形成する必要はない。

【００３２】次に、図８に示すように、第２の絶縁層９
と１段目および２段目のメサＭ２上部にゲート電極１’
を形成する際にリセスエッチングマスクとして用いる絶
縁層９’を形成する。

【００３３】次に、図９に示すように、フォトリソグラ
フィでソース電極２およびドレイン電極３を形成するた
めのフォトレジストパターンを形成し、弗化水素酸系エ
ッチャントによるエッチングで絶縁層９’を除去する。

【００３４】次に、図１０に示すように、蒸着法や高周
波スパッタ法によりＡｕＧｅ／Ｎｉ／Ａｕを成膜した
後、リフトオフ工程によりソース電極２とドレイン電極
３を形成する。ここで、ソース電極２とドレイン電極３
はコンタクト層７と接触する５０〜２００ｎｍの厚みを
有するＡｕＧｅ、１０〜５０ｎｍの厚みを有するＮｉ、
および１００〜３００ｎｍの厚みを有するＡｕの積層体
からなる。その後必要であれば、コンタクト層７とソー
ス電極２およびドレイン電極３のオーミックコンタクト
抵抗を小さくするため、アニール処理を行ってもよい。
４００〜５００℃の窒素若しくは水素などの不活性ガス
雰囲気中で、１〜１０分のアニール処理を行うことで、
オーミックコンタクト抵抗を大きく下げることができ
る。

【００３５】次に、図１１に示すように、フォトリソグ
ラフィでゲート電極１’を形成するためのフォトレジス
トパターンＰＲを形成する。このときのゲート電極１’
形状を反映するフォトレジストパターンＰＲは、２段目
のメサＭ２上面を縦断し、１段目のメサＭ１上面で終端
しており、さらに少なくとも一方の１段目のメサＭ１上
面では、２段目のメサＭ２上面に形成されたフォトレジ
ストパターンＰＲの線幅（ゲート長Ｌｇに相当）より大
きい形状であることが望ましい。２段目のメサＭ２上面
では０．０５〜２μｍの線幅（ゲート長Ｌｇに相当）と
５０〜３００μｍの長さ（ゲート幅Ｗｇに相当）を有
し、少なくとも一方の１段目のメサＭ１上面では２μｍ
×２μｍより大きいパッド形状を持つことが望ましい。
なお、櫛形電極構造を取る場合、並列する複数のゲート
電極１’が１段目のメサＭ１上面で接続された構造をと
るため、数十μｍから数ｍｍの幅をとることもあり得
る。

【００３６】次いで、弗化水素酸系エッチャントによる
エッチングで絶縁層９’をコンタクト層７まで除去す
る。このとき、絶縁層９’はフォトレジストパターンＰ
Ｒで形成したゲート電極１’の形状におけるゲート長Ｌ
ｇの約２倍の幅になるように横方向のオーバーエッチン
グを行う。

【００３７】次に、図１２に示すように、ゲート電極
１’を形成するためのフォトレジストパターンＰＲを残
したまま、絶縁層９’で形成されたパターンをエッチン
グマスクとして、硫酸：過酸化水素：水の混合液からな
るエッチャントを用いてコンタクト層７を活性層６まで
リセスエッチングする。このとき、活性層６を厚さ方向
に１０〜３０ｎｍ程度オーバーエッチングしてもよい。

【００３８】このときのリセスエッチングにより、２段
目のメサＭ２の上部のコンタクト層７は、ソース電極２
が接触する領域と、ドレイン電極３が接触する領域とが
完全に分離されなければならない。

【００３９】なお、活性層６のオーバーエッチング量の
制御を高精度に行うため、化合物半導体のエッチングレ
ートが比較的小さく、且つエッチングレート制御が高精
度に行えるクエン酸：過酸化水素：水系のエッチャント
を用いてリセスエッチングを行ってもよい。

【００４０】次に、図１３に示すように、蒸着法や高周
波スパッタリング法によってＴｉ／Ａｌ／Ｔｉを成膜し
た後、リフトオフ工程によりゲート電極１’を形成す
る。ここで、ゲート電極１’は活性層６と接触する２０
〜１００ｎｍの厚みを有するＴｉと、３００ｎｍ〜１μ
ｍの厚みを有するＡｌ、および２０〜１００ｎｍの厚み
を有するＴｉの積層体からなる。

【００４１】次いで、図１４（ａ）（ｂ）に示すよう
に、高周波スパッタリング法やプラズマＣＶＤ法などで
ＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜からなる第３の絶
縁層１０を１００〜３００ｎｍの厚みで形成する。次
に、フォトリソグラフィでコンタクトホールＣ１、Ｃ
２、Ｃ３を形成するためのフォトレジストパターン（不
図示）を形成し、弗化水素酸系エッチャントによるエッ
チングでゲート電極１’およびソース電極２、ドレイン
電極３まで絶縁層１０を夫々除去する。

【００４２】ここで、図１４（ａ）は図１（ｃ）のＡ−
Ａ’方向断面、図１４（ｂ）は図１（ｃ）のＢ−Ｂ’方
向断面である。このとき、ソース電極２およびドレイン
電極３とソース・ドレイン電極１１を接続させる目的で
形成されるコンタクトホールＣ１、Ｃ２は、ソース電極
２およびドレイン電極３上の所定領域を露出させるよう
に形成される。ゲート電極１’とゲート電極１を接続す
る目的で形成されるコンタクトホールＣ３は、ゲート電
極１’を１段目のメサＭ１上の所定領域において露出さ
せるように形成される。

【００４３】このときのコンタクトホールＣ３を形成す
るためのエッチングで、ゲート電極１’もオーバーエッ
チングされるため、ゲート電極１’の断線やコンタクト
不良を防止するために、コンタクトホールＣ３は１段目
のメサＭ１上面における幅２μｍより大きいパッド形状
を有するゲート電極１’の部分で形成することが望まし
い。或いは、ゲート電極１’の最表面層にＡｕを用いる
ことで、エッチングによる断線やコンタクト不良を回避
することもできる。

【００４４】次に、フォトリソグラフィでゲート電極１
およびソース・ドレイン電極１１を形成するためのフォ
トレジストパターンを形成する。次いで、蒸着法や高周
波スパッタリング法によりＡｕを１〜３μｍ厚みで成膜
した後、リフトオフ工程によりゲート電極１とソース・
ドレイン電極１１を形成する。以上の工程により図１
（ａ）（ｂ）（ｃ）に示す構造が完成する。なお、Ａｕ
の成膜前に、密着性を向上させる目的で、Ｔｉ若しくは
Ｃｒを５〜１０ｎｍ程度形成してもよい。

【００４５】さらに、図１５に示すように、パワーアン
プなどで櫛形電極を有する化合物半導体装置において、
ゲート電極１’とソース・ドレイン電極１１を交叉させ
る部分が存在する構造においても、本発明の化合物半導
体装置で実現可能である。

【００４６】

【発明の効果】以上のように、請求項１に係る化合物半
導体装置によれば、１段目のメサ側壁部と周辺部に第１
の絶縁層を設け、２段目のメサ上面にソース・ドレイン
電極を形成すると共に、２段目のメサ上面からメサ状部
の１段目の上面にかけてゲート電極を形成したことか
ら、化合物半導体バッファ層とゲート電極が接触する領
域が、上記１段目のメサ上面に限定されると共に、その
接触領域のシリコン基板界面からの距離が最大となるこ
とで、寄生容量を最小とし、化合物半導体装置の高周波
特性を大幅に向上することができる。

【００４７】また、２段目のメサ周辺部から１段目のメ
サ側面若しくはメサ上面にかけて、第１の絶縁層上に第
２の絶縁層を設けると共に、１段目並びに２段目のメサ
上面の第２の絶縁層を除去することで２段目のメサ上面
にソース・ドレイン電極を形成すると共に、２段目のメ
サ上面から１段目のメサ上面にかけてゲート電極を形成
したことから、化合物半導体バッファ層より高い絶縁性
と、化合物半導体との安定した界面を形成する第１の絶
縁層と、化合物半導体バッファ層より高い絶縁性を持
ち、厚膜化並びにエッチング形状制御に適した第２の絶
縁層をもって、後の工程で形成されるゲート電極並びに
ソース・ドレイン電極のパッド部分とシリコン基板界面
若しくはシリコン基板表面が分離できることとなる。

【００４８】また、請求項２に係る化合物半導体装置に
よれば、第２の絶縁層とゲート電極およびソース・ドレ
イン電極上に第３の絶縁層を設けると共に、１段目のメ
サ外周の第３の絶縁層上に、ゲート電極パッドおよびソ
ース・ドレイン電極パッドを設け、１段目のメサ上面に
形成されているゲート電極とゲートパッドを、第３の絶
縁層に形成したコンタクトホールを介して接続すると共
に、２段目のメサ上面に形成されているソース・ドレイ
ン電極とソース・ドレイン電極パッドを、第３の絶縁層
に形成したコンタクトホールを介して接続することで、
シリコン基板表面若しくは化合物半導体バッファ層表面
とゲート電極パッドおよびソース・ドレイン電極パッド
が、第１と第２並びに第３の絶縁層を介して分離される
ことから、面積的に大きな割合を占める電極パッド部の
寄生容量を大幅に減少し、化合物半導体装置の高周波特
性を大幅に向上することができる。

【００４９】さらに、請求項３に係る化合物半導体装置
によれば、化合物半導体バッファ層や活性層並びにコン
タクト層と接触する第１の絶縁層が、化合物半導体層に
対してＳｉＯ₂より安定な界面を形成する絶縁層材料で
あるＳｉＯ_xＮ_y膜、若しくはＳｉＮ_z膜で形成される
と共に、第１の絶縁層に比較して工程的に厚膜化が容易
なＳｉＯ₂膜、若しくはＳｉＯ₂を主成分とした誘電体
材料で形成された第２の絶縁層、および化合物半導体装
置の表面保護層として一般的に用いられているＳｉＯ_x
Ｎ_y膜、若しくはＳｉＮ_z膜で形成された第３の絶縁層
を用いることで、高周波特性の向上に寄与する、第１か
ら第３の絶縁層のトータル厚の厚膜化が容易に行える。

【００５０】さらに、請求項４に係る化合物半導体装置
によれば、第１の絶縁層に比較してエッチングレートが
大きいＳｉＯ₂膜、若しくはＳｉＯ₂を主成分とした誘
電体材料で形成された第２の絶縁層を用いることで、第
２の絶縁層をエッチングする工程において、第２の絶縁
層の横方向のオーバーエッチングを利用することで、化
合物半導体層の１段目メサ上の第１と第２の絶縁層厚み
を小さくすると共に、絶縁層のエッチング断面の傾斜を
緩やかにすることが可能となる。ここで、弗化水素酸系
のエッチャントに対する第１の絶縁層のエッチングレー
トは第２の絶縁層の１／１０以下であることが望まし
い。

【００５１】さらに、請求項５に係る化合物半導体装置
の製造法によれば、上述の内容と同様な効果をもって化
合物半導体装置を形成することができる。

【００５２】化合物半導体層の１段目のメサ上の第１と
第２の絶縁層厚みが大きいと、絶縁層上面とメサ上面と
の高低差が大きくなることから、ゲート電極パッドの形
成工程において、形状のバラツキや断線などの異常が起
きる可能性が高くなり、生産性を大幅に低下させる要因
となる。そのため、化合物半導体層の１段目のメサ上の
第１と第２の絶縁層厚みと断面形状の制御は重要であ
る。

【図面の簡単な説明】

【図１】請求項１に係る化合物半導体装置を示す断面図
である。

【図２】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図３】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図４】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図５】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図６】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図７】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図８】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図９】請求項１に係る化合物半導体装置の製造方法を
示す断面図である。

【図１０】請求項１に係る化合物半導体装置の製造方法
を示す断面図である。

【図１１】請求項１に係る化合物半導体装置の製造方法
を示す断面図である。

【図１２】請求項１に係る化合物半導体装置の製造方法
を示す断面図である。

【図１３】請求項１に係る化合物半導体装置の製造方法
を示す断面図である。

【図１４】請求項１に係る化合物半導体装置の製造方法
を示す断面図である。

【図１５】請求項１に係る化合物半導体装置の一例を示
す平面図である。

【図１６】従来の化合物半導体装置の製造方法を示す断
面図である。

【図１７】従来の化合物半導体装置の製造方法を示す断
面図である。

【符号の説明】

１……ゲート電極（パッド部分を含む）、１’…ゲート
電極、２……ソース電極（オーミックコンタクト部）、
３……ドレイン電極（オーミックコンタクト部）、４…
…シリコン基板、５……化合物半導体バッファ層、６…
…化合物半導体活性層、７……化合物半導体コンタクト
層、８……第１の絶縁層、９……第２の絶縁層、９’…
リセスエッチングマスク絶縁層、１０……第３の絶縁
層、１１……ソース・ドレイン電極（パッド部分を含
む）、Ｃ１…ソース電極用コンタクトホール、Ｃ２…ド
レイン電極用コンタクトホール、Ｃ３…ゲート電極用コ
ンタクトホール、Ｌｇ…ゲート長、Ｌｓｄ…ソースとド
レインの距離、Ｍ…メサ部、Ｍ１…１段目のメサ部、Ｍ
２…２段目のメサ部、ＰＲ…フォトレジスト、Ｗｇ…ゲ
ート幅、ＷＭ１…１段目のメサ幅、ＷＭ２…２段目のメ
サ幅

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に化合物半導体層を設
け、この化合物半導体層上にソース・ドレイン電極とゲ
ート電極を設けた化合物半導体装置において、前記化合
物半導体層を２段のメサ状に形成し、この１段目のメサ
側壁部と周辺部に第１の絶縁層と第２の絶縁層を設け、
この２段目のメサ上面に前記ソース・ドレイン電極を設
けると共に、この２段目のメサ上面から前記１段目のメ
サ上面にかけて前記ゲート電極を設けたことを特徴とす
る化合物半導体装置。
【請求項２】前記第２の絶縁層と前記ゲート電極およ
びソース・ドレイン電極上に第３の絶縁層を設けると共
に、前記１段目のメサ外周部の第３の絶縁層上に、前記
ゲート電極とソース・ドレイン電極のパッドを設け、前
記ゲート電極と前記ゲート電極のパッドを前記第３の絶
縁層に形成したコンタクトホールを介して接続すると共
に、前記ソース・ドレイン電極と前記ソース・ドレイン
電極のパッドを前記第３の絶縁層に形成したコンタクト
ホールを介して接続したことを特徴とする請求項１に記
載の化合物半導体装置。
【請求項３】前記第１の絶縁層がＳｉＯ_xＮ_y膜、若
しくはＳｉＮ_z膜であり、前記第２の絶縁層がＳｉＯ₂
膜、若しくはＳｉＯ₂を主成分とした誘電体材料で形成
された膜であり、前記第３の絶縁層がＳｉＯ_xＮ_y膜、
若しくはＳｉＮ_z膜であることを特徴とする請求項１に
記載の化合物半導体装置。
【請求項４】前記第１の絶縁層であるＳｉＯ_xＮ
_y膜、若しくはＳｉＮ_z膜が、前記第２の絶縁層である
ＳｉＯ₂膜、若しくはＳｉＯ₂を主成分とした誘電体材
料に比較して、エッチングレートが小さいことを特徴と
する請求項１または請求項３に記載の化合物半導体装
置。
【請求項５】シリコン基板上に化合物半導体層を２段
のメサ状に設け、この１段目並びに２段目のメサ上面、
側壁部、および周辺部に第１の絶縁層を設け、２段目の
メサ上面の一部とメサ周辺部における第１の絶縁層上に
第２の絶縁層を形成し、前記２段目のメサの一部領域で
第１の絶縁層を除去することで前記２段目のメサ上面に
ソース・ドレイン電極を形成し、前記１段目のメサ上面
から２段目のメサ上面にかけて第１の絶縁層の一部領域
を除去することでゲート電極を形成し、この第２の絶縁
層と第１の絶縁層、並びに前記ソース・ドレイン電極お
よび前記ゲート電極上に第３の絶縁層を設け、この第３
の絶縁層にコンタクトホールを形成して、前記ゲート電
極およびソース・ドレイン電極にパッド部を接続して設
けた化合物半導体装置の製造方法。