JP2010157601A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】リセス構造中に形成された電極を具備する半導体装置において、オン抵抗を低く、かつ信頼性を高くする。
【解決手段】図１（ｂ）に示されるように、全面に第１の絶縁層１０３を形成する。次に、図１（ｃ）に示されるように、フォトリソグラフィを行い、フォトレジストパターン１０４を形成する。次に、図１（ｄ）に示されるように、第１の絶縁層１０３のドライエッチングを行う。次に、図１（ｅ）に示されるように、半導体積層構造をエッチングする。次に、図１（ｆ）に示されるように、この状態で第１の絶縁層１０３のウェットエッチングを行う。次に、図１（ｇ）に示されるように、この状態で電極材料１０５を全面に形成する。次に、図１（ｈ）に示されるように、フォトレジストパターン１０４を除去する。
【選択図】図１

Description

本発明は、半導体装置の製造方法、特に、リセス構造中に形成された電極を具備する半導体デバイスの製造方法、及びこの半導体装置に関する。
高速動作をするトランジスタとして、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が知られている。ＨＥＭＴは、化合物半導体のヘテロ接合を利用して２次元電子ガスを半導体積層構造中に形成し、電子の移動度を特に向上させることによって高速動作を行うトランジスタである。ＨＥＭＴにおいては、２次元電子ガスはこの積層構造における最表面を流れず、積層構造の界面近くを流れるため、ソース、ドレインとのコンタクトは、この界面と直接接続されるように、この積層構造の中に形成することが必要になる。
図５は、ＨＥＭＴにおけるソース又はドレイン領域におけるこのコンタクト構造の代表的な構成を示す断面図である。このＨＥＭＴは、特に、広バンドギャップのＧａＮを用いた大電力用のものである。単結晶シリコン等からなる基板２０１上に、緩衝層２０２がエピタキシャル成長によって形成され、緩衝層２０２上に、電子走行層となるＧａＮ層２０３がやはりエピタキシャル成長によって形成される。この上に、電子供給層となるＡｌＧａＮ層２０４がエピタキシャル成長によって形成される。この際、ＧａＮ／ＡｌＧａＮ界面は、２次元電子ガスが形成されるように急峻な接合とされ、２次元電子ガスはこの界面のＧａＮ側に極めて薄く形成され、この層中の電子は特に高い移動度を有する。なお、キャップＧａＮ層が更にＡｌＧａＮ層２０４上に形成される場合もある。
ここで、この２次元電子ガスはＧａＮ層２０３とＡｌＧａＮ層２０４との界面近くにのみ形成されるため、この２次元電子ガスとの間のコンタクトをとるためには、表面からこの界面よりも深くエッチングを行って凹部（リセス領域）を形成し、その後でこの凹部中に電極２０５が形成される。この製造方法の一例の工程断面図が図６（ａ）〜（ｇ）である。ただし、ここでは基板２０１、緩衝層２０２の記載は省略している。
ここで、図６（ａ）に示されるように、ＧａＮ層２０３、ＡｌＧａＮ層２０４の積層構造上に、リセス領域が形成される部分に開口部をもつフォトレジストパターン２０６がフォトリソグラフィによって形成される。次に、図６（ｂ）に示されるように、フォトレジストパターン２０６をマスクにしてＡｌＧａＮ層２０４、ＧａＮ層２０３がドライエッチングによって除去され、フォトレジストパターン２０６が除去されて、図６（ｃ）に示されるようにリセス領域２０７が形成され、ＧａＮ／ＡｌＧａＮ界面がその側面に露出する。次に、図６（ｄ）に示されるように全面に電極材料２０８が形成された後に、図６（ｅ）に示されるようにフォトレジストパターン２０９がリソグラフィによって形成される。次に、図６（ｆ）に示されるようにこれをマスクにして電極材料２０８がドライエッチングされ、フォトレジストパターン２０９を除去した後には、図６（ｇ）に示されるように、パターニングされた電極２０５が形成される。なお、ＨＥＭＴのゲートは図５、６に示された領域外に形成される。
ＨＥＭＴのオン抵抗を下げるためには、ソースやドレインにおけるコンタクト抵抗を下げることが必要であるため、２次元電子ガス層と電極２０５との接触抵抗や抵抗値のばらつきを小さくすることが要求される。ところが、この構造においては、ソースやドレインの表面からコンタクトをとる通常のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と比べて、電極と電流の流れる層（２次元電子ガス層）との接触面積は極めて小さくなる。従って、この接触抵抗や抵抗値のばらつきを小さくすることは容易ではない。
このため、例えば、特許文献１には、図５におけるリセス領域の側面（電極２０５とＧａＮ層２０３、ＡｌＧａＮ層２０４とが接する面）に多くの凹凸を設ける技術が記載されている。この構造により、実質的に電極と２次元電子ガス層との接触面積を大きくし、ソースやドレインにおけるコンタクト抵抗、抵抗値のばらつきを小さくすることができた。
特開平２００７−１６５４４６号公報
しかしながら、特許文献１に記載の技術を含め、この構造を形成するためには、図６に示されたように、リセス領域２０７を形成する工程と電極２０５を形成する工程において２回のフォトリソグラフィが必要である。特に電極２０５を形成する際のリソグラフィ（図６（ｅ））においては、予め形成されているリセス領域２０７との間で目合わせを充分な精度で行うことが必要である。この精度が低いために電極２０５とリセス領域２０７の位置がずれると、電極２０５と２次元電子ガス層との接触が不完全となる場合があり、この部分の抵抗が高くなったり、デバイスの信頼性を劣化させることがあった。
従って、この目合わせの精度に応じて、電極２０５の幅はリセス領域２０７の幅よりも図６（ｇ）に示された矢印の領域（オーバーラップ領域）だけ大きくすることが必要となる。例えば、このオーバーラップ領域はそれぞれ２μｍ程度とされる。この場合、ソースとドレインとの間隔（ソースにおけるリセス領域の側面とドレインにおけるリセス領域２０７の側面との間隔）を大きく設計することが必要になるため、オン抵抗が大きくなった。
この点は、特許文献１に記載の構造においても同様である。更に、この場合には、ソースにおけるリセス領域の端面の凹凸と、ドレインにおけるリセス領域の端面の凹凸との間で、間隔の短くなった箇所において電流が集中するために、特に長期間の使用における信頼性に問題も生じた。
従って、リセス構造中に形成された電極を具備する半導体装置において、オン抵抗を低く、かつ信頼性を高くすることは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の製造方法は、半導体層において形成されたリセス構造中に電極を形成する、半導体装置の製造方法であって、前記半導体層の表面に第１の絶縁層を形成する第１絶縁層形成工程と、前記第１の絶縁層上に、開口部を有するフォトレジストパターンを形成するリソグラフィ工程と、前記フォトレジストパターン及び前記第１の絶縁層をマスクにして前記半導体層をエッチングして前記開口部において前記リセス構造を形成する半導体エッチング工程と、電極材料を成膜する電極成膜工程と、前記フォトレジストパターンを除去することによって前記電極材料をパターニングし、前記電極を形成するリフトオフ工程と、を具備し、前記リソグラフィ工程と前記電極成膜工程との間に、前記第１の絶縁層に対し、前記フォトレジストパターン中の前記開口部の箇所に、前記開口部よりも広い開口を形成する絶縁層サイドエッチング工程を行うことを特徴とする。
本発明の半導体装置の製造方法は、前記リソグラフィ工程と前記半導体エッチング工程との間に、前記第１の絶縁層をドライエッチングする絶縁層エッチング工程を具備し、前記絶縁層サイドエッチング工程を、前記半導体エッチング工程と前記電極成膜工程との間に行うことを特徴とする。
本発明の半導体装置の製造方法は、前記絶縁層サイドエッチング工程を、前記リソグラフィ工程と前記半導体エッチング工程との間に行うことを特徴とする。
本発明の半導体装置の製造方法において、前記絶縁層サイドエッチング工程は、前記第１の絶縁層をウェットエッチングすることにより行われることを特徴とする。
本発明の半導体装置の製造方法は、前記半導体エッチング工程と前記電極成膜工程との間に、前記リセス構造中の前記半導体層を洗浄する洗浄工程を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記リフトオフ工程の後に、前記電極上に第２の絶縁層を形成する第２絶縁層形成工程を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記第２絶縁層形成工程の後に、熱処理を行うことを特徴とする。
本発明の半導体装置の製造方法は、前記電極成膜工程において、前記電極材料は、蒸着法によって成膜されることを特徴とする。
本発明の半導体装置の製造方法において、前記半導体層は積層構造であり、前記電極は前記積層構造中の界面に接続されることを特徴とする。
本発明の半導体装置は、前記半導体装置の製造方法を用いて製造されたことを特徴とする。
本発明の半導体装置は、半導体層において形成されたリセス構造を埋め込んだ構造の電極が形成された半導体装置であって、前記電極は、前記リセス構造の底面と接する底面部と、前記リセス構造の側面と接する側面部と、前記底面部と対向した平坦部を有し、上側に存在する上面部と、該上面部の周囲において、前記半導体層の上面に延伸し、かつ前記電極の表面が外周部に向かって低くなるテーパ部と、を具備することを特徴とする。
本発明の半導体装置において、前記テーパ部は、前記側面部と前記上面部とに隣接することを特徴とする。
本発明の半導体装置は、前記平坦部において前記電極が最も厚く形成されていることを特徴とする。
本発明は以上のように構成されているので、リセス構造中に形成された電極を具備する半導体装置において、オン抵抗を低く、かつ信頼性を高くすることができる。
以下、本発明の半導体装置の製造方法を実施するための最良の形態となるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の製造方法につき説明する。なお、以降ではこのＨＥＭＴのソース又はドレインの構造についてのみ説明する。これ以外の箇所の構造、製造方法は例えばゲート付近については、例えば特許文献１等に記載された従来より知られるものと同一である。この半導体装置においては、リセス構造を埋め込んだ構造の電極が使用される。
（第１の実施の形態）
図１（ａ）〜（ｉ）は、第１の実施の形態となる製造方法におけるソース又はドレイン周辺の構造の工程断面図である。このＨＥＭＴを製造するに際しては、図１（ａ）に示されるように、まず、電子走行層となるＧａＮ層１０１上に、電子供給層であるＡｌＧａＮ層１０２がＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された半導体積層構造（半導体層）が製造される。ここで、ＧａＮ層１０１は、図５に記載の場合と同様に、シリコン基板上に緩衝層を介して形成されているが、その記載を省略している。シリコン基板は、シリコン単結晶である充分な大きさの基板である。緩衝層は、格子定数がＧａＮと異なるシリコン基板上に結晶欠陥の少ないＧａＮ層１０１を形成するために適宜選択される。緩衝層を単層ではなく、多層構造としてもよい。シリコン基板上への緩衝層、緩衝層上へのＧａＮ層１０１の形成も同様にＭＯＣＶＤ法によって行うことができる。ＧａＮ層１０１はノンドープ又はその一部に不純物をドープされた層でありその厚さは０．５〜１０μｍ程度である。ＡｌＧａＮ層１０２は正確には混晶ＡｌｘＧａ１−ｘＮ（ｘ＝０．１〜０．４）であり、その厚さは５〜５０ｎｍ程度である。ＡｌＧａＮ層１０２の格子定数はＧａＮ層１０１よりも小さく、電子濃度が高い。また、ＡｌＧａＮ層１０２のバンドギャップはＧａＮ層１０１よりも広く、これらの伝導帯エネルギーはこれらの界面において不連続となり、局所的に伝導体エネルギーの低い領域ができるため、この界面において２次元電子ガスが形成される。この界面において、この電子はＡｌＧａＮ層１０２から供給されるが、２次元電子ガスが形成されるのはＧａＮ層１０１側である。界面付近のＧａＮ層１０１はノンドープであり、電子の散乱源が少ないため、高い移動度が得られる。上記の構成は従来より知られるものと同様である。
次に、図１（ｂ）に示されるように、全面に第１の絶縁層１０３を形成する（第１絶縁層形成工程）。第１の絶縁層１０３は、例えばＳｉＯｘ（ｘ＝１〜２）で構成され、例えば２５０ｎｍ程度の厚さであり、充分な絶縁性を有する。この形成は、ＧａＮ層１０１、ＡｌＧａＮ層１０２に悪影響を与えない温度で例えばプラズマＣＶＤ法によって行うことができる。
次に、図１（ｃ）に示されるように、フォトリソグラフィを行い、フォトレジストパターン１０４を形成する（リソグラフィ工程）。フォトレジストパターン１０４は、リセス領域が形成されるべき箇所が開口されたパターンとなっている、この開口部の大きさは、例えば７．５μｍ程度である。フォトレジストパターン１０４の厚さは、以降に行われるドライエッチング等の際にも耐えうる厚さとして、０．５〜５．０μｍ、より好ましくは１．０〜２．０μｍである。
次に、図１（ｄ）に示されるように、第１の絶縁層１０３のドライエッチングを行う（絶縁層エッチング工程）。このエッチングは、例えばＣＦ４等のフッ素系のエッチングガスを用いたドライエッチングによってフォトレジストやＡｌＧａＮに対する高い選択性をもって行うことができる。これによって、リセス領域が形成されるべき箇所で第１の絶縁層１０３が開口された形状となる。また、このドライエッチングには高い異方性があり、図中の下側に向かってのみエッチングが進むため、エッチングされた断面形状を、図示されるような垂直に近い形状とすることができる。
次に、図１（ｅ）に示されるように、ＡｌＧａＮ層１０２、ＧａＮ層１０１の半導体積層構造をエッチングし、リセス構造を形成する（半導体エッチング工程）。このエッチングは、例えば塩素系等、前記の第１の絶縁層１０３の場合と異なるエッチングガスを用いたドライエッチングによって、フォトレジストやＳｉＯｘに対する高い選択性をもって行うことができる。なお、ＡｌＧａＮ層１０２をエッチングする場合と、ＧａＮ層１０１をエッチングする場合とでエッチングガスを切り替えてもよい。一方で、図１（ｄ）、（ｅ）の工程において、第１の絶縁層１０３、ＡｌＧａＮ層１０２、ＧａＮ層１０１を同一のエッチングガスを用いて連続してエッチングしてもよい。ＧａＮ層１０１のエッチングは、リセス領域１１０におけるリセス構造が所望の深さとなるまで、すなわち、充分にＡｌＧａＮ層１０２／ＧａＮ層１０１の界面が露出するまで行われる。この際、発光分析等によってＡｌＧａＮ層１０２／ＧａＮ層１０１の界面までエッチングが行われたことは判定でき、その後に行うエッチングの時間を制御することによって、例えば、リセス領域の深さをこの界面よりも１２ｎｍ下とすることができる。これにより、リセス領域１１０が形成される。このドライエッチングにも前記と同様に高い異方性があるため、エッチングされた断面形状を、図示されるような垂直に近い形状とすることができる。従って、リセス領域１１０における平坦部である底面の幅を、フォトレジストパターン１０４における開口の幅と略等しくすることができる。
なお、ドライエッチング後にはリセス領域１１０の側面にエッチング生成物が付着することがあるため、アッシング等によるドライ洗浄や、希王水等によるウェット洗浄処理等を行ってリセス構造中のエッチング生成物を除去する洗浄工程を行うことが好ましい。特に、ウェットエッチング処理を行った場合には、フォトレジストパターン１０４に影響を与えずにこれを除去することができる。
次に、図１（ｆ）に示されるように、この状態で第１の絶縁層１０３のウェットエッチングを行う（絶縁層サイドエッチング工程）。これは、例えば、フッ酸系のエッチング液（例えばバッファードフッ酸）を使って行うことができる。このエッチングは、前記のドライエッチングとは異なり、異方性ではないため、図中の左右の方向にもサイドエッチングが進む。従って、横方向に露出した第１の絶縁層１０３は図中におけるリセス領域１１０の外側に向かってサイドエッチングされ、図１（ｆ）に示されるように、第１の絶縁層１０３において形成された開口は、フォトレジストパターン１０４における開口よりも広くなる。なお、この際に、このエッチング液によってＡｌＧａＮ層１０２、ＧａＮ層１０１、フォトレジストパターン１０４は影響を受けない。このサイドエッチングの量は、エッチング時間によって制御することが可能であり、例えばこのサイドエッチング量を０．３〜１．０μｍ程度とすることができる。これにより、フォトレジストパターン１０４の下部には空洞が形成される。
次に、図１（ｇ）に示されるように、この状態で電極材料１０５を全面に形成する（電極成膜工程）。電極材料１０５は、ＧａＮ等とオーミックコンタクトが取れる材料であり、例えば半導体層側にＴｉ、その上にＡｌを形成した積層構造とする。その形成方法としては、低温でこれらを形成できる方法、例えば蒸着法やスパッタリング法を用いることができる。この際、図１（ｇ）に示されるように、フォトレジストパターン１０４の下部の空洞まで電極材料１０５が回り込んだ形状とすることが好ましい。このためには、例えば、蒸着源に対してこの構造が形成されたウェハを傾斜させて設置し、かつウェハが回転できる構成とすることが好ましい。これにより、図１（ｇ）に示された形態が容易に得られる。ここでは、リセス領域１１０の外側においては電極１０６の断面形状はテーパ化、すなわち、電極材料１０５の表面が外周部に向かって低くなる形状となる。このテーパ部は、リセス領域１１０から半導体層の表面に延伸している。例えば、第１の絶縁層１０３の厚さを０．２５μｍとした場合に、このテーパ化した領域（テーパ部）の長さ（図１（ｇ）中の矢印で示された領域の長さ）を０．２〜０．６μｍとすることができる。このテーパ角度は、例えば、２０〜６０°の間とすることができる。この領域は図６（ｇ）におけるオーバーラップ領域に相当するが、この製造方法においてはこの領域は自己整合的に形成される。また、フォトレジストパターン１０４の開口部における電極材料１０５の厚さは略均一となるため、この開口部直下には平坦部が形成される。
次に、図１（ｈ）に示されるように、フォトレジストパターン１０４を除去する（リフトオフ工程）。これは、例えば、フォトレジスト用剥離液（リムーバ）を用いて行うことができる。この際、図１（ｇ）では電極材料１０５は全面に形成されていたが、フォトレジストパターン１０４上の電極材料１０５は、フォトレジストパターン１０４と同時に除去され、パターニングされた電極１０６が形成される。この電極１０６の上面においては、前記の通り、フォトレジストパターン１０４の開口部に対応する箇所に平坦部が形成され、その周囲にテーパ化した領域が形成されている。この平坦部の大きさは、リセス領域の底部の大きさに略等しい。一方、電極１０６の底面の形状はリセス領域の底部の形状と等しくなるため、電極１０６の上面の平坦部の大きさと底面の平坦部の大きさは略等しくなり、これらはフォトレジストパターン１０４の開口部の大きさに略等しい。なお、以上の場合の平坦部とは、前記の構造に起因してテーパ化した領域とは対照的な領域であり、前記のドライエッチングの状態、蒸着法、スパッタリング法等における成膜状態に起因して生ずる若干の不均一性が生じている略平坦な場合も、この平坦部に含まれる。
その後、図１（ｉ）に示されるように、これらの構造の上に更に第２の絶縁層１０７が形成される（第２絶縁層形成工程）。第２の絶縁層１０７は、前記の第１の絶縁層１０３と同様の材料とし、同様の形成法で２５０ｎｍ程度の厚さで形成することができる。その後、例えば５００℃程度で３０分程度の熱処理を行うことにより、電極１０６とＧａＮ層１０１等との良好なオーミックコンタクトが得られる。その後、例えば、この電極１０６に接続されたボンディングパッド上の第２の絶縁層１０７が除去され、外部に接続される。なお、図１（ｉ）の構造が実現できる材料であれば、第２の絶縁層１０７として用いることができ、必ずしも第１の絶縁層１０３と同じ材料とする必要はない。例えば、Ｓｉ３Ｎｘ（ｘは４に近い値の指数）とすることができる。
この製造方法によれば、図１（ｇ）において、電極材料１０５は全面に形成され、しかもリセス領域１１０内にも自動的に形成される。この際、前記のように、第１の絶縁層１０３の開口がリセス領域１１０の開口よりも大きくなっているため、蒸着法等を用いることにより、リセス領域１１０の側面や端部付近にも確実に形成することができる。すなわち、この製造方法においては、リセス領域１１０を形成すれば、その後で自己整合的に電極１０６が形成される。従って、リセス領域１１０よりも電極１０６を大きくするオーバーラップ領域を意図的に設ける必要がない。
また、リセス領域１１０の形成から電極１０６のパターニングまで（図１（ａ）〜（ｈ））が、１回のリソグラフィ工程を用いて行われる。従って、製造工程が単純化される。
また、図１（ｇ）（ｈ）に示されるように、リフトオフ工程によって電極材料１０５がパターニングされる際、リセス領域の端部の外側には、第１の絶縁層１０３がサイドエッチングによって後退したために空洞が存在する。この際、図１（ｇ）の状態においてフォトレジストパターン１０４の厚さが充分であれば、フォトレジストパターン１０４の上部に形成された電極材料１０５と、リセス領域１１０中に形成された電極材料１０５とは完全に分断されている。従って、リフトオフ工程を特に容易に行うことができる。なお、このリフトオフ工程の後で、第１の絶縁層をウェットエッチング等の方法で除去してもよい。
また、図１（ｉ）における熱処理工程においては第２の絶縁層１０７が形成されているが、電極１０６が第２の絶縁層１０７から露出している箇所がある場合には、電極１０６が酸化されることによって電極１０６自身の抵抗が高くなったり、その長期信頼性に問題が生ずる場合がある。これに対して、この製造方法においては、図１（ｆ）（ｇ）に示されるように、電極材料１０５の成膜時に前記の空洞が存在するために、電極１０６のリセス領域の端部における断面形状は、急峻とはならず、図１（ｇ）に示されるようなテーパ形状となる。従って、電極１０６が形成された後で第２の絶縁層１０７を形成する場合にも、その被覆性が良好であり、電極１０６が第２の絶縁層１０７から露出しにくくなっている。従って、この構造を用いたＨＥＭＴの信頼性は高くなる。
なお、図１において示された構造は、ＨＥＭＴのソース及びドレインに対して共通に用いることができる。図１（ｈ）の段階でこのＨＥＭＴを上面から見た構造の一例が図２である。ここでは、短冊状にドレイン１１、ソース１２、ドレイン１３が交互に配列され、これらの間に点線で示されるようにゲート１４が形成される。ドレイン１１、１３、ソース１２中において、電極１０６とリセス領域１１０の関係は図２におけるドレイン１１において示す形態となっており、図１（ｈ）は図２中のＩ−Ｉ間の断面図に対応する。ドレイン１３、ソース１２についても同様の構造である。すなわち、ドレインとソースの全てにおいて、リセス領域１１０よりも広い電極１０６が自己整合的に形成される。
なお、図１において、電極１０６は図１（ｇ）で形成されるが、その厚さがこの状態では不充分な場合には、図１（ｉ）の後で、厚さが必要な部分上の第２の絶縁層１０７を除去した後に、めっき等の方法によって金属材料を追加形成してこれを厚くすることもできる。
（第２の実施の形態）
上記の製造方法において、リソグラフィ工程の後（フォトレジストパターン１０４が形成された後）、かつ電極成膜工程の前（電極材料１０５が形成される前）に絶縁層サイドエッチング工程を行っても、同様の効果を奏することは明らかである。図３（ａ）〜（ｈ）は、前記の製造方法の一部をこの観点で変更した製造方法を示す工程断面図である。この製造方法においては、第１の実施の形態に係る製造方法よりも更に工程を簡略化している。
図３（ａ）（ｂ）（ｃ）については、前記の第１の実施の形態に係る製造方法における図１（ａ）（ｂ）（ｃ）と同様であるため、説明は省略する。
図３（ｄ）において、フォトレジストパターン１０４をマスクにして第１の絶縁層１０３がエッチングされるが、この際には、第１の実施の形態の場合ではドライエッチングを用いていたのに対して、ウェットエッチングを用いる。このウェットエッチングは、図１（ｆ）における場合と同様に、バッファードフッ酸等を用いて行うことができる。この際、ウェットエッチングには異方性がないので、上下方向及び左右方向にエッチングが進行する。従って、第１の絶縁層１０３はフォトレジストパターン１０４よりも大きな開口でパターニングされ、図３（ｄ）に示される形状となる。すなわち、この場合には、前記の絶縁層エッチング工程を省略し、絶縁層サイドエッチング工程が絶縁層エッチング工程を兼ね、かつ、これを半導体エッチング工程の前に行っている。
次に、図３（ｅ）において、図１（ｅ）と同様に、ＡｌＧａＮ層１０２、ＧａＮ層１０１がドライエッチングされる（半導体エッチング工程）。ただし、図１（ｅ）においてマスクとなるのはフォトレジストパターン１０４と垂直形状に加工された第１の絶縁層１０３であったのに対して、この場合には、第１の絶縁層１０３の厚さの分だけ離れた距離にあるにあるフォトレジストパターン１０４である。従って、このドライエッチングにおける異方性は弱まり、リセス領域１１０の側面の形状も図１（ｅ）の場合と比べてテーパ化し、図３（ｅ）に示された形状となり、例えばこの角度は２０〜８０°となる。ただし、フォトレジストパターン１０４の開口部においては、ドライエッチングの際に照射されるイオンは均一に垂直に入射するため、この開口部直下のリセス構造の底面は略平坦となる。
その後、図３（ｆ）において、電極材料１０５が図１（ｇ）の場合と同様に形成され、図３（ｇ）において、図１（ｈ）の場合と同様にリフトオフ工程が行われ、パターニングされた電極１０６が形成される。この際、第１の実施の形態と同様に、この電極１０６の上面においても、フォトレジストパターン１０４の開口部に対応する箇所に略平坦部が形成され、その周囲にテーパ化した領域（テーパ部）が形成されている。この略平坦部の大きさは、リセス領域の底部の大きさに略等しい。一方、電極１０６の底面の形状はリセス領域の底部の形状と等しくなるため、第１の実施の形態の場合とは異なり、底部においても周囲にテーパ化した領域が形成される。しかしながら、上記の通り、底面における略平坦部の大きさはフォトレジストパターン１０４の開口部の大きさに略等しくなり、これは上面の平坦部の大きさと略等しい。
図３（ｈ）において、第２の絶縁層１０７が形成され、熱処理が行われる点についても図１（ｉ）と同様である。従って、この製造方法によって、第１の実施の形態に係る製造方法と同様に、信頼性の高いＨＥＭＴを製造することができる。
この際、第１の実施の形態に係る製造方法とは異なり、第１の絶縁層１０３のドライエッチングを行わずに同様にこのＨＥＭＴを製造することができる。従って、第１の実施の形態に係る製造方法よりも更にその製造方法を単純化することができる。半導体エッチング工程と電極成膜工程との間に洗浄工程を行うことが好ましいことも、第１の実施の形態と同様である。
また、この製造方法において形成される電極１０６の形状は、第１の実施の形態とは異なるが、この電極１０６は、リセス構造の底面と接する底面と、その上面において、略等しい大きさの略平坦部を具備するという点では同様である。すなわち、以上の製造方法によれば、この構造の電極を具備する半導体装置が得られる。また、この電極の上面の平坦部の周囲にはテーパ部が形成されているという点も同様である。前記の通り、リフトオフ工程の後に第１の絶縁層を除去することもできるが、これを除去しない場合には、このテーパ部の周囲には第１の絶縁層が残っている。
（電極の形状）
図４は、従来の製造方法によって製造された場合の電極の断面形状と、上記の２つの実施の形態で製造された場合の電極の断面形状とを比較した図である。図４（ａ）は、図６に示された従来の製造方法による電極の形状であり、図４（ｂ）、（ｃ）は、それぞれ図１、図３の製造方法による電極の形状である。図６に示された従来の製造方法によれば、図４（ａ）に示されるように、電極材料２０８がリセス構造中の底面、側面、及び周辺にコンフォーマルに形成されるため、その上面においてはリセス構造の中央においてくぼんだ形状となる。これに対して、図１、図３の製造方法によれば、電極材料はリセス領域に対して自己整合的かつリセス深さに対して充分厚く形成されるため、図４（ｂ）（ｃ）に示されるように、このくぼみは存在しない。
従って、上記の実施の形態の製造方法によって製造された電極は、図４（ｂ）（ｃ）に示されるように、リセス構造の底面と接する底面部１５１と、リセス構造の側面と底面部１５１とに接する側面部１５２と、底面部１５１と対向した平坦部１５３を有し、上側に存在する上面部１５４と、その外側のテーパ部１５５とから構成される。テーパ部１５５は、側面部１５２と上面部１５４とに隣接し、半導体層の上面に延伸している。また、平坦部１５３においてこの電極が最も厚く形成されている。なお、上面部１５４において、電極が段階的又は連続的に薄くなる構成としてもよく、あるいは、テーパ部１５５は、平坦部１５３と隣接していてもよい。一方、図５に示される従来の製造方法による電極においても上面に平坦な部分は形成されているが、この部分はその周囲よりも低く、この部分で電極の厚さが最も厚くなってはいない。前記の通り、電極表面にこうした平坦部１５３やテーパ部１５５が形成されていることは、第２の絶縁層１０７の被覆性において好ましい影響を及ぼす。
図４（ｂ）（ｃ）の形状は、上面部１５４の大部分が平坦部１５３となっている場合であるが、電極材料１０５の形成方法によっては、図４（ｄ）に示されるように、平坦部１５３が上面部１５４のごく一部を占める程度に小さくなる場合もある。この場合、上面部１５４全体が上側に凸形状となり、上面部１５４とテーパ部１５５とが連続した形状となる。しかしながら、この構造においても、図４（ａ）に示されるような表面高さが急峻に変化する箇所が存在しないため、第２の絶縁層１０７の被覆性が良好であるという点は同様である。
なお、上記のいずれの実施の形態においても、電子供給層であるＡｌＧａＮ層１０２の上に第１の絶縁層１０３が形成された構造について記載したが、ＡｌＧａＮ層１０２上に他の半導体層、例えばキャップ層が形成され、その上に第１の絶縁層１０３が形成される場合においても同様である。キャップ層としては、電子供給層よりもＡｌ組成ｘの小さいＡｌＧａＮ層、又はＧａＮ層を用いることができる。また、この層はノンドープでもドープしてもよく、Ａｌ組成やドーピング量が厚さ方向にわたって変化する設定や多層構造としてもよい。例えば、表面側をｘ＝０である（ＧａＮ）厚さ２ｎｍのＳｉドープ層とし、ＡｌＧａＮ層１０２側はｘ＝０．１である厚さ３ｎｍのノンドープ層とすることができる。
また、電子供給層となるＡｌＧａＮ層１０２として、単層構造ではなく多層構造を用いることもできる。この場合、例えば下側を前記のｘ＝０．２６で厚さ７ｎｍのノンドープ層、上側をｘ＝０．３で厚さ１８ｎｍのノンドープ層とすることもできる。また、ＧａＮ層１０１とＡｌＧａＮ層１０２との間にＡｌＮスペーサ層を形成してもよい。
以上の場合においても、リセス領域１１０を形成する工程（半導体エッチング工程）におけるエッチング条件が異なるだけで、これ以外の工程を同様に行うことができる。
同様に、第１、第２の絶縁層１０３、１０７についても、同様に半導体上に成膜でき、かつ、同様にウェットエッチングやドライエッチングが適用できる材料であれば、ＳｉＯｘ以外の材料を適用することができる。
なお、上記の例においては、電子走行層としてＧａＮ、電子供給層としてＡｌＧａＮを用いたＨＥＭＴについて説明した。しかしながら、２次元電子ガスを用い、リセス構造の側面においてコンタクトをとることが必要な半導体装置であれば、同様に本願発明が適用でき、同様の効果を奏することは明らかである。例えば、電子走行層としてＡｌＧａＡｓ、電子供給層としてＧａＡｓを用いたＨＥＭＴにおいても同様である。
更に、ＨＥＭＴに限らず、半導体層において形成されたリセス構造中に電極を具備する半導体装置であれば、本願発明が同様に適用できることは明らかである。例えば、ＭＥＳＦＥＴ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等に対しても同様である。
本発明の第１の実施の形態に係る製造方法を示す工程断面図である。 本発明の実施の形態に係る半導体装置を上面から見た構成図である。 本発明の第２の実施の形態に係る製造方法を示す工程断面図である。 本発明の実施の形態に係る製造方法によって製造された電極の断面形状と、従来の製造方法によって製造された電極の断面形状とを比較した図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置の製造方法の一例を示す工程断面図である。
符号の説明
１１、１３
１２ ソース
１４ ゲート
１０１、２０３ ＧａＮ層
１０２、２０４ ＡｌＧａＮ層
１０３ 第１の絶縁層
１０４、２０６、２０９ フォトレジストパターン
１０５、２０８ 電極材料
１０６、２０５ 電極
１０７ 第２の絶縁層
１１０、２０７ リセス領域
１５１ 底面部
１５２ 側面部
１５３ 平坦部
１５４ 上面部
１５５ テーパ部
２０１ 基板
２０２ 緩衝層

Claims (13)

  1. 半導体層において形成されたリセス構造中に電極を形成する、半導体装置の製造方法であって、
    前記半導体層の表面に第１の絶縁層を形成する第１絶縁層形成工程と、
    前記第１の絶縁層上に、開口部を有するフォトレジストパターンを形成するリソグラフィ工程と、
    前記フォトレジストパターン及び前記第１の絶縁層をマスクにして前記半導体層をエッチングして前記開口部において前記リセス構造を形成する半導体エッチング工程と、
    電極材料を成膜する電極成膜工程と、
    前記フォトレジストパターンを除去することによって前記電極材料をパターニングし、前記電極を形成するリフトオフ工程と、を具備し、
    前記リソグラフィ工程と前記電極成膜工程との間に、前記第１の絶縁層に対し、前記フォトレジストパターン中の前記開口部の箇所に、前記開口部よりも広い開口を形成する絶縁層サイドエッチング工程を行うことを
    特徴とする半導体装置の製造方法。
  2. 前記リソグラフィ工程と前記半導体エッチング工程との間に、前記第１の絶縁層をドライエッチングする絶縁層エッチング工程を具備し、
    前記絶縁層サイドエッチング工程を、前記半導体エッチング工程と前記電極成膜工程との間に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁層サイドエッチング工程を、前記リソグラフィ工程と前記半導体エッチング工程との間に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁層サイドエッチング工程は、前記第１の絶縁層をウェットエッチングすることにより行われることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
  5. 前記半導体エッチング工程と前記電極成膜工程との間に、前記リセス構造中の前記半導体層を洗浄する洗浄工程を具備することを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法。
  6. 前記リフトオフ工程の後に、前記電極上に第２の絶縁層を形成する第２絶縁層形成工程を具備することを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２絶縁層形成工程の後に、熱処理を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記電極成膜工程において、前記電極材料は、蒸着法によって成膜されることを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置の製造方法。
  9. 前記半導体層は積層構造であり、前記電極は前記積層構造中の界面に接続されることを特徴とする請求項１から請求項８までのいずれか１項に記載の半導体装置の製造方法。
  10. 請求項１から請求項９までのいずれか１項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。
  11. 半導体層において形成されたリセス構造を埋め込んだ構造の電極が形成された半導体装置であって、
    前記電極は、
    前記リセス構造の底面と接する底面部と、
    前記リセス構造の側面と接する側面部と、
    前記底面部と対向した平坦部を有し、上側に存在する上面部と、
    該上面部の周囲において、前記半導体層の上面に延伸し、かつ前記電極の表面が外周部に向かって低くなるテーパ部と、
    を具備することを特徴とする半導体装置。
  12. 前記テーパ部は、前記側面部と前記上面部とに隣接することを特徴とする請求項１１に記載の半導体装置。
  13. 前記平坦部において前記電極が最も厚く形成されていることを特徴とする請求項１１又は１２に記載の半導体装置。
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