TWI788692B - 功率半導體元件及其形成方法 - Google Patents

功率半導體元件及其形成方法 Download PDF

Info

Publication number
TWI788692B
TWI788692B TW109126362A TW109126362A TWI788692B TW I788692 B TWI788692 B TW I788692B TW 109126362 A TW109126362 A TW 109126362A TW 109126362 A TW109126362 A TW 109126362A TW I788692 B TWI788692 B TW I788692B
Authority
TW
Taiwan
Prior art keywords
iii
group
semiconductor
electrode
layer
Prior art date
Application number
TW109126362A
Other languages
English (en)
Other versions
TW202207472A (zh
Inventor
陳誌濠
敦俊儒
沈依如
Original Assignee
晶元光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 晶元光電股份有限公司 filed Critical 晶元光電股份有限公司
Priority to TW109126362A priority Critical patent/TWI788692B/zh
Priority to CN202110890138.3A priority patent/CN114068698A/zh
Publication of TW202207472A publication Critical patent/TW202207472A/zh
Application granted granted Critical
Publication of TWI788692B publication Critical patent/TWI788692B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Abstract

一種功率半導體元件，包括：基板；位於基板上的疊層，其依序包括III-V族半導體緩衝結構、III-V族半導體通道結構、和III-V族半導體阻障結構；位於疊層上的第一電極，並與該疊層之間形成歐姆接觸；位於疊層上的第二電極，並與該疊層之間形成蕭特基接觸；以及位於第二電極下的V族元素供應層，其覆蓋III-V族半導體阻障結構之部分表面。

Description

功率半導體元件及其形成方法
本發明是關於半導體元件，特別是一種功率半導體元件。
高電子遷移率電晶體(high electron mobility transistor, HEMT)為一種場效電晶體(field effect transistor, FET)。高電子遷移率電晶體的閘極金屬層大部分是以鎳金屬與下方的磊晶層作接觸，其又稱為蕭特基接觸(Schottky contact)。高電子遷移率電晶體具有高崩潰電壓(breakdown voltage)和高能隙等物理特性，可被置於高溫或高電壓和高電流的環境下操作。當閘極金屬層與磊晶層之間的蕭特基接觸不健全，則元件容易失效，且壽命短。
一種功率半導體元件，包括：基板；疊層，位於基板上，其中疊層依序包括III-V族半導體緩衝結構、III-V族半導體通道結構、和III-V族半導體阻障結構；第一電極，位於疊層上，並與疊層之間形成歐姆接觸；第二電極，位於疊層上，並與疊層之間形成蕭特基接觸；以及V族元素供應層，位於第二電極下，且覆蓋III-V族半導體阻障結構之部分表面。
一種功率半導體元件的形成方法，包括：提供基板；形成疊層於基板上，其中疊層依序包括III-V族半導體緩衝結構、III-V族半導體通道結構、和III-V族半導體阻障結構；形成第一電極於疊層上；形成V族元素供應層於疊層上，且覆蓋III-V族半導體阻障結構之部分表面；以及形成第二電極於V族元素供應層上。
以下揭露提供了許多的實施例，用於實施本發明的不同部件。組件和配置的具體範例描述如下，但這些實施例並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明可在各種實施例中重複元件符號及/或字母。除非另外指定，相似元件符號引用於相似元件上，以相同或相似材料，使用相同或相似方法來形成。
再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位。當裝置被轉至其他方位(旋轉90°或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
本發明實施例提供一種功率半導體元件及其形成方法，特別適用於高電子遷移率電晶體(high electron mobility transistor, HEMT)。在一些實施例中，會在建構任何電晶體結構前，先沉積鈍化層(passivation layer)，以對基板上的磊晶層提供保護。在製作電極的過程中，需要在預定的區域對鈍化層進行蝕刻，使得後續形成的電極(例如閘極)能夠與下方的磊晶層形成電性接觸(例如蕭特基接觸(Schottky contact))。由於蝕刻鈍化層所使用的電漿轟擊會損害到磊晶層中的半導體化合物的結構，使其造成缺陷。藉由在蝕刻鈍化層(passivation layer)後，並在形成電極前，沉積含有V族元素的化合物，以修補蝕刻製程對鈍化層下方的磊晶層所造成的缺陷。如此一來，將減少半導體元件失效的問題、提升半導體元件的特性和可靠度。
第1A至1G圖是根據本發明的一些實施例繪示出功率半導體元件10的製造步驟中間階段的剖面示意圖。在本實施例中，功率半導體元件10為空乏型高電子遷移率電晶體(depletion mode (D-mode) HEMT)。如第1G圖所示，功率半導體元件10包括：基板100，位於基板100上的疊層110包括III-V族半導體成核層112、III-V族半導體緩衝結構114、III-V族半導體通道結構116、III-V族半導體阻障結構118，位於部份疊層110上的介電層120，分別位於疊層110上的第一電極(例如源極)140與第三電極(例如汲極)150，位於疊層110上並介於第一電極140與第三電極150之間的第二電極(例如閘極)190，以及位於第二電極190下的V族元素供應層170覆蓋III-V族半導體阻障結構118之部分表面。第二電極190包含金屬或金屬化合物具有比III-V族半導體阻障結構118具有較高的功函數。第二電極190與III-V族半導體阻障結構118之間形成高電阻接觸，例如蕭特基接觸(Schottky contact)。
於功率半導體元件10的製造步驟中，如第1A圖所示，先在基板100之上形成疊層110。疊層110的形成包括在基板100上形成III-V族半導體成核層112，在III-V族半導體成核層112之上形成III-V族半導體緩衝結構114，在III-V族半導體緩衝結構114之上形成III-V族半導體通道結構116，並在III-V族半導體通道結構116之上形成III-V族半導體阻障結構118。III-V族半導體緩衝結構114可包括由單膜層或具有複數個子層的多膜層(未繪示)構成。在一些實施例中，III-V族半導體緩衝結構包括由兩層子層交互堆疊而成的超晶格結構(superlattice structure) (未繪示)。
在一些實施例中，基板100為半導體基板或絕緣基板。絕緣基板的材料包括藍寶石。半導體基板的材料包括元素半導體例如矽或鍺、化合物半導體例如碳化矽、氮化鎵、氮化鋁、氮化鋁鎵、或其組合。或者，基板100為多膜層(multi-layered)基板，例如絕緣層上矽(silicon-on-insulator, SOI)基板。在其他實施例中，於成長基板上磊晶形成的疊層110，可經由晶圓移轉(wafer transfer) 製程將疊層110接合於基板100上，並移除成長基板再繼續後續製程，基板100包括玻璃、塑膠、陶瓷、金屬等材料。在本實施例中，基板100例如為矽基板，厚度約為1000μm至1200μm。不同磊晶條件可選用不同晶面的矽基板於其上成長磊晶結構，例如包括Si(111)或Si(110)。上述的III-V族半導體成核層112、III-V族半導體緩衝結構114、III-V族半導體通道結構116、III-V族半導體阻障結構118係以磊晶方式成長於矽基板的(111)面上，並沿[0001]方向成長。
在一些實施例中，III-V族半導體成核層112、III-V族半導體緩衝結構114、III-V族半導體通道結構116及III-V族半導體阻障結構118的材料包括III-V族化合物半導體材料，例如III族氮化物。III族氮化物包括Inx Aly Ga1-(x+y) N，其中0≤x≤1，0≤y≤1， x+y≤1，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(InAlN)、氮化銦鎵(InGaN)、氮化銦鋁鎵(InAlGaN)、或其組合。可以藉由金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他合適製程、或其組合來形成上述的III-V族化合物半導體材料。通道結構116、阻障結構118可以分別由單層或多層子層構成。
III-V族半導體成核層112具有介於約1nm和約500nm之間的厚度，例如約200nm。III-V族半導體成核層112可以緩解基板100與上方成長的膜層之間的晶格差異，以提升磊晶品質。在其他實施例中，可以不設置III-V族半導體成核層112，直接在基板100上方形成III-V族半導體緩衝結構114，以簡化製程步驟，且亦可達到改善的效果。
在一些實施例中，III-V族半導體緩衝結構114的材料包括氮化鋁鎵。III-V族半導體緩衝結構114的厚度介於約為數微米(μm)或數十微米之間，例如4.0μm和5.0μm之間，例如約4.5μm。III-V族半導體緩衝結構114的材料為摻雜的或未摻雜的材料。在一些實施例中，III-V族半導體緩衝結構114的材料為碳摻雜材料，以提高III-V族半導體緩衝結構114的電阻值，例如碳摻雜之氮化鋁鎵(carbon-doped AlGaN)，其碳摻雜濃度可隨著成長厚度方向漸變或亦可為固定的。III-V族半導體緩衝結構114可減緩基板100與 III-V族半導體通道結構116之間因晶格不匹配所造成的應變(strain)，以防止缺陷形成於上方的III-V族半導體通道結構116中。
在一些實施例中，III-V族半導體通道結構116的材料具有第一能階及第一晶格常數， III-V族半導體阻障結構118的材料具有第二能階及第二晶格常數。第二能階大於第一能階，以及第二晶格常數不同於(例如小於)第一晶格常數。在本實施例中，III-V族半導體通道結構116及III-V族半導體阻障結構118為本質半導體。III-V族半導體通道結構116以及III-V族半導體阻障結構118自身形成自發性極化(spontaneous polarization)，且因其不同晶格常數形成壓電極化(piezoelectric polarization)，進而在III-V族半導通道結構116及III-V族半導阻障結構118間的異質接面產生二維電子氣(未繪示) 。因此III-V族半導體通道結構116的材料包括氮化鎵、氮化鋁鎵、氮化銦鎵或氮化鋁銦鎵。III-V族半導體阻障結構118的材料包括氮化鎵、氮化鋁鎵、氮化銦鎵或氮化鋁銦鎵，且其材料之能階高於III-V族半導體通道結構116的材料能階。於本實施例中，III-V族半導體通道結構116包括氮化鎵，III-V族半導體阻障結構118的材料包括氮化鋁鎵。III-V族半導體通道結構116具有介於約100nm和300nm之間的厚度，例如約200nm。III-V族半導體阻障結構118(氮化鋁鎵)具有介於約10nm和30nm之間的厚度，例如約20nm。
根據本發明的一些實施例，III-V族半導體阻障結構118包括一高能階材料層及一蓋層(未繪示)於高能階材料層上。根據本發明的一實施例，蓋層的材料能階高於高能階材料層的能階，藉由蓋層提升III-V族半導體阻障結構118整體能階，進而提升二維電子氣的濃度。根據本發明的一實施例，高能階材料層的能階高於蓋層的能階，蓋層的材料可為GaN，其厚度介於約1nm和50nm之間，例如約20nm至50nm，或約1nm至10nm。根據一些實施例，蓋層的形成有助於避免元件發生電流崩潰。
如第1B圖所示，在III-V族半導體阻障結構118之上形成一或多個介電層120(亦可稱作鈍化層)，以保護III-V族半導體阻障結構118免於在後續的製程中氧化。介電層120的材料包括氧化物(例如氧化矽)、氮化物(例如氮化矽或碳氮化矽)、矽化物(例如磷矽酸玻璃(phospho-silicate glass, PSG)、硼矽酸玻璃(boro-silicate glass, BSG)、硼摻雜磷矽酸玻璃(boron-doped phospho-silicate glass, BPSG))、氮氧化物(例如氮氧化矽)、或其組合。形成介電層120的方式包括但不限於物理氣相沉積(PVD)，例如蒸鍍法或濺鍍法、化學氣相沉積(CVD)、旋轉塗布法(spin-on coating)、或其組合。第1B圖雖然僅繪示出一個介電層120，但本發明並不以此為限，介電層120可以是多膜層。
如第1C圖所示，在介電層120上形成開口130S、開口130G、和開口130D，以分別露出下方的III-V族半導體阻障結構118部分上表面。開口130S、開口130G、和開口130D將分別作為形成第一電極140、第二電極190、和第三電極150的位置。開口130S、開口130G、和開口130D可於同一製程形成，或於不同製程分別形成，例如先形成開口130S及開口130D，再於另一道製程形成開口130G。開口130S、開口130G、和開口130D的形成方式包括但不限於乾蝕刻製程、濕蝕刻製程或其組合。濕蝕刻製程以包括浸洗、噴洗等方式，在酸性溶液例如稀氫氟酸(diluted hydrofluoric acid, DHF)、含氫氟酸(hydrofluoric acid, HF)溶液、硝酸(nitric acid, HNO3 )、及/或醋酸(acetic acid, CH3 COOH)、或鹼性溶液例如氫氧化鉀(potassium hydroxide, KOH)溶液及/或氨水(ammonia)、或其他適合的濕蝕刻劑中進行。乾蝕刻製程包括電漿蝕刻(plasma etching) 、感應耦合電漿蝕刻(inductively coupled plasma etching, ICP)、反應離子蝕刻(reactive ion etching, RIE)、或其組合。在本實施例中，開口130G的形成係使用乾蝕刻製程。
如第1D圖所示，在開口130S和開口130D中分別形成第一電極140和第三電極150。在一些實施例中，第一電極140和第三電極150與III-V族半導體阻障結構118之間形成低電阻接觸，例如歐姆接觸。第一電極140和第三電極150包括功函數介於4.1及4.3之間的金屬，例如銀、鋁、鎢、鉭、鎘、鋯、鈦、或其組合。可以利用物理氣相沉積、原子層沉積、電鍍法(plating)、或其組合來形成第一電極140和第三電極150的材料層。之後，使用微影製程和蝕刻製程來形成第一電極140和第三電極150。在一些實施例中，在形成第一電極140和第三電極150後進行快速熱退火製程，使得第一電極140和第三電極150分別與下方的疊層110形成合金，降低歐姆接觸的電阻值。
在一些實施例中，在開口130G中(預計形成第二電極的區域)進行表面處理135。表面處理135包括但不限於以酸性物質處理III-V族半導體阻障結構118的表面。例如，表面處理135使用五氯化磷(phosphorus pentachloride, PCl5 )、鹽酸(hydrochloric acid, HCl)、或其組合，以浸洗、噴洗、或其他的方式來完成。
本案發明人發現，在功率半導體元件製程中，例如用來在介電層120中形成開口的蝕刻過程(例如乾蝕刻)會使III-V族半導體阻障結構118的表面形成缺陷，例如因蝕刻製程使得其表面失去其組成中的V族元素，進而在開口例如開口130G所暴露的III-V族半導體阻障結構118部分上表面造成例如V族元素空缺、及/或其表面產生多餘III族元素(例如鎵或鋁)聚積物(aggregate)等表面缺陷。V族元素空缺與III族元素聚積物(aggregate)使III-V族半導體阻障結構118的表面不平整。在一些實施例中，進行表面處理135以去除III族元素聚積物，有利於後續製程各層的披覆、及/或有利於於後續製程中形成的V族元素供應層170對III-V族半導體阻障結構118表面的V族元素空缺進行修復。表面處理135的機制將以示意圖的方式，於後詳述。
第3A至3D圖是根據本發明的一些實施例繪示出在進行表面處理42之前及之後III-V族半導體層32，例如III-V族半導體阻障結構118的表面30的結構變化示意圖。
如第3A圖所示，III-V族半導體層32包括例如氮化鋁鎵，其中鋁和鎵為III族元素，氮為V族元素。如第3B圖所示，在進行乾蝕刻製程例如電漿蝕刻38的製程中，III-V族半導體層32的表面30會受到電漿的衝擊。由於氮元素具有相對低的原子質量，電漿蝕刻38的製程會將III-V族半導體層32的氮元素轟擊掉，使得表面30產生V族元素空缺(氮空缺)，並將III-V族半導體層32轉變成缺氮化合物層34。於一些實施例中，缺氮化合物層34的表面以懸鍵(dangling bond)的型態存在。
於乾蝕刻製程後，表面30也具有III族元素聚積物40(鋁聚積物和鎵聚積物)聚積於其上。針對缺氮化合物層34的表面30進行表面處理42可使用酸性物質移除III族元素聚積物40。
接下來，如第1E圖所示，順應性地沉積V族元素供應層170於介電層120、第一電極140、和第三電極150的表面上，以及於完成表面處理135的開口130G的側壁和底面上。根據本發明的一些實施例，在製作第二電極190前，先沉積V族元素供應層170可修復V族元素空缺，將以示意圖(第3C圖及第3D圖)的方式，於後詳述。
在一些實施例中，V族元素供應層170為低介電常數(low k)介電層，例如不大於二氧化矽的介電常數，例如不大於3.7。在一些實施例中，V族元素供應層170的材料包括V族元素化合物例如氮化物。在一些實施例中，氮化物包括金屬氮化物，金屬氮化物包含金屬元素例如III族金屬例如鈦或銦。在本實施例中，V族元素供應層170的材料包括氮化鈦(titanium nitride, TiN)。根據本發明的一些實施例，V族元素供應層170的厚度可介於50Å和150Å之間，例如約介於80Å和150Å之間。如果V族元素供應層170的厚度小於50Å，則會因為厚度太小不易成膜。如果V族元素供應層170的厚度大於150Å，則會造成能帶不連續，以及產生電容效應而使崩潰電壓降低。可使用物理氣相沉積(例如蒸鍍法或濺鍍法)、化學氣相沉積、旋轉塗布法、或其組合、或其他類似方法來形成V族元素供應層170。
如第3C圖所示，在一些實施例中，表面處理42所形成的物質(或其成分)44，例如酸性物質的帶負電離子會暫時存在於疊層表面30，例如帶負電離子與表面的懸鍵形成暫時鍵結。再針對缺氮化合物層34的表面30進行V族元素供應層沉積製程46，以形成V族元素供應層48在表面30上。如第3D圖所示，在本實施例中，當V族元素供應層48(例如氮化鈦)沉積於表面30上時，酸性物質(或其成分)44將被置換脫離疊層表面30，V族元素供應層48的V族元素(例如氮元素)會進入表面30的晶體結構中，並與表面30的III族元素形成化學鍵結，形成修補化合物層36。換句話說，在疊層表面30上的V族元素供應層沉積製程46可提供V族元素(例如氮元素)來修復缺氮化合物層34表面的V族元素空缺。在一些實施例中，III族元素(例如鎵)在與V族元素供應層48的V族元素形成化學鍵結之後會產生0.5eV的化學位移量。
此外，在一些實施例中，在經過如第3A至3B圖所述的表面處理42的步驟之後，可省略沉積V族元素供應層170的步驟，直接沉積第二電極190於III-V族半導體阻障結構118上對應開口130G的區域。在另一些實施例中，可省略如第3A至3B圖所述的表面處理42步驟，直接沉積V族元素供應層170於III-V族半導體阻障結構118上對應開口130G的區域後，再沉積第二電極190。
接下來，如第1F圖所示，沉積第二電極190於V族元素供應層170上，對應於開口130G的區域。在一些實施例中，第二電極190的材料包括導電材料，例如金屬、金屬化合物、或上述之組合。舉例來說，金屬包括金、鎳、鉑、鈀、銥、鈦、鉻、鎢、鋁、銅、銀、其合金、其多層結構、或其組合；金屬化合物包括上述金屬的化合物，例如氮化鈦（TiN）。在一些實施例中，第二電極190與III-V族半導體阻障結構118之間形成蕭特基接觸。第二電極190由具有功函數大於4.5eV的金屬或金屬化合物所構成。第二電極190的形成方式可以與第一電極140或第三電極150相同。在一些實施例中， 藉由V族元素供應層170修復III-V族半導體阻障結構118的缺陷，使得第二電極190及III-V族半導體阻障結構118之間的蕭特基接觸特性更佳，進而降低功率半導體元件10的漏電流，且可使臨界電壓維持在可運作的正常範圍內。
在一些實施例中，在開口130G、開口130S與開口130D中可同時進行表面處理及形成V族元素供應層170。第一電極140、第三電極150與第二電極190的形成步驟亦可於同一製程形成。舉例來說，形成開口130S、開口130G、和開口130D之後，在開口130G、及/或在開口130S與開口130D進行表面處理。接著將V族元素供應層170形成於開口130G後，再將第一電極140、第三電極150與第二電極190於同一製程或不同製程形成於對應開口130S、開口130D及開口130G的位置。
接下來，如第1G圖所示，使用如前所述的乾蝕刻製程、濕蝕刻製程或上述之組合移除V族元素供應層170露出的部分(未被第二電極190覆蓋的部分)。根據本發明的一些實施例，在移除V族元素供應層170露出的部分之後，完成功率半導體元件10的製程。
雖然前述實施例僅指述至第二電極190的製程，但本發明並不以此為限。舉例來說，可進一步在功率半導體元件10表面覆蓋平坦化的保護層(未繪示)，再透過圖案化製程分別在第一電極140和第三電極150上方形成開口(未繪示)，並沉積接合墊金屬(未繪示)於開口中，直接接觸第一電極140和第三電極150。
第2A至2H圖是根據本發明的另一實施例繪示出功率半導體元件20的製造步驟中間階段的剖面示意圖。在本實施例中，功率半導體元件20為增強型高電子遷移率電晶體(enhancement mode (E-mode) HEMT)。如第2H圖所示，功率半導體元件20包括：基板200，位於基板200上的疊層210包括III-V族半導體成核層212、III-V族半導體緩衝結構214、III-V族半導體通道結構216、和III-V族半導體阻障結構218，位於部份疊層210上的介電層220，分別位於疊層210上的第一電極240(例如源極)與第三電極250(例如汲極)，位於疊層210上並介於第一電極240與第三電極250之間的第二電極290(例如閘極)，以及位於第二電極290下的V族元素供應層270。第二電極290包含金屬或金屬化合物具有比III-V族半導體通道結構218較高的功函數。功率半導體元件20與功率半導體元件10的結構差異在於，功率半導體元件20的V族元素供應層270覆蓋III-V族半導體通道結構216之部分表面，且還包括一絕緣層280位於V族元素供應層270與第二電極290之間。第二電極290與III-V族半導體通道結構216之間形成高電阻接觸，例如蕭特基接觸(Schottky contact)。
如第2A至2D圖所示，在基板200之上形成疊層210。疊層210的形成包括在基板200上依序形成III-V族半導體成核層212、III-V族半導體緩衝結構214、III-V族半導體通道結構216、以及III-V族半導體阻障結構218。接著在III-V族半導體阻障結構218之上形成一或多個介電層220，並且在介電層220上形成開口230S、開口230G、和開口230D，以分別露出下方的III-V族半導體阻障結構218部分上表面。然後，在開口230S和開口230D中分別形成第一電極240和第三電極250。
於本實施例中，功率半導體元件20的基板200、III-V族半導體成核層212、III-V族半導體緩衝結構214、III-V族半導體通道結構216、III-V族半導體阻障結構218、介電層220、開口230S、開口230G、開口230D、第一電極240和第三電極250可使用如同前述功率半導體元件10的基板100、III-V族半導體成核層112、III-V族半導體緩衝結構114、III-V族半導體通道結構116、III-V族半導體阻障結構118、介電層120、開口130S、開口130G、開口130D、介電層120、第一電極140和第三電極150相同材料與製程所形成，故不在此重複。
請參考第2E圖，功率半導體元件20與功率半導體元件10的差異在於，經由開口230G在III-V族半導體阻障結構218中蝕刻凹槽260，凹槽260係沿著開口230G向下延伸，並暴露出III-V族半導體通道結構216的部分上表面。在一些實施例中，凹槽260的側壁由III-V族半導體阻障結構218的側面構成，凹槽260的底面由III-V族半導體通道結構216的部份上表面構成。在另一些實施例中，凹槽260的側壁由III-V族半導體阻障結構218與III-V族半導體通道結構216的側面構成。
在一些實施例中，凹槽260的作用在於移除部分III-V族半導體阻障結構218，以降低其下方的二維電子氣濃度或者使其下方無二維電子氣的存在，藉此功率半導體元件20在第二電極290未施加偏壓的狀態下處於未導通的狀態(normally off) 。形成凹槽260的製程可使用如前所述的乾蝕刻製程、濕蝕刻製程或上述之組合形成，於此不再贅述。根據特定實施例，凹槽260的形成包括先進行非等向性(anisotropic)的乾蝕刻製程，再接著進行等向性(isotropic)的濕蝕刻製程。非等向性的乾蝕刻製程可使用氬電漿，而等向性的濕蝕刻製程可使用氯化氫、含氧酸(例如磷酸或硫酸)、或其組合。
在一些實施例中，疊層210中的III-V族半導體成核層212、III-V族半導體緩衝結構214、III-V族半導體通道結構216、和III-V族半導體阻障結構218的材料和蝕刻選擇比差異並不顯著。因此，乾蝕刻製程很難精準地掌握蝕刻深度，舉例來說，欲蝕刻III-V族半導體阻障結構218時，很有可能將下方的III-V族半導體通道結構216的顯著部分一起蝕去。在另一些實施例中，採用濕蝕刻製程來搭配原有的乾蝕刻製程，以形成凹槽260的結構。在預設的凹槽260的深度中，先使用乾蝕刻製程來凹蝕約介於60％和80％之間的預設深度，接著用濕蝕刻製程來凹蝕剩餘約介於20％和40％之間的預設深度。在一些實施例中，凹槽260的輪廓具有因非等向性乾蝕刻製程所形成的筆直側壁於上部，和因等向性濕蝕刻製程所形成的非筆直側壁於下部。凹槽260所暴露出的III-V族半導體通道結構216之部分上表面可保有一定的完整性。
參考第2E圖，在一些實施例中，對凹槽260的側壁(即III-V族半導體阻障結構218的側面)及/或底面(即III-V族半導體通道結構216的上表面)進行表面處理235。功率半導體元件20的表面處理235與功率半導體元件10的表面處理135的過程相同，故不在此重複。另外，同時參照前述第3A至3D圖所示的表面30在進行表面處理42之前及之後的結構變化示意圖，在本實施例中，表面30即為III-V族半導體阻障結構218的側面及/或III-V族半導體通道結構216上表面。藉由表面處理235的步驟，使III-V族半導體阻障結構218側面及/或III-V族半導體通道結構216上表面因蝕刻製程所產生的表面缺陷，例如V族元素空缺能夠更有效地由V族元素供應層270修補。
如第2F圖所示，順應性地沉積V族元素供應層270於介電層220、第一電極240、和第三電極250的表面上，以及凹槽260的側壁及/或底面上。V族元素供應層270的材料與前述實施例的V族元素供應層170的材料相同。接下來，順應性地沉積絕緣層280於V族元素供應層270上。在一些實施例中，絕緣層280為高介電常數(high k)介電層，有效防止臨界電壓的位移，使功率半導體元件20在操作範圍中仍維持常關。絕緣層280可以利用與V族元素供應層270相同的方式來形成。此外，在另一些實施例中，在進行表面處理235的步驟之後，可省略沉積V族元素供應層270的步驟，直接沉積絕緣層280於凹槽260的側壁和底面上。
如第2G至2H圖所示，沉積第二電極290於絕緣層280上，對應於凹槽260的區域並填入凹槽260，並使用如前所述的乾蝕刻製程、濕蝕刻製程或上述之組合移除V族元素供應層270和絕緣層280未被第二電極290覆蓋的部分，至此完成功率半導體元件20的製程。
雖然前述實施例僅指述至第二電極290的製程，但本發明並不以此為限。舉例來說，可進一步在功率半導體元件20表面覆蓋平坦化的保護層(未繪示)，再透過圖案化製程分別在第一電極240和第三電極250上方形成開口(未繪示)，並沉積接合墊金屬(未繪示)於開口中，直接接觸第一電極240和第三電極250。
功率半導體元件20的第二電極290下方同時具有低介電常數介電層(例如V族元素供應層270)和高介電常數介電層(例如絕緣層280)所組成的混合介電層結構。功率半導體元件20的混合介電層結構既可修補凹槽260的側壁及/或底面因蝕刻製程所產生的V族元素空缺，又可使臨界電壓維持在可運作的正常範圍內。
根據一些實施例，功率半導體元件20具有比功率半導體元件10更低的漏電流。上述實施例的功率半導體元件10及功率半導體元件20均屬於具有三端點(three terminal)的電晶體，即具有第一電極140和240(例如源極)、 第三電極150和250(例如汲極)與第二電極190和290(例如閘極)的三極體。在其他實施例中，上述實施例所述的V族元素供應層亦可應用於具有二端點(two terminal)的二極體(diode)中，例如具有第一電極(例如歐姆電極)及第二電極(例如蕭特基電極)的蕭特基障壁二極體(Schottky Barrier Diode, SBD)。舉例來說，蕭特基障壁二極體的結構與功率半導體元件10和20類似，可包含基板、III-V族半導體成核層、III-V族半導體緩衝結構、III-V族半導體通道結構、III-V族半導體阻障結構、介電層、V族元素供應層、及/或凹槽與絕緣層。蕭特基障壁二極體與功率半導體元件10和20的差異在於蕭特基障壁二極體的疊層上僅具有蕭特基電極及歐姆電極二種電極。蕭特基電極的材料包含與功率半導體元件10、20的第二電極190、290相同的材料，並與其下方的磊晶層之間形成蕭特基接觸，歐姆電極的材料包含與功率半導體元件10、20的第一電極140和240、及/或第三電極150和250相同的材料，並與其下方的磊晶層之間形成歐姆接觸。同樣地，可先在疊層表面(例如III-V族半導體阻障結構或III-V族半導體通道結構的表面)形成如前述實施例所述的V族元素供應層，再沉積蕭特基電極於V族元素供應層上方，以提升元件特性與可靠度。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者能更加理解本發明的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。並應理解，此類等效的結構並無悖離本發明的精神與範圍，且能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
10,20:功率半導體元件 30:表面 32:III-V族半導體層 34:缺氮化合物層 36:修補化合物層 38:電漿蝕刻 40:III族元素聚積物 42:表面處理 44:物質(或其成分) 46:V族元素供應層沉積製程 48:V族元素供應層 100,200:基板 110,210:疊層 112,212:III-V族半導體成核層 114,214:III-V族半導體緩衝結構 116,216:III-V族半導體通道結構 118,218:III-V族半導體阻障結構 120,220:介電層 130S,130G,130D,230S,230G,230D:開口 135,235:表面處理 140,240:第一電極 150,250:第三電極 260:凹槽 170,270:V族元素供應層 280:絕緣層 190,290:第二電極
以下將配合所附圖式詳述本揭露之各面向。應注意的是，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1A-1G圖是根據本發明的一實施例繪示出形成功率半導體元件的中間階段的剖面示意圖。 第2A-2H圖是根據本發明的另一實施例繪示出形成功率半導體元件的中間階段的剖面示意圖。 第3A-3D圖是根據本發明的一些實施例繪示出在進行表面處理之前及之後III-V族半導體層的表面的結構變化示意圖。
10:功率半導體元件
100:基板
110:疊層
112:III-V族半導體成核層
114:III-V族半導體緩衝結構
116:III-V族半導體通道結構
118:III-V族半導體阻障結構
120:介電層
140:第一電極
150:第三電極
170:V族元素供應層
190:第二電極

Claims (10)

  1. 一種功率半導體元件，包括：一基板；一疊層，位於該基板上，其中該疊層依序包括一III-V族半導體緩衝結構、一III-V族半導體通道結構、和一III-V族半導體阻障結構，且該III-V族半導體緩衝結構、該III-V族半導體通道結構和該III-V族半導體阻障結構的材料分別包含一III族氮化物；一第一電極，位於該疊層上，並與該疊層之間形成歐姆接觸；一第二電極，位於該疊層上，並與該疊層之間形成蕭特基接觸；以及一V族元素供應層，位於該第二電極下，且覆蓋該III-V族半導體阻障結構及/或該III-V族半導體通道結構之一部分表面，其中該V族元素供應層的材料包含一金屬氮化物。
  2. 如請求項1之功率半導體元件，其中該第二電極的材料包含一功函數大於4.5eV的金屬或金屬化合物。
  3. 如請求項1之功率半導體元件，其中該V族元素供應層具有介於約50Å和150Å之間的厚度。
  4. 如請求項1之功率半導體元件，其中該金屬氮化物的氮元素與該III-V族半導體阻障結構的III族元素形成化學鍵結。
  5. 如請求項1之功率半導體元件，更包括一介電層位於該疊層上方，其中該介電層具有一開口，暴露出該III-V族半導體阻障結構之一部分上表面，該V族元素供應層順應性地設置於該開口之一底部與一側壁，且該第二電極填入該開口中。
  6. 如請求項1之功率半導體元件，更包括一介電層位於該疊層上方且具有一開口，其中該疊層具有一凹槽沿著該開口向下延伸，暴露出該III-V族半導體通道結構之一部分上表面，該V族元素供應層順應性地設置於該凹槽之一底部與一側壁，且該第二電極填入該凹槽中。
  7. 一種功率半導體元件的形成方法，包括：提供一基板；形成一疊層於該基板上，其中該疊層依序包括一III-V族半導體緩衝結構、一III-V族半導體通道結構、和一III-V族半導體阻障結構，且該III-V族半導體緩衝結構、該III-V族半導體通道結構和該III-V族半導體阻障結構的材料分別包含一III族氮化物；形成一V族元素供應層於該疊層上，且覆蓋該III-V族半導體阻障結構之一部分表面，其中該V族元素供應層的材料包含一金屬氮化物；以及形成一第二電極於該V族元素供應層上。
  8. 如請求項7之功率半導體元件的形成方法，更包括在形成該V族元素供應層前，在該疊層上沉積一介電層，並在該介電層上蝕刻一開口，以暴露一部分該III-V族半導體阻障結構；以及對暴露出的該部分III-V族半導體阻障結構進行一表面處理；其中該V族元素供應層形成於經該表面處理後的該部分III-V族半導體阻障結構上。
  9. 如請求項7之功率半導體元件的形成方法，其中，該金屬氮化物的氮元素與經該表面處理後的該部分III-V族半導體阻障結構的III族元素形成化學鍵結。
  10. 如請求項7之功率半導體元件的形成方法，更包括：在形成該V族元素供應層前，沉積一介電層於該疊層上；蝕刻一凹槽穿過該III-V族半導體阻障結構，且暴露該III-V族半導體阻障結構之一部分表面及該III-V族半導體通道結構之一部分上表面，其中該凹槽之一側壁及一底部分別由該III-V族半導體阻障結構之該部分表面及該III-V族半導體通道結構之該部分上表面構成；以及對該凹槽之該底部與該側壁進行一表面處理；其中該V族元素供應層沉積於經該表面處理後的該凹槽之底部與側壁上。
TW109126362A 2020-08-04 2020-08-04 功率半導體元件及其形成方法 TWI788692B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109126362A TWI788692B (zh) 2020-08-04 2020-08-04 功率半導體元件及其形成方法
CN202110890138.3A CN114068698A (zh) 2020-08-04 2021-08-04 功率半导体元件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109126362A TWI788692B (zh) 2020-08-04 2020-08-04 功率半導體元件及其形成方法

Publications (2)

Publication Number Publication Date
TW202207472A TW202207472A (zh) 2022-02-16
TWI788692B true TWI788692B (zh) 2023-01-01

Family

ID=80233481

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109126362A TWI788692B (zh) 2020-08-04 2020-08-04 功率半導體元件及其形成方法

Country Status (2)

Country Link
CN (1) CN114068698A (zh)
TW (1) TWI788692B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200832697A (en) * 2006-11-07 2008-08-01 Raytheon Co Atomic layer deposition in the formation of gate structures for III-V semiconductor
US20190259843A1 (en) * 2018-02-19 2019-08-22 Sumitomo Electric Industries, Ltd. Semiconductor device and process of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200832697A (en) * 2006-11-07 2008-08-01 Raytheon Co Atomic layer deposition in the formation of gate structures for III-V semiconductor
US20190259843A1 (en) * 2018-02-19 2019-08-22 Sumitomo Electric Industries, Ltd. Semiconductor device and process of forming the same

Also Published As

Publication number Publication date
TW202207472A (zh) 2022-02-16
CN114068698A (zh) 2022-02-18

Similar Documents

Publication Publication Date Title
JP5635803B2 (ja) 化合物半導体装置の製造方法及び化合物半導体装置
JP6253886B2 (ja) 半導体装置及び半導体装置の製造方法
JP2010533987A (ja) Ｉｉｉ−ｖ族ｃｍｏｓデバイスでのダマシンコンタクト
KR101955195B1 (ko) 반도체 소자 및 그 제조 방법
US10707322B2 (en) Semiconductor devices and methods for fabricating the same
JP2009032796A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JP4536568B2 (ja) Ｆｅｔの製造方法
WO2021189182A1 (zh) 半导体装置及其制造方法
TW202103268A (zh) 高電子遷移率電晶體及其製作方法
CN111312808B (zh) 半导体装置及其制造方法
US11437301B2 (en) Device with an etch stop layer and method therefor
TWI693716B (zh) 半導體裝置及其製造方法
JP2006351762A (ja) 半導体装置及びその製造方法
TWI686873B (zh) 半導體裝置及其製造方法
TWI673868B (zh) 半導體裝置及其製造方法
TWI788692B (zh) 功率半導體元件及其形成方法
TW202044356A (zh) 半導體裝置的製作方法
CN113628962B (zh) Ⅲ族氮化物增强型hemt器件及其制造方法
TW202329461A (zh) 高電子遷移率電晶體及其製作方法
WO2019009111A1 (ja) 半導体装置およびその製造方法
US10644128B1 (en) Semiconductor devices with reduced channel resistance and methods for fabricating the same
CN110875385B (zh) 半导体装置结构及其制造方法
CN114521293B (zh) 半导体装置及半导体装置的制造方法
TW202010125A (zh) 半導體裝置及其製造方法
CN113628963B (zh) Ⅲ族氮化物增强型hemt器件及其制造方法