CN114521293B - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

半导体装置100具有：不含有Al的III族氮化物的沟道层103；含有Al的III族氮化物的阻挡层104，设在沟道层103之上；凹槽106；以及欧姆电极108，设在凹槽106内，与二维电子气层105欧姆连接；与衬底101表面正交的第1方向上的阻挡层104的Al成分率分布在第1位置109具有极大点；在第1方向上，具有：阻挡层104的第1倾斜面110，包含第1位置109，与欧姆电极108相接；以及阻挡层104的第2倾斜面111，在第1倾斜面110的下方与第1倾斜面110交叉，与欧姆电极108相接；第2倾斜面111相对于衬底101表面的角度小于第1倾斜面110相对于衬底101表面的角度，第1方向上的第1交叉线114的位置比第1位置109靠下方。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置，特别涉及使用III族氮化物半导体的III族氮化物半导体装置，是有关国家等的委托研究成果的专利申请(2020年度，总务省，用于5G的普及、开展的基础技术相关的研究开发的委托事业，适用产业技术力强化法第17条的专利申请)。
背景技术
使用III族氮化物半导体、特别是GaN(氮化镓)或AlGaN(氮化铝镓)的III族氮化物半导体装置由于材料的带隙大所以具有高绝缘击穿电压。此外，利用III族氮化物半导体装置，能够容易地形成AlGaN/GaN等的异质结构。
在AlGaN/GaN异质结构中，通过由于材料间的晶格常数差而发生的压电极化与AlGaN及GaN的自发极化之差，在AlGaN/GaN界面的GaN层侧形成高浓度的电子(以下称作“二维电子气层”)的沟道。利用该二维电子气层的沟道的III族氮化物半导体装置由于电子饱和速度比较高、并且耐绝缘性比较高、热传导率也比较高，所以被应用于高频功率器件。
为了提高这些III族氮化物半导体装置的特性，可以尽可能减小III族氮化物半导体装置内的欧姆电极与二维电子气层之间的接触(以下称作欧姆接触)及沟道的电阻等寄生电阻成分。
图8是表示专利文献1中记载的III族氮化物半导体装置内的欧姆电极附近的结构的截面图。如图8所示，在专利文献1中，在衬底1101之上，依次形成有缓冲层1102、GaN层1103A、AlN层1119和AlGaN层1104A，通过AlN层1119和GaN层1103A的异质结构而在GaN层1103A侧具备二维电子气层1105。在将AlGaN层1104A、AlN层1119和GaN层1103A去除了一部分而得到的凹槽1106上形成欧姆电极1108。关于与AlN层1119和GaN层1103A的异质界面交叉的凹槽1106相对于衬底1101表面的角度，记载了锐角侧比0度大且为56度以下。由此，专利文献1所记载的半导体装置由于能够使二维电子气层1105与欧姆电极1108接触并且增大接触面积，所以能够减小欧姆接触的电阻。
现有技术文献
专利文献
专利文献1：日本特开2007―053185号公报
发明内容
发明要解决的课题
根据上述专利文献1中记载的方法，通过减小与AlN层1119和GaN层1103A的异质界面交叉的凹槽1106相对于衬底1101表面的角度的锐角侧角度，增大了二维电子气层1105与欧姆电极1108的接触面积，但依然不充分。此外，AlN层1119由于能够提高二维电子气层1105的电子迁移率及表面载流子(sheet carrier)浓度从而对于III族氮化物半导体装置的高性能化而言是必须的，但由于带隙大，所以也存在问题，即对于来自上层的AlGaN层1104A的接触而言，AlN层1119成为势垒，电阻变得非常高。
进而，由于通过干式蚀刻形成了凹槽1106，所以在由于凹槽1106而AlGaN层1104A和AlN层1119及GaN层1103A露出的表面，形成了包含晶体缺陷的高电阻层1122。因此，二维电子气层1105与欧姆电极1108不直接接触，而是隔开了高电阻层1122的宽度的距离，欧姆接触的电阻增大。
这样，在现有技术中，存在无法充分地降低欧姆接触的电阻的课题。
本发明是鉴于这样的课题而做出，目的在于提供能够减小欧姆接触的电阻的半导体装置。
用来解决课题的手段
本发明的一技术方案的半导体装置，具有：衬底；不含有Al的III族氮化物的沟道层，设在上述衬底之上；含有Al的III族氮化物的阻挡层，设在上述沟道层之上；栅极电极，与上述阻挡层接合；凹槽，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式设置；以及欧姆电极，设在上述凹槽内，与在上述沟道层中产生的二维电子气层欧姆连接；与上述衬底表面正交的第1方向上的上述阻挡层的Al成分率分布在第1位置具有极大点；在上述第1方向上，具有：上述阻挡层的第1倾斜面，包含上述第1位置，与上述欧姆电极相接；以及上述阻挡层的第2倾斜面，在上述第1倾斜面的下方在第1交叉线处与上述第1倾斜面交叉，与上述欧姆电极相接；上述第2倾斜面相对于上述衬底表面的角度小于上述第1倾斜面相对于上述衬底表面的角度；上述第1方向上的上述第1交叉线的位置即第2位置比上述第1位置靠下方。
本发明的一技术方案的半导体装置的制造方法，具有以下工序：在衬底上形成不含有Al的III族氮化物的沟道层的工序；在上述沟道层之上形成含有Al成分的III族氮化物的阻挡层的工序；干式蚀刻工序，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式形成凹槽；湿式蚀刻工序，在上述干式蚀刻工序之后，使用65℃以上的ph值10～14的碱性药液；在上述湿式蚀刻工序之后以将上述凹槽填埋的方式形成欧姆电极的工序；以及对上述欧姆电极进行热处理的工序。
本发明的一技术方案的半导体装置的制造方法，具有以下工序：在衬底上形成III族氮化物的沟道层的工序；在上述沟道层之上形成比上述沟道层的带隙大的III族氮化物的阻挡层的工序；在上述阻挡层之上形成绝缘层的工序；在上述绝缘层之上形成设有开口部的掩模的工序；利用上述掩模，去除通过上述开口部露出的区域的上述绝缘层的全部，并且进行去除以使上述绝缘层的侧面相对于上述掩模的侧面向上述掩模的内侧后退而形成侧蚀的工序；利用上述掩模，通过干式蚀刻，去除上述阻挡层和上述沟道层的至少一部分而形成凹槽的工序；去除上述掩模的工序；以将上述凹槽和上述绝缘层的一部分覆盖的方式形成欧姆电极的工序；以及对上述欧姆电极进行热处理的工序。
发明效果
提供能够减小欧姆电阻的半导体装置。
附图说明
图1是表示实施方式的半导体装置的结构的截面图。
图2是表示实施方式的半导体装置的欧姆电极附近的结构的放大截面图。
图3是实施方式的半导体装置的干式蚀刻工序后、湿式蚀刻工序后及欧姆电极形成后的平面图及截面图。
图4是表示实施方式的半导体装置的栅极电极附近的结构的放大平面图。
图5A是表示制造过程中的实施方式的半导体装置的构造的截面图及放大截面图。
图5B是表示制造过程中的实施方式的半导体装置的构造的截面图及放大截面图。
图5C是表示制造过程中的实施方式的半导体装置的构造的截面图及放大截面图。
图5D是表示制造过程中的实施方式的半导体装置的构造的截面图及放大截面图。
图5E是表示制造过程中的实施方式的半导体装置的构造的截面图及放大截面图。
图5F是表示制造过程中的实施方式的半导体装置的构造的截面图及放大截面图。
图6是表示实施方式的半导体装置中的欧姆电极的截面的TEM图。
图7是表示实施方式的半导体装置的湿式蚀刻工序后的凹槽的平面的SEM图。
图8是表示以往的半导体装置的欧姆电极附近的结构的放大截面图。
具体实施方式
发明人为了提供能够减小欧姆接触的电阻的半导体装置而进行了专门研究，反复进行了实验。结果，发明人想到了以下半导体装置等。
本发明的一技术方案的半导体装置，具有：衬底；不含有Al的III族氮化物的沟道层，设在上述衬底之上；含有Al的III族氮化物的阻挡层，设在上述沟道层之上；栅极电极，与上述阻挡层接合；凹槽，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式设置；以及欧姆电极，设在上述凹槽内，与在上述沟道层中产生的二维电子气层欧姆连接；与上述衬底表面正交的第1方向上的上述阻挡层的Al成分率分布在第1位置具有极大点；在上述第1方向上，具有：上述阻挡层的第1倾斜面，包含上述第1位置，与上述欧姆电极相接；以及上述阻挡层的第2倾斜面，在上述第1倾斜面的下方在第1交叉线处与上述第1倾斜面交叉，与上述欧姆电极相接；上述第2倾斜面相对于上述衬底表面的角度小于上述第1倾斜面相对于上述衬底表面的角度；上述第1方向上的上述第1交叉线的位置即第2位置比上述第1位置靠下方。
根据上述半导体装置，能够使处于第2倾斜面的阻挡层非常薄。因此，欧姆电极和二维电子气层能够经由第2倾斜面欧姆连接，能够增大接触面积。进而，通过减小第2倾斜面相对于衬底表面的角度，能够增大接触面积。此外，第2倾斜面由于通过湿式蚀刻形成，所以至少一部分不存在通过干式蚀刻形成的高电阻层。因而，在接触面积被增大了的第2倾斜面中，二维电子气层与欧姆电极之间的距离较短，没有电阻成分，所以能够减小欧姆接触的电阻。
此外，可以是，从上述第1位置到上述第2位置的距离比0.5nm大且为4nm以下。
由此，通过减小从第1位置到第2位置的距离，第2倾斜面相对于衬底表面的角度变小。因而，能够进一步增大第2倾斜面的面积，所以能够进一步减小欧姆接触的电阻。
此外，可以是，在上述衬底的平面视图中，上述第1交叉线在上述第1倾斜面和上述第2倾斜面所排列的第2方向上具有向上述第1倾斜面侧凹陷的3个以上的凹部；在作为上述第1交叉线的延伸方向的第3方向上，上述3个以上的凹部不规则地排列。
由此，能够进一步增大第2倾斜面的面积，所以能够进一步减小欧姆接触的电阻。
本发明的一技术方案的半导体装置，具有：衬底；不含有Al的III族氮化物的沟道层，设在上述衬底之上；含有Al的III族氮化物的阻挡层，设在上述沟道层之上；栅极电极，与上述阻挡层接合；凹槽，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式设置；以及欧姆电极，设在上述凹槽内，与在上述沟道层中产生的二维电子气层欧姆连接；与上述衬底表面正交的第1方向上的上述阻挡层的Al成分率分布在第1位置具有极大点；在上述第1方向上，具有：上述阻挡层的第1倾斜面，包含上述第1位置，与上述欧姆电极相接；以及上述阻挡层的第2倾斜面，在上述第1倾斜面的下方在第1交叉线处与上述第1倾斜面交叉，与上述欧姆电极相接；在上述衬底的平面视图中，上述第1交叉线，在上述第1倾斜面和上述第2倾斜面所排列的第2方向上具有向上述第2倾斜面侧凹陷的3个以上的凹部；在作为上述第1交叉线的延伸方向的第3方向上，上述3个以上的凹部不规则地排列。
根据上述半导体装置，通过形成凹部，能够增大第2倾斜面的面积，所以能够减小欧姆接触的电阻。此外，第2倾斜面由于通过湿式蚀刻形成，所以至少一部分不存在通过干式蚀刻形成的高电阻层，所以能够使二维电子气层与欧姆电极的距离变短并且减小欧姆接触的电阻。
此外，可以是，在上述3个以上的凹部的各个凹部，上述第2倾斜面相对于上述衬底表面的角度小于90度。
由此，能够进一步增大凹部处的第2倾斜面的面积，所以能够进一步减小欧姆接触的电阻。
此外，可以是，在上述3个以上的凹部的各个凹部，上述第1交叉线包含曲线。
由此，由于凹部的第1交叉线包含曲线，所以能够缓和凹部的欧姆电极端部的电场集中。
此外，可以是，上述3个以上的凹部各自的深度在上述第2方向上为10nm以上40nm以下。
此外，可以是，上述阻挡层包含AlN层；在上述第1方向上，上述第1位置在上述AlN层的厚度的范围内。
此外，可以是，在上述第1位置，上述阻挡层的Al成分率为90％以上。
此外，可以是，在上述第1方向上，上述第1位置与上述阻挡层的底面位置之间的距离为上述阻挡层的厚度的10％以下
进而，可以是，还具有上述沟道层的第3倾斜面，该第3倾斜面在上述第2倾斜面的下方在第2交叉线处与上述第2倾斜面交叉，该第3倾斜面与上述欧姆电极相接；上述第2倾斜面相对于上述衬底表面的角度小于上述第3倾斜面相对于上述衬底表面的角度。
进而，可以是，还具有上述沟道层的第3倾斜面，该第3倾斜面在上述第2倾斜面的下方在第2交叉线处与上述第2倾斜面交叉，该第3倾斜面与上述欧姆电极相接；上述第3倾斜面相对于上述衬底表面的角度小于上述第1倾斜面相对于上述衬底表面的角度。。
由此，由于第2倾斜面通过湿式蚀刻形成，所以第2倾斜面相对于衬底表面的角度变小。因而，能够进一步增大第2倾斜面的面积，所以能够进一步减小欧姆接触的电阻。
此外，可以是，上述第1倾斜面相对于上述衬底表面的角度小于90度。
由此，在通过溅射将欧姆电极成膜时能够将金属原子打入到第2倾斜面中，所以能够进一步减小欧姆接触的电阻。
此外，可以是，上述第2倾斜面是构成上述阻挡层的半导体晶体的半极性面。
由此，由于第2倾斜面是构成阻挡层的半导体晶体的半极性面，所以通过形成欧姆电极时的热处理更容易形成氮空孔，更容易n型化。因而，能够进一步减小欧姆接触的电阻。
此外，可以是，上述第2倾斜面相对于上述衬底表面的角度为5度以下。
由此，能够进一步增大第2倾斜面的面积，所以能够进一步减小欧姆接触的电阻。
此外，可以是，在上述第1方向上，上述第1位置与上述凹槽的底面位置的距离为1nm以上10nm以下。
由此，通过使第1位置与凹槽底面的距离比较小，能够缩短凹槽形成时的干式蚀刻时间。因此，能够抑制形成在凹槽侧面上的高电阻层的形成量，所以能够抑制电阻值上升。因而，能够进一步减小欧姆接触的电阻。
此外，可以是，构成上述沟道层的半导体晶体的<0001>方向是上述第1方向。
由此，能够提高二维电子气层的表面载流子浓度，所以能够进一步减小欧姆接触的电阻。
此外，可以是，上述衬底的平面视图中的上述栅极电极的延伸方向是构成上述沟道层的半导体晶体的<11－20>方向。
由此，能够使Vth的温度特性良好。
本发明的一技术方案的半导体装置的制造方法，具有以下工序：在衬底上形成不含有Al的III族氮化物的沟道层的工序；在上述沟道层之上形成含有Al成分的III族氮化物的阻挡层的工序；干式蚀刻工序，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式形成凹槽；湿式蚀刻工序，在上述干式蚀刻工序之后，使用65℃以上的ph值10～14的碱性药液；在上述湿式蚀刻工序之后以将上述凹槽填埋的方式形成欧姆电极的工序；以及对上述欧姆电极进行热处理的工序。
根据上述半导体装置的制造方法，由于第1方向上的第1交叉线的位置即第2位置比Al成分率分布极大点的第1位置靠下方，所以能够使处于第2倾斜面的阻挡层非常薄。因此，欧姆电极和二维电子气层能够经由第2倾斜面欧姆连接，能够增大接触面积。此外，第2倾斜面由于通过湿式蚀刻工序形成，所以至少一部分不存在通过干式蚀刻形成的高电阻层。因而，对于接触面积大的第2倾斜面而言，二维电子气层与欧姆电极之间的距离短，没有电阻成分，所以能够减小欧姆接触的电阻。
此外，在衬底的平面视图中，第1交叉线能够在第1倾斜面和第2倾斜面所排列的第2方向上在第1倾斜面侧具有凹部。在凹部为3个以上的情况下，在作为第1交叉线的延伸方向的第3方向上，凹部不规则地形成。因而，能够进一步增大第2倾斜面的面积，所以能够进一步减小欧姆接触的电阻。
本发明的一技术方案的半导体装置的制造方法，具有以下工序：在衬底上形成III族氮化物的沟道层的工序；在上述沟道层之上形成比上述沟道层的带隙大的III族氮化物的阻挡层的工序；在上述阻挡层之上形成绝缘层的工序；在上述绝缘层之上形成设有开口部的掩模的工序；利用上述掩模，去除通过上述开口部露出的区域的上述绝缘层的全部，并且进行去除以使上述绝缘层的侧面相对于上述掩模的侧面向上述掩模的内侧后退而形成侧蚀的工序；利用上述掩模，通过干式蚀刻，去除上述阻挡层和上述沟道层的至少一部分而形成凹槽的工序；去除上述掩模的工序；以将上述凹槽和上述绝缘层的一部分覆盖的方式形成欧姆电极的工序；以及对上述欧姆电极进行热处理的工序。
以下，参照附图，说明本发明的一技术方案的半导体装置等的具体例。这里表示的实施方式都表示本发明的一具体例。因而，在以下的实施方式中表示的数值、形状、构成要素、构成要素的配置及连接形态、以及步骤(工序)及步骤的顺序等作为一例而并不意欲限定本发明。此外，各图是示意图，并不一定严格地图示。在各图中，对于实质上相同的结构赋予相同的标号，将重复的说明省略或简化。
(实施方式)
首先，利用图1、图2及图3，对实施方式的半导体装置进行说明。
图1是表示实施方式的半导体装置100的结构的截面图。图2是表示半导体装置100的欧姆电极附近的结构的放大截面图。图3是半导体装置100的干式蚀刻工序后、湿式蚀刻工序后及欧姆电极形成后的平面图及截面图。
在本实施方式中，说明半导体装置100是异质结型场效应晶体管(HeterojunctionField Effect Transistor：HFET)的情况。
如图1所示，半导体装置100具备衬底101、缓冲层102、沟道层103、阻挡层104、二维电子气层105、凹槽106、栅极电极107、源极电极108S和漏极电极108D。这里，在不需要区别说明源极电极108S和漏极电极108D的情况下，将源极电极108S和漏极电极108D也称作欧姆电极108。
衬底101例如是由Si构成的衬底。衬底101并不限于由Si构成的衬底，也可以是由蓝宝石(Sapphire)、SiC、GaN或AlN等构成的衬底。
缓冲层102形成在衬底101之上。缓冲层102例如是由厚度2μm的AlN及AlGaN的多个层叠构造构成的III族氮化物半导体层。缓冲层102除此以外也可以由GaN、AlGaN、AlN、InGaN、AlInGaN等III族氮化物半导体的单层或多层构成。
沟道层103形成在衬底101的上方。在本实施方式中，沟道层103例如在+c面方向(<0001>方向)上形成在缓冲层102之上。沟道层103是不含Al的III族氮化物半导体层，例如由厚度200nm的GaN构成。
另外，沟道层103只要是不含Al的III族氮化物半导体层，则并不限于GaN，也可以由InGaN等III族氮化物半导体构成。此外，在沟道层103中可以含有n型的杂质。
阻挡层104形成在沟道层103之上。在本实施方式中，阻挡层104例如在+c面方向(<0001>方向)上形成在沟道层103之上。阻挡层104是含有Al的III族氮化物半导体层。与衬底101正交的第1方向上的阻挡层104的Al成分率分布在第1位置109具有极大点。
在本实施方式中，在层叠于+c面方向(<0001>方向)的阻挡层104和沟道层103之间的异质界面的沟道层103侧，产生高浓度的二维电子气，形成二维电子气层105的沟道。
另外，也可以在阻挡层104上作为盖层而设置例如由GaN构成的厚度约1～2nm的盖层。
凹槽106形成为，从包括沟道层103和阻挡层104的层叠半导体的表面，将阻挡层104的全部和沟道层103一部分去除。此外，凹槽106形成为，使第1位置109和凹槽106的底面位置的距离为6nm。
另外，凹槽106只要以从包括沟道层103和阻挡层104的层叠半导体的表面至少将阻挡层104的一部分去除的方式形成即可，并不需要一定限定于以将阻挡层104的全部和沟道层103的一部分去除的方式形成的例子。
栅极电极107形成在阻挡层104之上。栅极电极107与阻挡层104接触。更具体地讲，栅极电极107与阻挡层104肖特基接触。栅极电极107例如是依次层叠有Ni膜和Au膜的多层膜构造。
另外，栅极电极107既可以是单层构造，也可以是将Ti、TiN、Ta、TaN、Pt、Pd、Al、W、WN、WSi、Cu等依次层叠的多层膜构造。此外，栅极电极107和阻挡层104并不需要一定限定于通过肖特基结接触的例子，例如也可以通过PN结接触，栅极电极107和阻挡层104也可以形成MIS(Metal－Insulator－Semiconductor)构造、MOS(Metal－Oxide－Semiconductor)构造等。
欧姆电极108形成在衬底101的上方。欧姆电极108例如是由将Ti膜和Al膜依次层叠的层叠构造构成的多层电极膜。
另外，欧姆电极108并不限于Ti及Al的组合，也可以是由Ti、Au、Ta、Al、Mo、Hf、Zr、Au、Cu等的1种金属构成的单层电极膜，也可以是将这些金属组合两种以上而构成的多层电极膜。
欧姆电极108设在凹槽106内，与二维电子气层105电连接。具体而言，凹槽106的侧面的阻挡层104和沟道层103通过热处理而与欧姆电极108反应，形成氮空孔，被n型化。此外，由于凹槽106的侧面的阻挡层104和沟道层103露出的面是半极性面，所以更容易形成氮空孔，更容易n型化。由此，欧姆电极108与二维电子气层105欧姆连接。这里，半极性面是指GaN晶体中原子规则性排列的面以外的面。
接着，利用图2，更详细地说明半导体装置100的欧姆电极108附近的结构。
如图2所示，阻挡层104例如是依次层叠了厚度为1nm的Al扩散层120、厚度为1nm的AlN层119、厚度为1nm的Al扩散层120和厚度为20nm的Al成分比为25％的AlGaN层104A的III族氮化物半导体层。关于Al扩散层120，由于将AlN层119和阻挡层104成膜时的热，从而Al从AlN层119扩散，在沟道层103侧和AlGaN层104A侧形成Al扩散层120。
另外，在本实施方式中，说明了阻挡层104中存在作为间隔层的AlN层119的情况，但也可以没有AlN层119。另外，AlGaN层104A可以包含In，在阻挡层104中可以包含n型的杂质。
此外，凹槽106具备在与欧姆电极108相接的第1位置109具有Al成分率分布的极大点的第1倾斜面110，在第1倾斜面110的下方具备第2倾斜面111和第3倾斜面112。具体而言，如图3的(b)列所示，在第1方向上，具备：第1倾斜面110；第2倾斜面111，在截面视图中的第2位置115和平面视图中的第1交叉线114与第1倾斜面110交叉；以及第3倾斜面112，在截面视图中的第3位置124、平面视图中的第2交叉线116与第2倾斜面111交叉。第3倾斜面112在截面视图中的作为凹槽106的底面的端部的第4位置126、平面视图中的第3交叉线125与凹槽106的底面交叉。此外，第2倾斜面111相对于衬底101表面的角度比第1倾斜面110相对于衬底101表面的角度小，第2位置115比第1位置109靠下方。
在本实施方式中，从第1位置109到第2位置115的距离例如为1nm。
另外，从第1位置109到第2位置115的距离也可以是0.5～4nm以下。这样，通过减小从第1位置109到第2位置115的距离，能够增大欧姆电极108与二维电子气层105的接触面积。
此外，第2倾斜面111相对于衬底101表面的角度比第3倾斜面112相对于衬底101表面的角度小。进而，第3倾斜面112相对于衬底101表面的角度比第1倾斜面110相对于衬底101表面的角度小。在本实施方式中，关于第1倾斜面110、第2倾斜面111及第3倾斜面112相对于衬底101表面的角度，例如，将第1倾斜面110的角度形成为70度，将第2倾斜面111的角度形成为2度，将第3倾斜面112的角度形成为45度。
另外，第2倾斜面111相对于上述衬底101表面的角度也可以是5度以下。这样，通过减小第2倾斜面111相对于上述衬底101表面的角度，能够增大欧姆电极108与二维电子气层105的接触面积。
如图3的(b)列所示，第1交叉线114，在第1倾斜面110和第2倾斜面111排列的第2方向上在第1倾斜面110侧具有凹部117，在作为第1交叉线114的延伸方向的第3方向上，不规则地排列设置有凹部117。凹部117处的第2位置115A，与凹部117以外的位置的第2位置115相比，向第1倾斜面110侧凹陷而能够增大第2倾斜面111的面积，所以能够进一步减小欧姆接触的电阻。
另外，凹部117处的、第2倾斜面111相对于衬底101表面的角度可以小于90度。这样，通过使第2倾斜面111相对于衬底101表面的角度小于90度，能够增大欧姆电极108与二维电子气层105的接触面积。
此外，凹部117可以形成为，在平面视图中具有曲线部。该情况下，通过使得凹部117具有曲线部，能够缓和集中于欧姆电极的端部的电场，所以能够抑制器件的损坏。
凹部117的第2方向上的深度可以是10～40nm。另外，多个凹部117的宽度在第3方向上可以是100～500nm。此外，可以是，凹部117配置有多个，在第3方向上各自的间隔是100～600nm，周期是200～1100nm。
通过设为这样的构造的半导体装置100，与专利文献1的现有技术相比，由于第2位置115比第1位置109靠下方，所以能够使第2倾斜面111处的阻挡层104非常薄。因此，欧姆电极108和二维电子气层105能够经由第2倾斜面111欧姆连接，能够增大接触面积。
图4是表示半导体装置100的栅极电极附近的结构的放大平面图。
如图4所示，衬底101的平面视图中的栅极电极107的延伸方向可以设为构成沟道层103的半导体晶体的取向118的<11－20>方向。通过设为这样的构造的半导体装置100，能够使Vth的温度特性良好。
以下，参照图5A～图5F及图3，说明本实施方式的半导体装置100的制造方法。
图5A～图5F分别是表示制造过程中的半导体装置100的结构的截面图及放大截面图。在图5A～图5F中，左侧是表示半导体装置100的整体结构的截面图，右侧是表示欧姆电极108附近的结构的放大截面图。
首先，如图5A所示，在由Si构成的衬底101上，利用金属有机气相生长法(MOCVD：Metal Organic Chemical Vapor Deposition)，使厚度为2μm且由AlN及AlGaN的层叠构造构成的缓冲层102、厚度为200nm且由i型的GaN构成的沟道层103、厚度为1nm的AlN层119、和厚度为20nm且Al成分比25％的i型的AlGaN层104A在+c面方向(<0001>方向)上依次外延生长。此时，由于将AlN层119和AlGaN层104A成膜时的热，Al从AlN层119扩散，在沟道层103侧和AlGaN层104A侧形成Al扩散层120。这样，形成包括Al扩散层120、AlN层119及AlGaN层104A的、在第1位置109设有Al成分率分布的极大点的阻挡层104。并且，衬底101侧的Al扩散层120的下表面成为异质界面。
在阻挡层104和沟道层103的之间异质界面的沟道层103侧，产生高浓度的二维电子气，形成二维电子气层105的沟道。
接着，如图5B所示，在阻挡层104之上，通过等离子体CVD法使厚度50nm的由SiN构成的绝缘层121堆积，然后，在形成凹槽106的区域，在涂布抗蚀剂127后，利用光刻法将抗蚀剂127布图。接着，利用湿式蚀刻法，在绝缘层121形成开口部以使阻挡层104露出。此外，通过湿式蚀刻法对绝缘层121实施侧蚀，使绝缘层121的侧面相对于抗蚀剂127的侧面向抗蚀剂127的内侧后退而位于抗蚀剂127之下从而形成开口部。另外，在本实施方式中利用了湿式蚀刻法，但也可以利用化学干式蚀刻法将绝缘层121开口。此外，绝缘层121可以是SiO2、SiON、SiCN。
接着，如图5C所示，以抗蚀剂127为掩模，利用电感耦合型(ICP：InductivelyCoupled Plasma)干式蚀刻装置进行含有Cl2气体的蚀刻处理，从而将阻挡层104和沟道层103去除一部分。这样，在凹槽底面的端部形成第4位置126，在平面视图中如图3的(a)列所示那样成为第3交叉线125。此时，在通过干式蚀刻处理而露出的阻挡层104和沟道层103的表面发生晶体缺陷，形成高电阻层122。在第1方向上，第1位置109与凹槽106的底面位置的距离在本实施方式中是6nm。这样，能够缩短凹槽106形成时的干式蚀刻时间，抑制高电阻层122的电阻增大。此外，在第1方向上，第1位置109与凹槽106的底面位置的距离可以是1nm以上10nm以下。此外，绝缘层121的侧面由于在湿式蚀刻时使绝缘层121的侧面相对于抗蚀剂127的侧面向抗蚀剂127的内侧后退而位于抗蚀剂127之下，所以被抗蚀剂127保护。因此，绝缘层121的表面和侧面不发生因干式蚀刻带来的缺损。因此，在形成欧姆接触的热处理时，能够减少欧姆电极108和绝缘层121的相互扩散。
另外，在本实施方式中，以抗蚀剂127为掩模形成凹槽106，但也可以将抗蚀剂127去除后以绝缘层121为掩模形成凹槽106。
作为干式蚀刻处理的具体例，在本实施方式中，说明例如基于ICP干式蚀刻装置的等离子体处理，但也可以使用基于电容耦合型(CCP：Capacitively Coupled Plasma)或电子回旋共振(ECR：Electron Cyclotron Resonance)干式蚀刻装置的等离子体处理。
基于ICP干式蚀刻装置的蚀刻处理例如通过使用Cl2作为气体原料、以10～30sccm的气体流量导入CL2气体来进行。此时，除了Cl2气体以外，作为含有硅(Si)的材料，可以添加SiH4，并且/或者，作为含有氯的材料，可以添加SiCl4、BCl3或CCl。此外，可以将作为惰性气体的Ar(氩)或He(氦)导入并稀释。作为蚀刻处理的设定条件，例如，蚀刻处理气体环境的压力为0.5～3Pa，13.56MHz电源向上部电极的施加电力为50～200W，13.56MHz电源向下部电极的施加电力为5～20W，衬底温度是0～20℃。
接着，如图5D所示，用抗蚀剂去除液将抗蚀剂127去除，用聚合物清洗液将聚合物去除，之后利用pH值为10～14且温度为65℃以上的碱性药液，对于在凹槽106侧面上露出的沟道层103和阻挡层104，相对于沟道层103而言将阻挡层104高选择性地仅在侧面方向上进行湿式蚀刻。由此，在截面视图中，在阻挡层104中形成包含第1位置109的第1倾斜面110和第2倾斜面111，在沟道层103中形成第3倾斜面112。这样，如图3的(b)列所示，形成在截面视图中形成的第1倾斜面110和第2倾斜面111交叉的第2位置115、以及第2倾斜面111与第3倾斜面112交叉的第3位置124。截面视图中的第2位置115及第3位置124分别在平面视图中成为第1交叉线114及第2交叉线116。此时，第2位置115形成在比第1位置109靠下方。关于第1倾斜面110、第2倾斜面111及第3倾斜面112相对于衬底101表面的角度，在本实施方式中，例如，将第1倾斜面110的角度形成为70度，将第2倾斜面111的角度形成为2度，将第3倾斜面112的角度形成为45度。
此外，由于通过该湿式蚀刻处理，将阻挡层104的至少一部分去除而形成第1倾斜面110和第2倾斜面111，所以第1倾斜面110和第2倾斜面111的高电阻层122至少一部分被去除。另外，由于形成栅极电极107的阻挡层104的表面的至少一部分被绝缘层121覆盖，所以在栅极电极107下的阻挡层104中能够抑制由碱性药液引起的晶体缺陷的增大。
此外，如图3的(a)列所示，在阻挡层104中存在位错123。此外，如图3的(b)列所示，在湿式蚀刻处理时，以位错123为起点将阻挡层104蚀刻，在阻挡层104中不规则地形成多个包含曲线的凹部117。此外，凹部117处的、第1倾斜面110相对于衬底101表面的角度小于90度，凹部117在第2方向上的深度为10～40nm。另外，凹部117的宽度在第3方向上可以是100～500nm。此外可以是，凹部117被配置3个以上，在第3方向上各自的间隔为100～600nm，周期为200～1100nm。
这里，说明利用碱性药液、相对于沟道层103而言将阻挡层104高选择性地仅在侧面方向上蚀刻从而形成第1倾斜面110、第2倾斜面111及第3倾斜面112的理由。通过碱性药液进行的AlGaN的蚀刻存在晶体方位依赖性，从上表面难以蚀刻，但从侧面能够蚀刻。
具体而言，由于AlGaN是六边形致密构造，所以极性面由III族的Al、Ga构成，所以通过碱性药液进行的AlGaN的蚀刻的蚀刻速度显著变慢。另一方面，由于侧面是半极性面，所以能够以某种程度的速度蚀刻。
接着，碱性药液通过使pH值为10～14且温度为65℃以上，从而不蚀刻不含有Al的GaN，随着AlGaN的Al的含有率变高，蚀刻速度逐渐变快。
因而，能够不蚀刻不含有Al的沟道层103，而将含有Al的阻挡层104仅在侧面上蚀刻，阻挡层104内的、包含具有Al成分率分布极大点的第1位置109的AlN层119被蚀刻最多。
由此，高精度地形成第1倾斜面110、第2倾斜面111及第3倾斜面112。此外，由于衬底侧的Al扩散层120至少一部分被蚀刻，所以第2位置115形成在比第1位置109靠下方。
此外，以下说明此时的第1倾斜面110、第2倾斜面111及第3倾斜面112相对于衬底101表面的角度的关系。首先，第2倾斜面111相对于衬底101表面的角度小于第1倾斜面110相对于衬底101表面的角度。进而，第2倾斜面111相对于衬底表面的角度小于第3倾斜面112相对于衬底101表面的角度。进而，第3倾斜面112相对于衬底101表面的角度小于第1倾斜面110相对于衬底101表面的角度。进而，第1倾斜面110相对于衬底101表面的角度小于90度。进而，第2倾斜面111相对于衬底表面的角度优选为5度以下。这样，能够增大欧姆电极108与二维电子气层105的接触面积，所以能够进一步减小欧姆接触的电阻。
另外，可以在形成凹槽106之后，通过含有SiCl4气体的等离子体处理，对凹槽106的表面的阻挡层104和沟道层103进行n型化。此外，也可以在形成凹槽106之后，在规定的区域通过离子注入装置对阻挡层104和沟道层103的一部分进行n型化。
作为碱性药液的具体例，在本实施方式中，例如对基于过氧化氢铵(APM：Ammonium-Hydrogen Peroxide Mixture)的蚀刻处理进行说明，但也可以进行基于四甲基氢氧化铵(TMAH：Tetramethyl Ammonium Hydroxide)、氢氧化钾(KOH)等的蚀刻处理。关于基于APM的蚀刻处理的设定，例如是HN4OH：H2O2：H2O＝1：1：5的比例，药液的温度为70℃。这里，碱性药液的pH值可以设为10～14，药液的温度可以设为65℃以上。由此，相对于沟道层103，能够将阻挡层104更高选择性地仅在侧面进行蚀刻。
接着，如图5E所示，用盐酸进行预清洗，通过溅射法使Ti膜及Al膜依次堆积后，依次应用光刻法及干式蚀刻法将Ti膜及Al膜的层叠膜布图，从而在凹槽106之上形成规定形状的欧姆电极108。
另外，也可以通过剥离(lift-off)法，不是利用溅射法而是利用蒸镀法依次堆积Ti膜及Al膜，形成规定形状的欧姆电极108。此外，欧姆电极108不限于Ti及Al的组合，也可以是由Ti、Au、Ta、Al、Mo、Hf、Zr、Au、Cu等的1种金属构成的单层电极膜，也可以是通过将这些金属组合两种以上而构成的多层电极膜。
这里，由于第1倾斜面110相对于衬底101表面的角度小于90度，所以在通过溅射将欧姆电极108成膜时能够将金属原子打入到第2倾斜面111中，能够进一步减小欧姆接触的电阻。进而，在通过溅射将欧姆电极108成膜时能够覆盖度良好地成膜，能够稳定地减小欧姆接触的电阻。
接着，通过在氮气环境下进行1分钟500℃的热处理，形成欧姆电极108与二维电子气层105的欧姆接触。这里，第2倾斜面111由于是构成阻挡层104的半导体晶体的半极性面，所以更容易形成氮空孔，更容易n型化。
另外，热处理的温度在本实施方式中设为500℃，但也可以设为500℃以下，也可以设为500℃以上且小于1000℃。
接着，如图5F所示，通过溅射法依次使Ni膜及Au膜堆积后，依次应用光刻法及干式蚀刻法将Ni膜及Au膜的层叠膜布图，从而在阻挡层104之上形成栅极电极107。另外，也可以通过剥离法，不是利用溅射法而是利用蒸镀法依次堆积Ni膜及Au膜，形成规定形状的栅极电极107。另外，衬底101的平面视图中的栅极电极107的延伸方向可以设为构成沟道层103的半导体晶体的<11－20>方向。
经过以上一系列工序，图1所示的构造的半导体装置100完成。
在如以上那样形成的半导体装置100中，由于第2位置115比Al成分率分布为极大点的第1位置109靠下方，所以能够使第2倾斜面111处的阻挡层104非常薄。因此，能够将欧姆电极108和二维电子气层105经由第2倾斜面111欧姆连接，能够增大接触面积。此外，第2倾斜面111由于通过湿式蚀刻形成，所以通过干式蚀刻形成的高电阻层122至少被部分去除。由此，对于接触面积大的第2倾斜面111而言，二维电子气层105与欧姆电极108之间的距离短，没有电阻成分，所以能够进一步减小欧姆接触的电阻。
关于使用本实施方式的制造方法制造的半导体装置100，在图6中表示截面TEM(Transmission Electron Microscope)照片，该截面TEM照片表示图2所示的结构例的欧姆电极附近的截面。如图6所示，可知：第2位置115比Al成分率分布为极大点的第1位置109靠下方，关于相对于衬底101表面的角度，第1倾斜面110的角度形成为70度，第2倾斜面111的角度形成为2度，第3倾斜面112的角度形成为45度。
接着，关于使用本实施方式的制造方法制造的半导体装置100，在图7中表示SEM(Scanning Electron Microscope)照片，该SEM照片表示图3的(b)列所示的结构例的湿式蚀刻工序后的凹槽部的平面。如图7所示，可知在阻挡层104中不规则地形成有多个包含曲线的凹部117。
(变形例)
以上，基于实施方式对本发明的半导体装置进行了说明，但本发明并不限定于上述实施方式。
例如，对实施方式实施本领域技术人员想到的各种变形而得到的形态、或通过在不脱离本发明的主旨的范围中将实施方式的构成要素及功能任意组合而实现的形态也包含在本发明中。
产业上的可利用性
本发明的半导体装置可用于被要求高速动作的通信设备、逆变器及电源电路等中使用的功率开关元件等。
标号说明
100 半导体装置
101、1101 衬底
102、1102 缓冲层
103 沟道层
1103A GaN层
104 阻挡层
104A、1104A AlGaN层
105、1105 二维电子气层
106、1106 凹槽
107 栅极电极
108、1108 欧姆电极
108S 源极电极
108D 漏极电极
109 第1位置
110 第1倾斜面
111 第2倾斜面
112 第3倾斜面
114 第1交叉线
115 第2位置
115A 凹部的第2位置
116 第2交叉线
117 凹部
118 半导体晶体的取向
119、1119 AlN层
120 Al扩散层
121 绝缘层
122、1122 高电阻层
123 位错
124 第3位置
125 第3交叉线
126 第4位置
127 抗蚀剂

Claims (19)

1.一种半导体装置，其特征在于，
具有：
衬底；
不含有Al的III族氮化物的沟道层，设在上述衬底之上；
含有Al的III族氮化物的阻挡层，设在上述沟道层之上；
栅极电极，与上述阻挡层接合；
凹槽，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式设置；以及
欧姆电极，设在上述凹槽内，与在上述沟道层中产生的二维电子气层欧姆连接；
与上述衬底表面正交的第1方向上的上述阻挡层的Al成分率分布在第1位置具有极大点；
在上述第1方向上，具有：
上述阻挡层的第1倾斜面，包含上述第1位置，与上述欧姆电极相接；以及
上述阻挡层的第2倾斜面，在上述第1倾斜面的下方在第1交叉线处与上述第1倾斜面交叉，与上述欧姆电极相接；
上述第2倾斜面相对于上述衬底表面的角度小于上述第1倾斜面相对于上述衬底表面的角度；
上述第1方向上的上述第1交叉线的位置即第2位置比上述第1位置靠下方。
2.如权利要求1所述的半导体装置，其特征在于，
从上述第1位置到上述第2位置的距离比0.5nm大且为4nm以下。
3.如权利要求1所述的半导体装置，其特征在于，
在上述衬底的平面视图中，
上述第1交叉线在上述第1倾斜面和上述第2倾斜面所排列的第2方向上具有向上述第1倾斜面侧凹陷的3个以上的凹部；
在作为上述第1交叉线的延伸方向的第3方向上，上述3个以上的凹部不规则地排列。
4.一种半导体装置，其特征在于，
具有：
衬底；
不含有Al的III族氮化物的沟道层，设在上述衬底之上；
含有Al的III族氮化物的阻挡层，设在上述沟道层之上；
栅极电极，与上述阻挡层接合；
凹槽，以从包括上述沟道层和上述阻挡层的层叠半导体的表面至少去除上述阻挡层的一部分的方式设置；以及
欧姆电极，设在上述凹槽内，与在上述沟道层中产生的二维电子气层欧姆连接；
与上述衬底表面正交的第1方向上的上述阻挡层的Al成分率分布在第1位置具有极大点；
在上述第1方向上，具有：
上述阻挡层的第1倾斜面，包含上述第1位置，与上述欧姆电极相接；以及
上述阻挡层的第2倾斜面，在上述第1倾斜面的下方在第1交叉线处与上述第1倾斜面交叉，与上述欧姆电极相接；
在上述衬底的平面视图中，
上述第1交叉线，在上述第1倾斜面和上述第2倾斜面所排列的第2方向上具有向上述第2倾斜面侧凹陷的3个以上的凹部；
在作为上述第1交叉线的延伸方向的第3方向上，上述3个以上的凹部不规则地排列。
5.如权利要求3或4所述的半导体装置，其特征在于，
在上述3个以上的凹部的各个凹部，上述第2倾斜面相对于上述衬底表面的角度小于90度。
6.如权利要求3或4所述的半导体装置，其特征在于，
在上述3个以上的凹部的各个凹部，上述第1交叉线包含曲线。
7.如权利要求3或4所述的半导体装置，其特征在于，
上述3个以上的凹部各自的深度在上述第2方向上为10nm以上40nm以下。
8.如权利要求1或4所述的半导体装置，其特征在于，
上述阻挡层包含AlN层；
在上述第1方向上，上述第1位置在上述AlN层的厚度的范围内。
9.如权利要求1或4所述的半导体装置，其特征在于，
在上述第1位置，上述阻挡层的Al成分率为90％以上。
10.如权利要求1或4所述的半导体装置，其特征在于，
在上述第1方向上，上述第1位置与上述阻挡层的底面位置之间的距离为上述阻挡层的厚度的10％以下。
11.如权利要求1或4所述的半导体装置，其特征在于，
还具有上述沟道层的第3倾斜面，该第3倾斜面在上述第2倾斜面的下方在第2交叉线处与上述第2倾斜面交叉，该第3倾斜面与上述欧姆电极相接；
上述第2倾斜面相对于上述衬底表面的角度小于上述第3倾斜面相对于上述衬底表面的角度。
12.如权利要求1或4所述的半导体装置，其特征在于，
还具有上述沟道层的第3倾斜面，该第3倾斜面在上述第2倾斜面的下方在第2交叉线处与上述第2倾斜面交叉，该第3倾斜面与上述欧姆电极相接；
上述第3倾斜面相对于上述衬底表面的角度小于上述第1倾斜面相对于上述衬底表面的角度。
13.如权利要求1或4所述的半导体装置，其特征在于，
上述第1倾斜面相对于上述衬底表面的角度小于90度。
14.如权利要求1或4所述的半导体装置，其特征在于，
上述第2倾斜面是构成上述阻挡层的半导体晶体的半极性面。
15.如权利要求1或4所述的半导体装置，其特征在于，
上述第2倾斜面相对于上述衬底表面的角度为5度以下。
16.如权利要求1或4所述的半导体装置，其特征在于，
在上述第1方向上，上述第1位置与上述凹槽的底面位置的距离为1nm以上10nm以下。
17.如权利要求1或4所述的半导体装置，其特征在于，
构成上述沟道层的半导体晶体的<0001>方向是上述第1方向。
18.如权利要求1或4所述的半导体装置，其特征在于，
上述衬底的平面视图中的上述栅极电极的延伸方向是构成上述沟道层的半导体晶体的<11－20>方向。
19.一种半导体装置的制造方法，其特征在于，
具有以下工序：
在衬底上形成III族氮化物的沟道层的工序；
在上述沟道层之上形成比上述沟道层的带隙大的含有Al的III族氮化物的阻挡层的工序；
在上述阻挡层之上形成绝缘层的工序；
在上述绝缘层之上形成设有开口部的掩模的工序；
利用上述掩模，去除通过上述开口部露出的区域的上述绝缘层的全部，并且进行去除以使上述绝缘层的侧面相对于上述掩模的侧面向上述掩模的内侧后退而形成侧蚀的工序；
利用上述掩模，通过干式蚀刻，去除上述阻挡层和上述沟道层的至少一部分而形成凹槽的工序；
去除上述掩模的工序；
将上述阻挡层仅在侧面方向上进行湿式蚀刻，从而在与上述衬底表面正交的第1方向上在上述阻挡层中形成第1倾斜面和第2倾斜面的工序；
以将上述凹槽和上述绝缘层的一部分覆盖的方式形成与在上述沟道层中产生的二维电子气层欧姆连接的欧姆电极的工序；以及
对上述欧姆电极进行热处理的工序，
上述侧蚀通过湿式蚀刻形成，
上述第1方向上的上述阻挡层的Al成分率分布在第1位置具有极大点，
在上述第1方向上，
上述第1位置包含在上述第1倾斜面中，
上述第2倾斜面，在上述第1倾斜面的下方在第1交叉线处与上述第1倾斜面交叉，与上述欧姆电极相接，
上述第2倾斜面相对于上述衬底表面的角度小于上述第1倾斜面相对于上述衬底表面的角度；
上述第1方向上的上述第1交叉线的位置即第2位置比上述第1位置靠下方。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104185899A (zh) * 2012-04-11 2014-12-03 夏普株式会社 氮化物半导体器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045898A (ja) * 2001-08-01 2003-02-14 Sony Corp 半導体装置およびその製造方法
JP2006120694A (ja) * 2004-10-19 2006-05-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4333652B2 (ja) 2005-08-17 2009-09-16 沖電気工業株式会社 オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置
JP2007080855A (ja) * 2005-09-09 2007-03-29 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JP2007158149A (ja) * 2005-12-07 2007-06-21 Sharp Corp 半導体装置
JPWO2010021099A1 (ja) * 2008-08-22 2012-01-26 パナソニック株式会社 電界効果トランジスタ
JP5625314B2 (ja) * 2009-10-22 2014-11-19 サンケン電気株式会社 半導体装置
JP5590874B2 (ja) 2009-12-18 2014-09-17 パナソニック株式会社 窒化物半導体素子
JP2011171640A (ja) 2010-02-22 2011-09-01 Sanken Electric Co Ltd 窒化物半導体装置及びその製造方法
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP5596495B2 (ja) 2010-10-29 2014-09-24 パナソニック株式会社 半導体装置
US20140203329A1 (en) * 2011-06-03 2014-07-24 Summitomo Electric Industries, Ltd. Nitride electronic device and method for fabricating nitride electronic device
JP5942204B2 (ja) * 2011-07-01 2016-06-29 パナソニックＩｐマネジメント株式会社 半導体装置
JP2014029991A (ja) * 2012-06-29 2014-02-13 Sharp Corp 窒化物半導体装置の電極構造および窒化物半導体電界効果トランジスタ
JP6268366B2 (ja) 2012-09-28 2018-01-31 パナソニックＩｐマネジメント株式会社 半導体装置
WO2014148255A1 (ja) * 2013-03-19 2014-09-25 シャープ株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
JP6575304B2 (ja) * 2015-10-30 2019-09-18 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP2019192698A (ja) * 2018-04-19 2019-10-31 富士通株式会社 半導体装置、半導体装置の製造方法及び増幅器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104185899A (zh) * 2012-04-11 2014-12-03 夏普株式会社 氮化物半导体器件

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