JP7057473B1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

半導体装置１００は、Ａｌを含まないIII族窒化物のチャネル層１０３と、チャネル層１０３の上に設けられたＡｌを含むIII族窒化物のバリア層１０４と、リセス１０６と、リセス１０６内に設けられ、２次元電子ガス層１０５にオーミック接続されたオーミック電極１０８と、を有し、基板１０１表面と直交する第１方向におけるバリア層１０４のＡｌ組成率分布は第１位置１０９で極大点を有し、第１方向において、第１位置１０９を含みオーミック電極１０８と接するバリア層１０４の第１傾斜面１１０と、第１傾斜面１１０の下方で第１傾斜面１１０と交差し、オーミック電極１０８と接するバリア層１０４の第２傾斜面１１１と、を有し、基板１０１表面に対する、第２傾斜面１１１の角度は第１傾斜面１１０の角度より小さく、第１方向における第１交差線１１４の位置は第１位置１０９より下方である。

Description

本開示は、半導体装置に関し、特に、III族窒化物半導体を用いたIII族窒化物半導体装置に関し、国等の委託研究の成果に係る特許出願（令和２年度、総務省、５Ｇの普及・展開のための基盤技術に関する研究開発の委託事業、産業技術力強化法第１７条の適用を受ける特許出願)である。
III族窒化物半導体、特に、ＧａＮ（ガリウム窒化物）またはＡｌＧａＮ（アルミニウムガリウム窒化物）を用いたIII族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、III族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成できる。
ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極との差により、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子（以下「２次元電子ガス層」と称する）によるチャネルが形成される。この２次元電子ガス層のチャネルを利用したIII族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。
これらのIII族窒化物半導体装置において特性を高めるためには、III族窒化物半導体装置内のオーミック電極と２次元電子ガス層とのコンタクト（以下、オーミックコンタクトと称する）やチャネルの抵抗等の寄生抵抗成分をできる限り低減させるとよい。
図８は、特許文献１に記載のIII族窒化物半導体装置内のオーミック電極付近の構成を示す断面図である。図８に示すように、特許文献１には、基板１１０１の上に、バッファ層１１０２と、ＧａＮ層１１０３Ａと、ＡｌＮ層１１１９と、ＡｌＧａＮ層１１０４Ａとが順に形成されており、ＡｌＮ層１１１９とＧａＮ層１１０３Ａとのヘテロ構造によりＧａＮ層１１０３Ａ側に２次元電子ガス層１１０５を備えている。ＡｌＧａＮ層１１０４ＡとＡｌＮ層１１１９とＧａＮ層１１０３Ａとの一部を除去したリセス１１０６上に、オーミック電極１１０８が形成される。ＡｌＮ層１１１９とＧａＮ層１１０３Ａとのヘテロ界面と交差するリセス１１０６の基板１１０１表面に対する角度は、鋭角側を０ 度 より大きく、かつ、５ ６ 度 以下であることが記載されている。これにより、特許文献１に記載の半導体装置は、２次元電子ガス層１１０５とオーミック電極１１０８を接触させて、且つ、接触面積を増大できるため、オーミックコンタクトの抵抗を低減できるとされている。
特開２００７―０５３１８５号公報
上記特許文献１に記載された方法によれば、ＡｌＮ層１１１９とＧａＮ層１１０３Ａとのヘテロ界面と交差するリセス１１０６の基板１１０１表面に対する角度の鋭角側は、角度を小さくすることで、２次元電子ガス層１１０５とオーミック電極１１０８との接触面積を増大させているが、依然として不十分である。また、ＡｌＮ層１１１９は、２次元電子ガス層１１０５の電子移動度およびシートキャリア濃度を向上できるためIII族窒化物半導体装置の高性能化に必須であるが、バンドギャップが大きいため、上層にあるＡｌＧａＮ層１１０４ＡからのコンタクトはＡｌＮ層１１１９が障壁となり、非常に高抵抗になる問題もある。
さらに、ドライエッチングによりリセス１１０６を形成しているため、リセス１１０６によりＡｌＧａＮ層１１０４ＡとＡｌＮ層１１１９およびＧａＮ層１１０３Ａの露出した表面には、結晶欠陥を含む高抵抗層１１２２が形成されている。そのため、２次元電子ガス層１１０５とオーミック電極１１０８とは直接接触しておらず、高抵抗層１１２２の幅だけ距離が離れていることになり、オーミックコンタクトの抵抗は増大する。
このように、従来の技術では、オーミックコンタクトの抵抗を十分に低減することができないという課題がある。
本開示は、このような課題を鑑みてなされたものであり、オーミックコンタクトの抵抗を低減することができる半導体装置を提供することを目的とする。
本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられたＡｌを含まないIII族窒化物のチャネル層と、前記チャネル層の上に設けられたＡｌを含むIII族窒化物のバリア層と、前記バリア層に接合されたゲート電極と、前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部を除去するように設けられたリセスと、前記リセス内に設けられ、前記チャネル層に発生する２次元電子ガス層にオーミック接続されたオーミック電極と、を有し、前記基板表面と直交する第１方向における前記バリア層のＡｌ組成率分布は第１位置で極大点を有し、前記第１方向において、前記第１位置を含み前記オーミック電極と接する前記バリア層の第１傾斜面と、前記第１傾斜面の下方で前記第１傾斜面と第１交差線で交差し、前記オーミック電極と接する前記バリア層の第２傾斜面と、を有し、前記第２傾斜面の前記基板表面に対する角度は、前記第１傾斜面の前記基板表面に対する角度より小さく、前記第１方向における前記第１交差線の位置である第２位置は前記第１位置より下方である。
本開示の一態様に係る半導体装置の製造方法は、基板上にＡｌを含まないIII族窒化物のチャネル層を形成する工程と、前記チャネル層の上にＡｌ組成を含むIII族窒化物のバリア層を形成する工程と、前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部をするようにリセスを形成するドライエッチング工程と、前記ドライエッチング工程の後に６５℃以上のｐｈ値１０～１４のアルカリ性薬液を用いるウェットエッチング工程と、前記ウェットエッチング工程の後に前記リセスを埋め込むようにオーミック電極を形成する工程と、前記オーミック電極を熱処理する工程と、を有する。
本開示の一態様に係る半導体装置の製造方法は、基板上にIII族窒化物のチャネル層を形成する工程と、前記チャネル層の上に前記チャネル層のバンドギャップより大きいIII族窒化物のバリア層を形成する工程と、前記バリア層の上に絶縁層を形成する工程と、前記絶縁層の上に開口部が設けられたマスクを形成する工程と、前記マスクを用いて前記開口部により露出している領域の前記絶縁層の全部と前記マスクの側面に対して前記絶縁層の側面が前記マスクの内側に後退するように除去してサイドエッチを形成する工程と、前記マスクを用いてドライエッチングで前記バリア層と前記チャネル層の少なくとも一部を除去してリセスを形成する工程と、前記マスクを除去する工程と、前記リセスと前記絶縁層の一部を覆うようにオーミック電極を形成する工程と、前記オーミック電極を熱処理する工程と、を有する。
オーミック抵抗を低減することができる半導体装置が提供される。
図１は、実施の形態に係る半導体装置の構成を示す断面図である。 図２は、実施の形態に係る半導体装置のオーミック電極付近の構成を示す拡大断面図である。 図３は、実施の形態に係る半導体装置における、ドライエッチ工程後、ウェットエッチ工程後、および、オーミック電極形成後の平面図および断面図である。 図４は、実施の形態に係る半導体装置のゲート電極付近の構成を示す拡大平面図である。 図５Ａは、製造途上における実施の形態に係る半導体装置の構造を示す断面図および拡大断面図である。 図５Ｂは、製造途上における実施の形態に係る半導体装置の構造を示す断面図および拡大断面図である。 図５Ｃは、製造途上における実施の形態に係る半導体装置の構造を示す断面図および拡大断面図である。 図５Ｄは、製造途上における実施の形態に係る半導体装置の構造を示す断面図および拡大断面図である。 図５Ｅは、製造途上における実施の形態に係る半導体装置の構造を示す断面図および拡大断面図である。 図５Ｆは、製造途上における実施の形態に係る半導体装置の構造を示す断面図および拡大断面図である。 図６は、実施の形態に係る半導体装置における、オーミック電極の断面を示すＴＥＭ図である。 図７は、実施の形態に係る半導体装置における、ウェットエッチ工程後のリセスの平面を示すＳＥＭ図である。 図８は、従来の半導体装置のオーミック電極付近の構成を示す拡大断面図である。
発明者らは、オーミックコンタクトの抵抗を低減することができる半導体装置を提供すべく、鋭意検討、実験を重ねた。その結果、発明者らは、下記半導体装置等に想到した。
本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられたＡｌを含まないIII族窒化物のチャネル層と、前記チャネル層の上に設けられたＡｌを含むIII族窒化物のバリア層と、前記バリア層に接合されたゲート電極と、前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部を除去するように設けられたリセスと、前記リセス内に設けられ、前記チャネル層に発生する２次元電子ガス層にオーミック接続されたオーミック電極と、を有し、前記基板表面と直交する第１方向における前記バリア層のＡｌ組成率分布は第１位置で極大点を有し、前記第１方向において、前記第１位置を含み前記オーミック電極と接する前記バリア層の第１傾斜面と、前記第１傾斜面の下方で前記第１傾斜面と第１交差線で交差し、前記オーミック電極と接する前記バリア層の第２傾斜面と、を有し、前記第２傾斜面の前記基板表面に対する角度は、前記第１傾斜面の前記基板表面に対する角度より小さく、前記第１方向における前記第１交差線の位置である第２位置は前記第１位置より下方である。
上記半導体装置によると、第２傾斜面にあるバリア層を非常に薄くすることができる。このため、オーミック電極と２次元電子ガス層とは第２傾斜面を介してオーミック接続することができ、接触面積を増大することができる。さらに、第２傾斜面の基板表面に対する角度を小さくすることで、接触面積を増大することができる。また、第２傾斜面は、ウェットエッチングにより形成されるため、ドライエッチングにより形成される高抵抗層が少なくとも一部ない。したがって、接触面積が増大された第２傾斜面において、２次元電子ガス層とオーミック電極との間の距離が短く、抵抗成分がないためオーミックコンタクトの抵抗を低減することができる。
また、前記第１位置から前記第２位置までの距離は０．５ｎｍより大きく４ｎｍ以下であるとしてもよい。
これにより、第１位置から第２位置までの距離を小さくすることで、第２傾斜面の基板表面に対する角度が小さくなる。したがって、第２傾斜面の面積をさらに増大することができるため、さらにオーミックコンタクトの抵抗を低減することができる。
また、前記基板の平面視において、前記第１交差線は、前記第１傾斜面と前記第２傾斜面とが並ぶ第２方向において、前記第１傾斜面側に凹んだ３つ以上の凹部を有し、前記第１交差線の延伸方向である第３方向において、前記３つ以上の凹部は不規則に並んでいるとしてもよい。
これにより、第２傾斜面の面積をさらに増大することができるため、さらにオーミックコンタクトの抵抗を低減することができる。
本開示の一態様に係る半導体装置は、基板と、前記基板の上に設けられたＡｌを含まないIII族窒化物のチャネル層と、前記チャネル層の上に設けられたＡｌを含むIII族窒化物のバリア層と、前記バリア層に接合されたゲート電極と、前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部を除去するように設けられたリセスと、前記リセス内に設けられ、前記チャネル層に発生する２次元電子ガス層にオーミック接続されたオーミック電極と、を有し、前記基板表面と直交する第１方向における前記バリア層のＡｌ組成率分布は第１位置で極大点を有し、前記第１方向において、前記第１位置を含み前記オーミック電極と接する前記バリア層の第１傾斜面と、前記第１傾斜面の下方で前記第１傾斜面と第１交差線で交差し、前記オーミック電極と接する前記バリア層の第２傾斜面と、を有し、前記基板の平面視において、前記第１交差線は、前記第１傾斜面と前記第２傾斜面とが並ぶ第２方向において、前記第２傾斜面側に凹んだ３つ以上の凹部を有し、前記第１交差線の延伸方向である第３方向において、前記３つ以上の凹部は不規則に並んでいる。
上記半導体装置によると、凹部を形成することで、第２傾斜面の面積を増大することができるため、オーミックコンタクトの抵抗を低減することができる。また、第２傾斜面は、ウェットエッチングにより形成されるため、ドライエッチングにより形成される高抵抗層が少なくとも一部ないため、２次元電子ガス層とオーミック電極との距離を短くしつつ、オーミックコンタクトの抵抗を低減することができる。
また、前記３つ以上の凹部それぞれにおける、前記第２傾斜面の前記基板表面に対する角度は９０度未満であるとしてもよい。
これにより、凹部における、第２傾斜面の面積をさらに増大することができるため、オーミックコンタクトの抵抗をさらに低減することができる。
また、前記３つ以上の凹部それぞれにおける前記第１交差線は曲線を含むとしてもよい。
これにより、凹部の第１交差線は曲線を含んでいるため、凹部のオーミック電極端部における電界集中を緩和することができる。
また、前記３つ以上の凹部それぞれの深さは、前記第２方向において、１０ｎｍ以上４０ｎｍ以下であるとしてもよい。
また、前記バリア層はＡｌＮ層を含み、前記第１方向において、前記第１位置は前記ＡｌＮ層の厚さの範囲内であるとしてもよい。
また、前記第１位置における前記バリア層のＡｌ組成率は９０％以上であるとしてもよい。
また、前記第１方向において、前記第1位置と前記バリア層の底面位置との間の距離は、前記バリア層の厚さの１０％以下であるとしてもよい。
また、さらに、前記第２傾斜面の下方で前記第２傾斜面と第２交差線で交差し、前記オーミック電極と接する前記チャネル層の第３傾斜面を有し、前記第２傾斜面の前記基板表面に対する角度は、前記第３傾斜面の前記基板表面に対する角度より小さいとしてもよい。
また、さらに、前記第２傾斜面の下方で前記第２傾斜面と第２交差線で交差し、前記オーミック電極と接する前記チャネル層の第３傾斜面を有し、前記第３傾斜面の前記基板表面に対する角度は、前記第１傾斜面の前記基板表面に対する角度より小さいとしてもよい。
これにより、第２傾斜面は、ウェットエッチングにより形成されるため、第２傾斜面の基板表面に対する角度が小さくなる。したがって、第２傾斜面の面積をさらに増大することができるため、さらにオーミックコンタクトの抵抗を低減することができる。
また、前記第１傾斜面の前記基板表面に対する角度は９０度未満であるとしてもよい。
これにより、オーミック電極をスパッタにより成膜する際に金属原子を第２傾斜面に打ち込むことができるため、さらにオーミックコンタクトの抵抗を低減することができる。
また、前記第２傾斜面は前記バリア層を構成する半導体結晶の半極性面であるとしてもよい。
これにより、第２傾斜面はバリア層を構成する半導体結晶の半極性面であるため、オーミック電極を形成する際の熱処理でより窒素空孔を形成しやすく、よりｎ型化しやすい。したがって、さらにオーミックコンタクトの抵抗を低減することができる。
また、前記第２傾斜面の前記基板表面に対する角度は５度以下であるとしてもよい。
これにより、第２傾斜面の面積をさらに増大することができるため、オーミックコンタクトの抵抗をさらに低減することができる。
また、前記第１方向において、前記第１位置と前記リセス底面位置との距離は、１ｎｍ以上１０ｎｍ以下であるとしてもよい。
これにより、第１位置とリセス底面との距離を比較的小さくすることで、リセス形成時のドライエッチング時間を短くすることができる。このため、リセス側面に形成される高抵抗層の形成量を抑制できるため、抵抗値上昇を抑えることができる。したがって、オーミックコンタクトの抵抗をさらに低減することができる。
また、前記チャネル層を構成する半導体結晶の＜０００１＞方向は前記第１方向であるとしてもよい。
これにより、２次元電子ガス層のシートキャリア濃度を高くできるため、さらにオーミックコンタクトの抵抗を低減することができる。
また、前記基板の平面視における前記ゲート電極の延伸方向は、前記チャネル層を構成する半導体結晶の＜１１－２０＞方向であるとしてもよい。
これにより、Ｖｔｈの温度特性を良くすることができる。
本開示の一態様に係る半導体装置の製造方法は、基板上にＡｌを含まないIII族窒化物のチャネル層を形成する工程と、前記チャネル層の上にＡｌ組成を含むIII族窒化物のバリア層を形成する工程と、前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部をするようにリセスを形成するドライエッチング工程と、前記ドライエッチング工程の後に６５℃以上のｐｈ値１０～１４のアルカリ性薬液を用いるウェットエッチング工程と、前記ウェットエッチング工程の後に前記リセスを埋め込むようにオーミック電極を形成する工程と、前記オーミック電極を熱処理する工程と、を有する。
上記半導体装置の製造方法によると、第１方向における第１交差線の位置である第２位置はＡｌ組成率分布が極大点である第１位置より下方となっているため、第２傾斜面にあるバリア層を非常に薄くすることができる。このため、オーミック電極と２次元電子ガス層とは第２傾斜面を介してオーミック接続することができ、接触面積を増大することができる。また、第２傾斜面は、ウェットエッチング工程により形成されるため、ドライエッチングにより形成された高抵抗層が少なくとも一部ない。したがって、接触面積の大きい第２傾斜面は、２次元電子ガス層とオーミック電極の間の距離が短く、抵抗成分がないためオーミックコンタクトの抵抗を低減することができる。
また、基板の平面視において、第１交差線は、第１傾斜面と第２傾斜面とが並ぶ第２方向において、第１傾斜面側に凹部を有することができる。凹部が３つ以上の場合には、第１交差線の延伸方向である第３方向において、凹部は不規則に形成される。したがって、第２傾斜面の面積をさらに増大することができるため、オーミックコンタクトの抵抗をさらに低減することができる。
本開示の一態様に係る半導体装置の製造方法は、基板上にIII族窒化物のチャネル層を形成する工程と、前記チャネル層の上に前記チャネル層のバンドギャップより大きいIII族窒化物のバリア層を形成する工程と、前記バリア層の上に絶縁層を形成する工程と、前記絶縁層の上に開口部が設けられたマスクを形成する工程と、前記マスクを用いて前記開口部により露出している領域の前記絶縁層の全部と前記マスクの側面に対して前記絶縁層の側面が前記マスクの内側に後退するように除去してサイドエッチを形成する工程と、前記マスクを用いてドライエッチングで前記バリア層と前記チャネル層の少なくとも一部を除去してリセスを形成する工程と、前記マスクを除去する工程と、前記リセスと前記絶縁層の一部を覆うようにオーミック電極を形成する工程と、前記オーミック電極を熱処理する工程と、を有する。
以下、本開示の一態様に係る半導体装置等の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、並びに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態）
まず、実施の形態に係る半導体装置について、図１、図２、および、図３を用いて説明する。
図１は、実施の形態に係る半導体装置１００の構成を示す断面図である。図２は、半導体装置１００のオーミック電極付近の構成を示す拡大断面図である。図３は、半導体装置１００における、ドライエッチ工程後、ウェットエッチ工程後、および、オーミック電極形成後の平面図および断面図である。
本実施の形態では、半導体装置１００がヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）である場合について説明する。
図１に示すように、半導体装置１００は、基板１０１と、バッファ層１０２と、チャネル層１０３と、バリア層１０４と、２次元電子ガス層１０５と、リセス１０６と、ゲート電極１０７と、ソース電極１０８Ｓと、ドレイン電極１０８Ｄとを備える。ここで、ソース電極１０８Ｓとドレイン電極１０８Ｄとを区別して説明する必要がない場合には、ソース電極１０８Ｓとドレイン電極１０８Ｄとのことを、オーミック電極１０８とも称する。
基板１０１は、例えば、Ｓｉからなる基板である。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。
バッファ層１０２は、基板１０１の上に形成される。バッファ層１０２は、例えば，厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなるIII族窒化物半導体層である。バッファ層１０２は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のIII族窒化物半導体の単層もしくは複数層によって構成されていてもよい。
チャネル層１０３は、基板１０１の上方に形成される。本実施の形態において、チャネル層１０３は、例えば、＋ｃ面方向（＜０００１＞方向）にバッファ層１０２の上に形成される。チャネル層１０３は、Ａｌを含まないIII族窒化物半導体層であって、例えば、厚さ２００ｎｍのＧａＮによって構成される。
なお、チャネル層１０３は、Ａｌを含まないIII族窒化物半導体層であれば、ＧａＮに限らず、ＩｎＧａＮ、等のIII族窒化物半導体によって構成されてもよい。また、チャネル層１０３には、ｎ型の不純物が含まれていてもよい。
バリア層１０４は、チャネル層１０３の上に形成される。本実施の形態において、バリア層１０４は、例えば、＋ｃ面方向（＜０００１＞方向）にチャネル層１０３の上に形成される。バリア層１０４は、Ａｌを含むIII族窒化物半導体層である。基板１０１と直交する第１方向におけるバリア層１０４のＡｌ組成率分布は、第１位置１０９で極大点を有する。
本実施の形態において、＋ｃ面方向（＜０００１＞方向）に積層したバリア層１０４とチャネル層１０３とのヘテロ界面のチャネル層１０３側には、高濃度の２次元電子ガスが発生し、２次元電子ガス層１０５のチャネルが形成される。
なお、バリア層１０４上にはキャップ層として例えばＧａＮからなる厚さ約１～２ｎｍのキャップ層が設けられてもよい。
リセス１０６は、チャネル層１０３とバリア層１０４とからなる積層半導体の表面から、バリア層１０４の全部とチャネル層１０３一部とを除去するように形成される。また、リセス１０６は、第１位置１０９とリセス１０６の底面位置との距離は、６ｎｍとなるよう形成される。
なお、リセス１０６は、チャネル層１０３とバリア層１０４とからなる積層半導体の表面から少なくともバリア層１０４の一部を除去するように形成されていればよく、必ずしも、バリア層１０４の全部とチャネル層１０３の一部とを除去するように形成される例に限定される必要はない。
ゲート電極１０７は、バリア層１０４の上に形成される。ゲート電極１０７は、バリア層１０４に接触する。より具体的には、ゲート電極１０７は、バリア層１０４にショットキー接合される。ゲート電極１０７は、例えば、Ｎｉ膜とＡｕ膜とを順に積層した多層膜構造である。
なお、ゲート電極１０７は、単層構造であってもよいし、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｔ、Ｐｄ、Ａｌ、Ｗ、ＷＮ，ＷＳｉ、Ｃｕ等を順に積層した多層膜構造であってもよい。また、ゲート電極１０７とバリア層１０４とは、必ずしも、ショットキー接合により接触する例に限定される必要はなく、例えば、ＰＮ接合により接触するとしてもよいし、ゲート電極１０７とバリア層１０４とがＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造等を形成するとしてもよい。
オーミック電極１０８は、基板１０１の上方に形成される。オーミック電極１０８は、例えばＴｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜である。
なお、オーミック電極１０８は、ＴｉおよびＡｌの組み合わせに限らず、Ｔｉ、Ａｕ、Ｔａ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ、Ａｕ、Ｃｕ等の１つの金属からなる単層電極膜であってもよいし、これらの金属を２つ以上組み合わせることによって構成された多層電極膜であってもよい。
オーミック電極１０８は、リセス１０６内に設けられ、２次元電子ガス層１０５と電気的に接続される。具体的には、リセス１０６の側面のバリア層１０４とチャネル層１０３とは、熱処理によりオーミック電極１０８と反応して窒素空孔を形成し、ｎ型化される。また、リセス１０６の側面のバリア層１０４とチャネル層１０３とが露出した面は半極性面であるため、より窒素空孔を形成しやすく、よりｎ型化しやすい。これにより、オーミック電極１０８は、２次元電子ガス層１０５にオーミック接続される。ここで、半極性面とは、ＧａＮ結晶において原子が規則的に配列された面以外の面を指す。
次に、図２を用いて、半導体装置１００のオーミック電極１０８付近の構成について、より詳細に説明する。
図２に示すように、バリア層１０４は、例えば、厚さが１ｎｍのＡｌ拡散層１２０と、厚さが１ｎｍのＡｌＮ層１１９と、厚さが１ｎｍのＡｌ拡散層１２０と、厚さが２０ｎｍのＡｌ組成比が２５％のＡｌＧａＮ層１０４Ａとが、この順に積層したIII族窒化物半導体層である。Ａｌ拡散層１２０は、ＡｌＮ層１１９とバリア層１０４とを成膜した際の熱により、ＡｌＮ層１１９からＡｌが拡散して、チャネル層１０３側とＡｌＧａＮ層１０４Ａ側とにＡｌ拡散層１２０が形成される。
なお、本実施の形態では、バリア層１０４中にスペーサ層であるＡｌＮ層１１９がある場合を説明したが、ＡｌＮ層１１９がなくてもよい。なお、ＡｌＧａＮ層１０４Ａは、Ｉｎが含まれていてもよいし、バリア層１０４には、ｎ型の不純物が含まれていてもよい。
また、リセス１０６は、オーミック電極１０８と接する第１位置１０９にＡｌ組成率分布の極大点を有する第１傾斜面１１０と、第１傾斜面１１０の下方に第２傾斜面１１１と、第３傾斜面１１２とを備えている。具体的には、図３の（ｂ）列に示すように、第１方向において、第１傾斜面１１０と断面視における第２位置１１５、平面視における第１交差線１１４で第１傾斜面１１０と交差する第２傾斜面１１１と、断面視における第３位置１２４、平面視における第２交差線１１６で第２傾斜面１１１と交差する第３傾斜面１１２とを備える。第３傾斜面１１２は、断面視におけるリセス１０６の底面の端部である第４位置１２６、平面視における第３交差線１２５で、リセス１０６の底面と交差する。また、第２傾斜面１１１の基板１０１表面に対する角度は、第１傾斜面１１０の基板１０１表面に対する角度より小さく、第２位置１１５は第１位置１０９より下方である。
本実施の形態において、第１位置１０９から第２位置１１５までの距離は、例えば、１ｎｍである。
なお、第１位置１０９から第２位置１１５までの距離は、０．５～４ｎｍ以下であってもよい。このように、第１位置１０９から第２位置１１５までの距離を小さくすることで、オーミック電極１０８と２次元電子ガス層１０５の接触面積を増大することができる。
また、第２傾斜面１１１の基板１０１表面に対する角度は、第３傾斜面１１２の基板１０１表面に対する角度より小さい。さらに、第３傾斜面１１２の基板１０１表面に対する角度は、第１傾斜面１１０の基板１０１表面に対する角度より小さい。本実施の形態において、第１傾斜面１１０、第２傾斜面１１１、および、第３傾斜面１１２の基板１０１表面に対する角度は、例えば、第１傾斜面１１０の角度を７０度、第２傾斜面１１１の角度を２度、第３傾斜面１１２の角度を４５度に形成される。
なお、第２傾斜面１１１の前記基板１０１表面に対する角度は、５度以下であってもよい。このように、第２傾斜面１１１の前記基板１０１表面に対する角度を小さくすることで、オーミック電極１０８と２次元電子ガス層１０５の接触面積を増大することができる。
図３の（ｂ）列に示すように、第１交差線１１４は、第１傾斜面１１０と第２傾斜面１１１とが並ぶ第２方向において、第１傾斜面１１０側に凹部１１７を有し、第１交差線１１４の延伸方向である第３方向において、凹部１１７を不規則に並べて設けられている。凹部１１７における第２位置１１５Ａは、凹部１１７以外の位置における第２位置１１５と比較して第１傾斜面１１０側に凹んで第２傾斜面１１１の面積を増大できるため、オーミックコンタクトの抵抗をさらに低減することができる。
なお、凹部１１７における、第２傾斜面１１１の基板１０１表面に対する角度は９０度未満であってもよい。このように、第２傾斜面１１１の基板１０１表面に対する角度を９０度未満にすることで、オーミック電極１０８と２次元電子ガス層１０５の接触面積を増大することができる。
また、凹部１１７は平面視で曲線部をもつように形成されていてもよい。この場合、凹部１１７に曲線部をもつようにすることで、オーミック電極の端部に集中する電界を緩和することができるので、デバイスの破壊を抑制することができる。
凹部１１７の第２方向における深さは、１０～４０ｎｍであってもよい。なお、複数の凹部１１７の幅は第３方向において１００～５００ｎｍであってもよい。また、凹部１１７は複数配置され、第３方向においてそれぞれの間隔は１００～６００ｎｍで、周期は２００～１１００ｎｍであってもよい。
このような構造の半導体装置１００にすることで、特許文献１の従来の技術と比べて、第２位置１１５は第１位置１０９より下方となっているため、第２傾斜面１１１にあるバリア層１０４を非常に薄くすることができる。そのため、オーミック電極１０８と２次元電子ガス層１０５は、第２傾斜面１１１を介してオーミック接続することができ、接触面積を増大することができる。
図４は、半導体装置１００のゲート電極付近の構成を示す拡大平面図である。
図４に示すように、基板１０１の平面視におけるゲート電極１０７の延伸方向は、チャネル層１０３を構成する半導体結晶の向き１１８の＜１１－２０＞方向としてもよい。このような構造の半導体装置１００にすることで、Ｖｔｈの温度特性を良くすることができる。
以下、図５Ａ～図５Ｆ、および、図３を参照しながら、本実施の形態における半導体装置１００の製造方法を説明する。
図５Ａ～図５Ｆは、それぞれ、製造途上における半導体装置１００の構成を示す断面図および拡大断面図である。図５Ａ～図５Ｆにおいて、左側は、半導体装置１００の全体の構成を示す断面図であり、右側は、オーミック電極１０８付近の構成を示す拡大断面図である。
まず、図５Ａに示すように、Ｓｉからなる基板１０１上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さが２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、厚さが２００ｎｍでｉ型のＧａＮからなるチャネル層１０３と、厚さが１ｎｍのＡｌＮ層１１９と、厚さが２０ｎｍでＡｌ組成比２５％のｉ型のＡｌＧａＮ層１０４Ａとを＋ｃ面方向（＜０００１＞方向）に順次エピタキシャル成長させる。このとき、ＡｌＮ層１１９とＡｌＧａＮ層１０４Ａとを成膜した際の熱により、ＡｌＮ層１１９からＡｌが拡散して、チャネル層１０３側とＡｌＧａＮ層１０４Ａ側とにＡｌ拡散層１２０が形成される。このようにＡｌ拡散層１２０、ＡｌＮ層１１９、および、ＡｌＧａＮ層１０４Ａからなる、第１位置１０９にＡｌ組成率分布の極大点が設けられたバリア層１０４が形成される。そして、基板１０１側のＡｌ拡散層１２０の下面がヘテロ界面となる。
バリア層１０４とチャネル層１０３とのヘテロ界面のチャネル層１０３側には、高濃度の２次元電子ガスが発生し、２次元電子ガス層１０５のチャネルが形成される。
次に、図５Ｂに示すように、バリア層１０４の上に、厚さ５０ｎｍのＳｉＮからなる絶縁層１２１をプラズマＣＶＤ法により堆積させて、その後、リセス１０６を形成する領域に、レジスト１２７を塗布した後にリソグラフィー法を用いてレジスト１２７をパターニングする。次に、ウェットエッチング法を用いて、バリア層１０４が露出するように開口部を絶縁層１２１に形成する。また、ウェットエッチング法で絶縁層１２１にサイドエッチを入れて、レジスト１２７の側面に対して絶縁層１２１の側面をレジスト１２７の内側に後退させてレジスト１２７の下に位置するように開口部を形成する。なお、本実施の形態では、ウェットエッチング法を用いているが、ケミカルドライエッチング法を用いて絶縁層１２１を開口してもよい。また、絶縁層１２１は、ＳｉＯ２、ＳｉＯＮ、ＳｉＣＮであってもよい。
次に、図５Ｃに示すように、レジスト１２７をマスクとして、誘導結合型（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ドライエッチング装置を用いてＣｌ２ガスを含んだエッチング処理を行うことで、バリア層１０４とチャネル層１０３との一部を除去する。このようにすることで、リセス底面の端部には第４位置１２６が形成され、平面視では図３の（ａ）列に示すように第３交差線１２５となる。このとき、ドライエッチング処理により露出したバリア層１０４とチャネル層１０３との表面に結晶欠陥が生じて、高抵抗層１２２が形成される。第１方向において、第１位置１０９とリセス１０６の底面位置との距離は、本実施の形態では、６ｎｍである。このようにすることで、リセス１０６形成時のドライエッチング時間を短縮して高抵抗層１２２の抵抗増大を抑制することができる。また、第１方向において、第１位置１０９とリセス１０６の底面位置との距離は、１ｎｍ以上１０ｎｍ以下であってもよい。また、絶縁層１２１の側面は、ウェットエッチングの時にレジスト１２７の側面に対して絶縁層１２１の側面をレジスト１２７の内側に後退させてレジスト１２７の下であることからレジスト１２７で保護されている。そのため、絶縁層１２１の表面と側面は、ドライエッチングによる欠損が生じない。そのため、オーミックコンタクトを形成する熱処理の際には、オーミック電極１０８と絶縁層１２１との相互拡散を低減することができる。
なお、本実施の形態では、レジスト１２７をマスクとしてリセス１０６を形成したが、レジスト１２７を除去してから絶縁層１２１をマスクとしてリセス１０６を形成してもよい。
ドライエッチング処理の具体例として、本実施の形態では、例えば、ＩＣＰドライエッチング装置によるプラズマ処理について説明するが、容量結合型（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）または電子サイクロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）ドライエッチング装置によるプラズマ処理を用いてもよい。
ＩＣＰドライエッチング装置によるエッチング処理は、例えば、ガス原料としてＣｌ２を用いて、１０～３０ｓｃｃｍのガス流量でＣＬ２ガスを導入することで行う。このとき、Ｃｌ２ガスの他に、ケイ素（Ｓｉ）を含む材料としてＳｉＨ４および／または塩素を含む材料としてＳｉＣｌ４、ＢＣｌ３またはＣＣｌを添加してもよい。また、不活性ガスであるＡｒ（アルゴン）またはＨｅ（ヘリウム）を導入して希釈してもよい。エッチング処理の設定条件としては、例えば、エッチング処理雰囲気の圧力は０．５～３Ｐａで、１３．５６ＭＨｚ電源による上部電極への印加電力を５０～２００Ｗで、１３．５６ＭＨｚ電源による下部電極への印加電力を５～２０Ｗで、基板温度は０～２０℃である。
次に、図５Ｄに示すように、レジスト除去液にてレジスト１２７を除去して、ポリマー洗浄液にてポリマーを除去した後、ｐＨ値を１０～１４でかつ温度を６５℃以上のアルカリ性の薬液を用いてリセス１０６側面に露出したチャネル層１０３とバリア層１０４とを、チャネル層１０３に対してバリア層１０４を高選択に側面方向のみエッチングウェットエッチングする。これにより、断面視でバリア層１０４に第１位置１０９を含んだ第１傾斜面１１０と第２傾斜面１１１とが形成され、チャネル層１０３に第３傾斜面１１２が形成される。このようにすることで、図３の（ｂ）列に示すように、断面視で形成された第１傾斜面１１０と第２傾斜面１１１とが交差する第２位置１１５、および、第２傾斜面１１１と第３傾斜面１１２とが交差する第３位置１２４が形成される。断面視における第２位置１１５、および、第３位置１２４は、それぞれ、平面視では第１交差線１１４および第２交差線１１６となる。このとき、第２位置１１５は第１位置１０９より下方に形成される。第１傾斜面１１０、第２傾斜面１１１、および、第３傾斜面１１２の基板１０１表面に対する角度は、本実施の形態において、例えば、第１傾斜面１１０の角度を７０度、第２傾斜面１１１の角度を２度、第３傾斜面１１２の角度を４５度に形成される。
また、このウェットエッチング処理により、バリア層１０４の少なくとも一部を除去して第１傾斜面１１０と第２傾斜面１１１とを形成するため、第１傾斜面１１０と第２傾斜面１１１との高抵抗層１２２は少なくとも一部除去される。なお、絶縁層１２１で、ゲート電極１０７が形成されるバリア層１０４の表面の少なくとも一部が覆われているため、ゲート電極１０７下のバリア層１０４においてアルカリ性の薬液による結晶欠陥の増大を抑制することができる。
また、図３の（ａ）列に示すように、バリア層１０４には転位１２３が存在する。また、図３の（ｂ）列に示すように、ウェットエッチング処理の際に、転位１２３を起点としてバリア層１０４がエッチングされ、バリア層１０４に曲線を含んだ凹部１１７が不規則に複数形成される。また、凹部１１７における、第１傾斜面１１０の基板１０１表面に対する角度は９０度未満となり、凹部１１７は、第２方向においての深さは１０～４０ｎｍとなる。なお、凹部１１７の幅は第３方向において１００～５００ｎｍであってもよい。また、凹部１１７は３つ以上配置され、第３方向においてそれぞれの間隔は１００～６００ｎｍで、周期は２００～１１００ｎｍであってもよい。
ここで、アルカリ性の薬液を用いてチャネル層１０３に対して、バリア層１０４を高選択に側面方向のみエッチングすることにより、第１傾斜面１１０、第２傾斜面１１１、および、第３傾斜面１１２が形成される理由を説明する。アルカリ性の薬液によるＡｌＧａＮのエッチングは、結晶方位依存性があり、上面からはエッチング困難であるが、側面からはエッチングできる。
具体的には、アルカリ性の薬液によるＡｌＧａＮのエッチングは、ＡｌＧａＮが六方最密構造であるため、極性面はIII族のＡｌやＧａで構成されるためエッチング速度が顕著に遅くなる。一方側面は、半極性面であるため、ある程度の速度でエッチング可能である。
次に、アルカリ性の薬液は、ｐＨ値を１０～１４でかつ温度を６５℃以上にすることで、Ａｌを含まないＧａＮをエッチングせずに、ＡｌＧａＮのＡｌの含有率が高くなるにつれて次第にエッチング速度が速くなる。
したがって、Ａｌを含まないチャネル層１０３はエッチングせずに、Ａｌを含むバリア層１０４を側面のみエッチングすることが可能であり、バリア層１０４内にある、Ａｌ組成率分布で極大点からなる第１位置１０９を含むＡｌＮ層１１９が最もエッチングされる。
これにより、第１傾斜面１１０、第２傾斜面１１１、および、第３傾斜面１１２が高精度に形成される。また、基板側のＡｌ拡散層１２０が少なくとも一部エッチングされるため、第２位置１１５は第１位置１０９より下方に形成される。
また、このときの第１傾斜面１１０、第２傾斜面１１１、および、第３傾斜面１１２の基板１０１表面に対する角度の関係を以下に説明する。まず、第２傾斜面１１１の基板１０１表面に対する角度は、第１傾斜面１１０の基板１０１表面に対する角度より小さくなる。さらに、第２傾斜面１１１の基板表面に対する角度は、第３傾斜面１１２の基板１０１表面に対する角度より小さくなる。さらに、第３傾斜面１１２の基板１０１表面に対する角度は、第１傾斜面１１０の基板１０１表面に対する角度より小さくなる。さらに、第１傾斜面１１０の基板１０１表面に対する角度は９０度未満となる。さらに、第２傾斜面１１１の基板表面に対する角度は、５度以下とするとよい。このようにすることで、オーミック電極１０８と２次元電子ガス層１０５との接触面積を増大することができるため、さらにオーミックコンタクトの抵抗を低減することができる。
なお、リセス１０６を形成後に、ＳｉＣｌ４ガスを含んだプラズマ処理によりリセス１０６の表面のバリア層１０４とチャネル層１０３とをｎ型化してもよい。また、リセス１０６を形成後に、所定の領域にイオン注入装置によりバリア層１０４とチャネル層１０３の一部とをｎ型化してもよい。
アルカリ性の薬液の具体例として、本実施の形態では、例えば、アンモニア過酸化水素水（ＡＰＭ：Ａｍｍｏｎｉｕｍ－Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）によるエッチング処理について説明するが、水酸化テトラメチルアンモニウム（ＴＭＡＨ：Ｔｅｔｒａｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）、水酸化カリウム（ＫＯＨ）等によるエッチング処理をしてもよい。ＡＰＭによるエッチング処理の設定は、例えば、ＨＮ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５の割合で、薬液の温度は７０℃である。ここで、アルカリ性の薬液のｐＨ値は１０～１４としてもよいし、薬液の温度は、６５℃以上としてもよい。これにより、チャネル層１０３に対して、バリア層１０４をより高選択に側面のみエッチングすることができる。
次に、図５Ｅに示すように、塩酸による前洗浄をして、スパッタ法によりＴｉ膜およびＡｌ膜を順に堆積させた後、リソグラフィー法およびドライエッチング法を順に適用してＴｉ膜およびＡｌ膜の積層膜をパターニングすることにより、所定形状のオーミック電極１０８をリセス１０６の上に形成する。
なお、リフトオフ法で、スパッタ法ではなく蒸着法によりＴｉ膜およびＡｌ膜を順に堆積し、所定形状のオーミック電極１０８を形成してもよい。また、オーミック電極１０８は、ＴｉおよびＡｌの組み合わせに限らず、Ｔｉ、Ａｕ、Ｔａ、Ａｌ、Ｍｏ、Ｈｆ、Ｚｒ、Ａｕ、Ｃｕ等の１つの金属からなる単層電極膜であってもよいし、これらの金属を２つ以上組み合わせることによって構成された多層電極膜であってもよい。
ここで、第１傾斜面１１０の基板１０１表面に対する角度は、９０度未満であるため、オーミック電極１０８をスパッタにより成膜する際に金属原子を第２傾斜面１１１に打ち込むことができ、さらにオーミックコンタクトの抵抗を低減することができる。さらに、オーミック電極１０８をスパッタにより成膜する際にカバレッジ良く成膜することができ、オーミックコンタクトの抵抗を安定的に低減することができる。
次に、窒素雰囲気下で５００℃の熱処理を１分間行うことにより、オーミック電極１０８と２次元電子ガス層１０５とのオーミックコンタクトを形成する。ここで、第２傾斜面１１１はバリア層１０４を構成する半導体結晶の半極性面であるため、より窒素空孔を形成しやすく、よりｎ型化しやすい。
なお、熱処理の温度は、本実施形態では５００℃としているが、５００℃以下としてもよいし、５００℃以上から１０００℃未満としてもよい。
次に、図５Ｆに示すように、スパッタ法によりＮｉ膜およびＡｕ膜を順に堆積させた後にリソグラフィー法およびドライエッチング法を順に適用してＮｉ膜およびＡｕ膜の積層膜をパターニングすることにより、ゲート電極１０７をバリア層１０４の上に形成する。なお、リフトオフ法で、スパッタ法ではなく蒸着法によりＮｉ膜およびＡｕ膜を順に堆積し、所定形状のゲート電極１０７を形成してもよい。なお、基板１０１の平面視におけるゲート電極１０７の延伸方向は、チャネル層１０３を構成する半導体結晶の＜１１－２０＞方向としてもよい。
以上の一連の工程を経ることで、図１に示した構造の半導体装置１００が完成する。
以上のように形成された半導体装置１００において、第２位置１１５はＡｌ組成率分布が極大点である第１位置１０９より下方となっているため、第２傾斜面１１１にあるバリア層１０４を非常に薄くすることができる。そのため、オーミック電極１０８と２次元電子ガス層１０５とは第２傾斜面１１１を介してオーミック接続することができ、接触面積を増大することができる。また、第２傾斜面１１１は、ウェットエッチングにより形成されているため、ドライエッチングにより形成された高抵抗層１２２が少なくとも一部除去される。これにより、接触面積の大きい第２傾斜面１１１は、２次元電子ガス層１０５とオーミック電極１０８との間の距離が短く、抵抗成分がないためオーミックコンタクトの抵抗をさらに低減することができる。
本実施の形態における製造方法を用いて製造した半導体装置１００について、図２に示す構成例におけるオーミック電極付近の断面を示す断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を図６に示す。図６に示すように、第２位置１１５はＡｌ組成率分布が極大点である第１位置１０９より下方となっており、基板１０１表面に対する角度は、第１傾斜面１１０の角度を７０度、第２傾斜面１１１の角度を２度、第３傾斜面１１２の角度を４５度に形成されていることがわかる。
次に、本実施の形態における製造方法を用いて製造した半導体装置１００について、図３の（ｂ）列に示す構成例におけるウェットエッチ工程後のリセス部の平面を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を図７に示す。図７に示すように、バリア層１０４に曲線を含んだ凹部１１７が不規則に複数形成されていることがわかる。
（変形例）
以上、本開示に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。
例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。
本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。
１００ 半導体装置
１０１、１１０１ 基板
１０２、１１０２ バッファ層
１０３ チャネル層
１１０３Ａ ＧａＮ層
１０４ バリア層
１０４Ａ、１１０４Ａ ＡｌＧａＮ層
１０５、１１０５ ２次元電子ガス層
１０６、１１０６ リセス
１０７ ゲート電極
１０８、１１０８ オーミック電極
１０８Ｓ ソース電極
１０８Ｄ ドレイン電極
１０９ 第１位置
１１０ 第１傾斜面
１１１ 第２傾斜面
１１２ 第３傾斜面
１１４ 第１交差線
１１５ 第２位置
１１５Ａ 凹部の第２位置
１１６ 第２交差線
１１７ 凹部
１１８ 半導体結晶の向き
１１９、１１１９ ＡｌＮ層
１２０ Ａｌ拡散層
１２１ 絶縁層
１２２、１１２２ 高抵抗層
１２３ 転位
１２４ 第３位置
１２５ 第３交差線
１２６ 第４位置
１２７ レジスト

Claims (19)

  1. 基板と、
    前記基板の上に設けられたＡｌを含まないIII族窒化物のチャネル層と、
    前記チャネル層の上に設けられたＡｌを含むIII族窒化物のバリア層と、
    前記バリア層に接合されたゲート電極と、
    前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部を除去するように設けられたリセスと、
    前記リセス内に設けられ、前記チャネル層に発生する２次元電子ガス層にオーミック接続されたオーミック電極と、を有し、
    前記基板表面と直交する第１方向における前記バリア層のＡｌ組成率分布は第１位置で極大点を有し、
    前記第１方向において、
    前記第１位置を含み前記オーミック電極と接する前記バリア層の第１傾斜面と、
    前記第１傾斜面の下方で前記第１傾斜面と第１交差線で交差し、前記オーミック電極と接する前記バリア層の第２傾斜面と、を有し、
    前記第２傾斜面の前記基板表面に対する角度は、前記第１傾斜面の前記基板表面に対する角度より小さく、
    前記第１方向における前記第１交差線の位置である第２位置は前記第１位置より下方である
    半導体装置。
  2. 前記第１位置から前記第２位置までの距離は０．５ｎｍより大きく４ｎｍ以下である
    請求項１に記載の半導体装置。
  3. 前記基板の平面視において、
    前記第１交差線は、前記第１傾斜面と前記第２傾斜面とが並ぶ第２方向において、前記第１傾斜面側に凹んだ３つ以上の凹部を有し、
    前記第１交差線の延伸方向である第３方向において、前記３つ以上の凹部は不規則に並んでいる
    請求項１に記載の半導体装置。
  4. 基板と、
    前記基板の上に設けられたＡｌを含まないIII族窒化物のチャネル層と、
    前記チャネル層の上に設けられたＡｌを含むIII族窒化物のバリア層と、
    前記バリア層に接合されたゲート電極と、
    前記チャネル層と前記バリア層とからなる積層半導体の表面から少なくとも前記バリア層の一部を除去するように設けられたリセスと、
    前記リセス内に設けられ、前記チャネル層に発生する２次元電子ガス層にオーミック接続されたオーミック電極と、を有し、
    前記基板表面と直交する第１方向における前記バリア層のＡｌ組成率分布は第１位置で極大点を有し、
    前記第１方向において、
    前記第１位置を含み前記オーミック電極と接する前記バリア層の第１傾斜面と、
    前記第１傾斜面の下方で前記第１傾斜面と第１交差線で交差し、前記オーミック電極と接する前記バリア層の第２傾斜面と、を有し、
    前記基板の平面視において、
    前記第１交差線は、前記第１傾斜面と前記第２傾斜面とが並ぶ第２方向において、前記第２傾斜面側に凹んだ３つ以上の凹部を有し、
    前記第１交差線の延伸方向である第３方向において、前記３つ以上の凹部は不規則に並んでいる
    半導体装置。
  5. 前記３つ以上の凹部それぞれにおける、前記第２傾斜面の前記基板表面に対する角度は９０度未満である
    請求項３または請求項４に記載の半導体装置。
  6. 前記３つ以上の凹部それぞれにおける前記第１交差線は曲線を含む
    請求項３または請求項４に記載の半導体装置。
  7. 前記３つ以上の凹部それぞれの深さは、前記第２方向において、１０ｎｍ以上４０ｎｍ以下である
    請求項３または請求項４に記載の半導体装置。
  8. 前記バリア層はＡｌＮ層を含み、
    前記第１方向において、前記第１位置は前記ＡｌＮ層の厚さの範囲内である
    請求項１または請求項４に記載の半導体装置。
  9. 前記第１位置における前記バリア層のＡｌ組成率は９０％以上である
    請求項１または請求項４に記載の半導体装置。
  10. 前記第１方向において、前記第１位置と前記バリア層の底面位置との間の距離は、前記バリア層の厚さの１０％以下である
    請求項１または請求項４に記載の半導体装置。
  11. さらに、前記第２傾斜面の下方で前記第２傾斜面と第２交差線で交差し、前記オーミック電極と接する前記チャネル層の第３傾斜面を有し、
    前記第２傾斜面の前記基板表面に対する角度は、前記第３傾斜面の前記基板表面に対する角度より小さい
    請求項１または請求項４に記載の半導体装置。
  12. さらに、前記第２傾斜面の下方で前記第２傾斜面と第２交差線で交差し、前記オーミック電極と接する前記チャネル層の第３傾斜面を有し、
    前記第３傾斜面の前記基板表面に対する角度は、前記第１傾斜面の前記基板表面に対する角度より小さい
    請求項１または請求項４に記載の半導体装置。
  13. 前記第１傾斜面の前記基板表面に対する角度は９０度未満である
    請求項１または請求項４に記載の半導体装置。
  14. 前記第２傾斜面は前記バリア層を構成する半導体結晶の半極性面である
    請求項１または請求項４に記載の半導体装置。
  15. 前記第２傾斜面の前記基板表面に対する角度は５度以下である
    請求項１または請求項４に記載の半導体装置。
  16. 前記第１方向において、前記第１位置と前記リセス底面位置との距離は、１ｎｍ以上１０ｎｍ以下である
    請求項１または請求項４に記載の半導体装置。
  17. 前記チャネル層を構成する半導体結晶の＜０００１＞方向は前記第１方向である
    請求項１または請求項４に記載の半導体装置。
  18. 前記基板の平面視における前記ゲート電極の延伸方向は、前記チャネル層を構成する半導体結晶の＜１１－２０＞方向である
    請求項１または請求項４に記載の半導体装置。
  19. 基板上にIII族窒化物のチャネル層を形成する工程と、
    前記チャネル層の上に前記チャネル層のバンドギャップより大きいIII族窒化物のバリア層を形成する工程と、
    前記バリア層の上に絶縁層を形成する工程と、
    前記絶縁層の上に開口部が設けられたマスクを形成する工程と、
    前記マスクを用いて前記開口部により露出している領域の前記絶縁層の全部と前記マスクの側面に対して前記絶縁層の側面が前記マスクの内側に後退するように除去してサイドエッチを形成する工程と、
    前記マスクを用いてドライエッチングで前記バリア層と前記チャネル層の少なくとも一部を除去してリセスを形成する工程と、
    前記マスクを除去する工程と、
    前記リセスと前記絶縁層の一部を覆うようにオーミック電極を形成する工程と、
    前記オーミック電極を熱処理する工程と、を有し、
    前記サイドエッチはウェットエッチで形成する
    半導体装置の製造方法。
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