JP2007158149A - 半導体装置 - Google Patents

Abstract

【課題】 生産コストの削減並びに接触抵抗及び寄生容量の低減を実現する半導体装置を作製する。
【解決手段】 第１領域、第２領域、及びそれらを分離する所定の高さの第３領域からなる主表面を有する第１半導体層５０と、第１半導体層５０上に形成され、それとは異なる格子定数を持つ第２半導体層５２とを含み、第１半導体層５０及び第２半導体層５２の第３領域部分は、第１領域との境界に第１凹凸部及び第２領域との境界に第２凹凸部を有し、さらに、第１半導体層５０上の第１領域と第３領域との境界部分に第１凹凸部と相補的な形状を持つ側部を有する第１電極５６と、第１半導体層５０上の第２領域と第３領域との境界部分に第２凹凸部と相補的な形状を持つ側部を有する第２電極５８とを含む。
【選択図】 図２

Description

本発明は、半導体層中に２次元電子ガス層が形成される半導体装置に関し、特に、電極の形状とその設置位置とに特徴のある半導体装置に関する。

近年、インターネット等の飛躍的な発達に伴い、高度情報化社会がますます発展してきている。そして、この様な高度情報化社会においては、音速通信及び大容量記録媒体が必要となる。

現在、通信及び記録媒体で重要な役割を果たしている半導体は、ＧａＮに代表される窒化物系ＩＩＩ−Ｖ族化合物半導体である。窒化物系ＩＩＩ−Ｖ族化合物半導体は、光通信、ＣＤ（Compact Disc）、及びＬＤ（Laser Disc）等に実用化されている半導体レーザに使用されている。この窒化物系ＩＩＩ−Ｖ族化合物半導体は、可視光線〜紫外線の発光・受光デバイス用材料としてだけではなく、その高い破壊電界強度から、高温環境下及び冷却不要のデバイス用材料としても開発が進められている。さらに、窒化物系ＩＩＩ−Ｖ族化合物半導体は高い電子移動度により既存の半導体の電子速度を凌駕すると予測されるので、高周波ハイパワー電子デバイスとして開発されている。

窒化物系ＩＩＩ−Ｖ族化合物半導体装置の一例を図１に示す。本例の装置は、ヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor：ＨＦＥＴ）又は高移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）と呼ばれているものである。

この半導体装置は、Ｓｉからなる基板３０と、基板３０上に形成された例えばＧａＮ及びＡｌＮの超格子構造等からなるバッファ層３２と、バッファ層３２上に形成されたＧａＮからなる第１半導体層３４と、第１半導体層３４に形成されたＡｌＧａＮからなる第２半導体層３６とを含む。

この半導体装置においては、さらに、第１半導体層３４と第２半導体層３６の界面近傍の第１の半導体層３４中に２次元電子ガス層３８が生じる。この２次元電子ガス層３８は、第１の半導体層３４に、よりバンドギャップの大きな第２の半導体層３６を接合する事で生じる格子歪みに起因するピエゾ分極及び自発分極によって発生する。

さらに、この半導体装置は、第２半導体層の上に形成されたソース電極４０と、ドレイン電極４２と、ゲート電極４４とを含む。ゲート電極４４は、ショットキー電極であり、ソース電極４０及びドレイン電極４２はオーミック電極である。

ここで、ゲート電極４４に関し所望のしきい値電圧を得るためには、第２半導体層３６は厚い方が好ましい。しかし、第２半導体層３６が抵抗成分となるので、ソース電極４０及びドレイン電極４２の接触抵抗を低減するためには、第２半導体層３６は薄い方が好ましい。

そこで、特許文献１、２、及び３に開示の様に、ゲート電極４４の下の第２半導体層３６を厚くし、ソース電極４０及びドレイン電極４２の下の第２半導体層３６をエッチングによって薄くした構造が提案されている。

また、特許文献４に開示の様に、接触抵抗を低減して動作電圧の低減化を図るために、電極の下部に接する面の半導体層に凹凸を設ける構造が提案されている。

さらに、寄生容量の低減化のために、特許文献５に開示の様に、ソース電極４０及びドレイン電極４２のゲート電極に臨む面に凹凸を設ける構造が提案されている。

従来技術においては、上述した様な構造を持つ半導体装置を作成する事により、接触抵抗の低減による動作電圧の低減化及び寄生容量の低減化が実現されている。
特開2003−59946 特開2003−100778 特開2005−129696 特開2002−16312 特開2001−135645

しかし、上述した特許文献１〜３に開示の様にソース電極又はドレイン電極を薄くする方法及び特許文献４に開示の様に半導体層の電極に接する面に凹凸を設ける構造では、まずコストの面で問題が生じる。例えば、電極をある一定の面積のウェハから取るとする。この場合、電極を薄くするのみ又は電極の上面に凹凸を設けるのみでは、ある一定の面積のウェハから取れるデバイスの数は従来と変わらない。そのため、デバイスの単価を下げる事はできない。また、電極を薄くするのみでは、電極の面積が大きいので、半導体装置をスイッチング素子として使用すると、寄生容量が増える。それゆえ、スイッチング速度が低下し電力のロスが大きくなるという問題もある。

これらの問題点を解決するために特許文献５では、ソース電極及びドレイン電極のゲート電極に臨む面に凹凸を設ける構造が提案されている。この方法によると、寄生容量の低減を図る事ができる。しかし、この様にすると、ソース電極及びドレイン電極の面積が減少し、その結果、接触抵抗が増加するという問題点がある。そのため、この様な半導体装置をスイッチング素子として使用すると、接触抵抗が増加し、電力変換効率の低下及び発熱量の増加の原因となる。

そこで、本発明においては、生産コストの削減並びに接触抵抗及び寄生容量の両者の低減を実現する様な半導体装置を作成する事を目的とする。

半導体で形成される半導体装置であって、第１の領域、第１の領域とは分離された第２の領域、及び第１の領域と第２の領域とを分離する所定の高さを持つ第３の領域からなる主表面を有する第１の半導体で形成された第１の半導体層と、主表面上の第３の領域上に形成され、第１の半導体とは異なる格子定数を持つ第２の半導体からなる第２の半導体層とを含む。第１の半導体層及び第２の半導体層の、第３の領域部分は、第１の領域との境界に所定形状の第１の凹凸部を、第２の領域との境界に所定形状の第２の凹凸部を、それぞれ有する。半導体装置はさらに、第１の領域上に第３の領域と接するように形成されており、第３の領域との境界部分に、第１の凹凸部と相補的な形状を持つ様に形成された側部を有する第１の電極と、第２の領域上に第３の領域と接するように形成されており、第３の領域との境界部分に、第２の凹凸部と相補的な形状を持つ様に形成された側部を有する第２の電極とを含む。

本発明の半導体装置によると、オーミック電極である第１の電極及び第２の電極の上面の面積を低減する事ができる。よって、ある一定の面積のウェハから取る事のできるデバイスの数が増える。その結果、デバイスの単価を下げる事ができる。

また、この半導体装置は電極の面積が小さいため、寄生容量を低減できる。そのため、この半導体をスイッチング素子として使用する場合には、スイッチング速度が速くなる。その結果、電力変換効率を向上する事ができる。

さらに、この半導体装置では、オーミック電極が基板に埋込まれている。そのため、第１半導体層と第２半導体層との境界の第１半導体層側に生じた２次元電子ガス層とオーミック電極との接触部分を大きく取る事ができる。その結果、接触抵抗を低減する事ができる。

さらに好ましくは、この半導体装置はさらに、第３の領域上の第２の半導体層上に形成された第３の電極を含む。

この半導体装置によると、コストの削減、電力効率の向上、及び接触抵抗の低減を可能とするＦＥＴ（Field Effect Transistor）を実現する事ができる。

好ましくは、第１の凹凸部の凸部又は第２の凸部又はその双方が矩形形状を有する。

この半導体装置によると、矩形形状の凹凸を設ける事によって、第１の電極の面積又は第２の電極の面積又はその双方の面積を低減する事ができるので、デバイスの単価を下げる事ができる。また、寄生容量を低減する事ができるので、電力変換効率を向上する事ができる。さらに、第３の領域中の第１の半導体中に生ずる２次元電子ガス層とオーミック電極との接触部分を大きく取る事ができるので、接触抵抗を低減する事ができる。

好ましくは、第１の凹凸部の凸部又は第２の凹凸部の凸部又はその双方が三角形形状を有する。

この半導体装置によると、三角形形状の凹凸を設ける事によって、第１の電極の面積又は第２の電極の面積又はその双方の面積を低減する事ができるので、デバイスの単価を下げる事ができる。また、寄生容量を低減する事ができるので、電力変換効率を向上する事ができる。さらに、第３の領域中の第１の半導体中に生ずる２次元電子ガス層とオーミック電極との接触部分を大きく取る事ができるので、接触抵抗を低減する事ができる。

好ましくは、第１の電極の上部が、第３の領域と第１の領域との境界を覆うように形成され、又は、第２の電極の上部が、第３の領域と第２の領域との境界を覆うように形成される。

この半導体装置によると、半導体層のエッチング工程及びオーミック電極形成工程でのマスクの合わせずれ並びに作製装置に起因する原因等で、電極の位置がずれて形成されたとしても、電極と２次元電子ガス層との接触が悪くなりにくい。それゆえ、２次元電子ガス層とオーミック電極との接触が不十分になる事を防ぐ事ができる。その結果、半導体装置の性能を上げる事ができる。

好ましくは、第３の領域と第１の領域との境界を成す面、又は第３の領域と第２の領域との境界を成す面、又はその双方が、当該境界から遠ざかるに従って、第１の領域又は第２の領域の高さが低くなる様に形成された曲面を成す。

この半導体装置によると、第１の電極又は第２の電極又はその双方と２次元電子ガス層との接触面を広く取る事ができる。それゆえ、この電極と２次元電子ガス層との接触が不十分になる事を防ぐ事ができる。その結果、半導体装置の性能を上げる事ができる。

さらに好ましくは、この半導体装置は、さらに第３の領域上の第２の半導体層上の、第１の電極、第２の電極、及び第３の電極のいずれも形成されていない部分に形成された保護膜を含む。

この半導体装置によると、保護膜によって半導体層がゴミ及び湿度等から保護される。それゆえ、良いコンディションで、半導体装置を動作させる事ができる。その結果、半導体装置の性能を上げる事ができる。

好ましくは、第１の半導体層と第２の半導体層との境界面がヘテロ接合を形成する。

この半導体装置によると、第１の半導体層と第２の半導体層との境界付近に、効果的に２次元電子ガス層を形成する事ができる。従って、電極と２次元電子ガス層の接触により、接触抵抗の効果的な低減を実現する事ができる。

好ましくは、この半導体装置は、第１の半導体層が、第１のＩＩＩ−Ｖ族化合物半導体で形成され、第２の半導体層が第１のＩＩＩ−Ｖ族化合物半導体とは格子定数の異なる第２のＩＩＩ−Ｖ族化合物半導体で形成される。

この半導体装置によると、広く使用されているＩＩＩ−Ｖ族化合物半導体において、コストを削減する事、接触抵抗を低減する事、及び寄生容量を低下させる事ができる。その結果、この様に広く使用されているＩＩＩ−Ｖ族化合物半導体の性能を上げる事ができる。

さらに好ましくは、第１のＩＩＩ−Ｖ族化合物半導体が、第１の窒化物系ＩＩＩ−Ｖ族化合物半導体を含み、第２のＩＩＩ−Ｖ族化合物半導体が第１の窒化物系ＩＩＩ−Ｖ族化合物半導体とは格子定数の異なる第２の窒化物系ＩＩＩ−Ｖ族化合物半導体を含む。

窒化物系ＩＩＩ−Ｖ族化合物半導体は、リセス工程が未確立で、オーミック電極下に高濃度にドーピングされたキャップ層を挿入する事ができない。そこで、オーミック電極の接触抵抗が高くなりがちである。この半導体装置によると、この様な窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体装置においても、オーミック電極と２次元電子ガス層とを広い面積で接触させる事により、従来よりも接触抵抗を低減させる事ができる。その結果、半導体装置の性能を上げる事ができる。

本発明の半導体装置を用いる事により、電極の上面の面積を低減する事ができる。よって、ある一定の面積のウェハから取れるデバイスの数が増えるため、デバイスの単価を下げる事ができる。

また、この半導体装置は電極の面積が小さいため、寄生容量を低減できる。そこで、スイッチング素子として使用する場合には、スイッチング速度が速くなるため電力変換効率を向上する事ができる。

さらに、電極が基板に埋込まれているので、２次元電子ガス層とオーミック電極の接触部分を大きく取れる。よって、接触抵抗を低減する事ができる。

［第１の実施の形態］
本発明の第１の実施の形態に係る半導体装置の構成及び製造方法について図を参照して説明する。本実施の形態は、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴに関するものである。

＜構成＞
まず、本実施の形態に係る半導体装置の構成について図を参照して説明する。

図２に、本発明の第１の実施の形態に係る半導体装置の断面を示す。図２を参照して、この半導体装置は、例えばＳｉからなる基板３０と、基板３０の上に形成された例えばＧａＮ及びＡｌＮの超格子構造からなるバッファ層３２と、バッファ層３２上に形成された例えばＧａＮからなる第１半導体層５０と、第１半導体層５０の主表面上に形成された例えばＡｌＧａＮからなる第２半導体層５２とを含む。この半導体装置においては、第１半導体層５０と第２半導体層５２との間の界面近傍の半導体層５０中に、格子歪に起因するピエゾ分極及び自発分極により２次元電子ガス層５４が形成される。図２における第２半導体層５２の両端部及びその下部の第１半導体層５０の上部は除去され、２次元電子ガス層５４の両端部が外部に臨む様に二箇所の段差が形成されている。

この半導体装置はさらに、その一部が、上記した段差部分の一方において２次元電子ガス層５４に接する様に第１半導体上に形成された、例えばＨｆ、Ａｌ、及びＡｕの合金からなるソース電極５６と、同様にその一部が上記した段差部分の他方において２次元電子ガス層に接する様に第１半導体層上に形成された、例えばＨｆ、Ａｌ、及びＡｕの合金からなるドレイン電極５８と、第２半導体層５２の上に形成された例えばＷＮ及びＡｕからなるゲート電極４４とを含む。

ソース電極５６及びドレイン電極５８には、２次元電子ガス層５４と接する部分６０の存在する面に凹凸が設けられている。図３に、本実施の形態に係る半導体装置の概略上面図を示す。

図３を参照して、ゲート電極４４はショットキー電極である。また、ソース電極５６及びドレイン電極５８はオーミック電極である。オーミック電極の電流が流入又は流出する部位である、ソース電極５６及びドレイン電極５８のゲート電極４４に臨む電極面６２に、凹凸を設ける。この凹凸は、電極と半導体層との境界に設けられている。そこで、半導体層に設けられた凹凸と電極に設けられた凹凸とは、相補的な形状を持つ。この凹凸により、電極面６２が平面である場合と比較して、２次元電子ガス層とオーミック電極の接触部分が大きくなる。なお、図３に示す一点鎖線２は、図２の断面図を切る断面線である。

この様に、本実施の形態によれば、２次元電子ガス層とオーミック電極の接触部分が大きくなる事により、接触抵抗を低減する事ができる。また、凹凸が設けられた事により、電極の面積が小さくなるので、寄生容量が低減される。さらに、凹凸が設けられた事により、電極の上面の面積が低減されるので、デバイスの単価を下げる事ができる。

＜製造方法＞
次に、本実施の形態に係る半導体装置の製造方法について図を参照して説明する。図４（ａ）〜（ｄ）に、本実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す。

図４（ａ）を参照して、まず、例えば、Ｓｉ基板３０の上に、バッファ層３２を介し、例えば２μｍのノンドープＧａＮからなる第１半導体層５０と例えば３０ｎｍのノンドープＡｌ_0.25Ｇａ_0.75Ｎからなる第２半導体層５２とを分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法を用いて、エピタキシャルに形成する。これにより、第１の半導体層のＡｌＧａＮ側界面近傍に、格子歪みに起因するピエゾ分極及び自発分極による２次元電子ガス層５４が発生する。

その後、図示しないが、第２半導体層５２上に、フォトレジストが塗布される。その後、フォトマスクを用いた露光法、干渉露光法、又は電子ビーム露光法等により露光が行なわれる。そして、適切な現像液を用いて現像し、フォトレジストの不要部分を除去する事により、ドレイン電極を形成するためのパターンが作成される。このパターンは、ゲート電極４４に臨む面に凹凸を有する様に形成される。

図４（ｂ）を参照して、形成されたフォトレジストパターンを用いたフォトリソグラフィ法により、以下の様にエッチング処理が行なわれる。第１半導体層５０及び第２半導体層５２のうち、オーミック電極であるソース電極５６及びドレイン電極５８を形成する部分が、ＣＨＦ₃とＳＦ₆との混合ガスを用いた反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法によりエッチング除去される。エッチングは、第２の半導体層５２と第１の半導体層５０とを合わせて、深さ５０ｎｍまで行なわれる。この深さは、２次元電子ガス層５４とソース電極５６及びドレイン電極５８とが接する様な深さである。

なお、第２半導体層５２の表面がＳｉＮ膜等の保護膜で覆われている場合は、あらかじめ、ソース電極５６及びドレイン電極５８を形成する部分をエッチング除去する必要がある。その際には、ＢＨＦ等を用いたウェットエッチングを用いる事ができる。他に、Ｆ及びその化合物等を用いたＲＩＥ法等のドライエッチングを用いる事もできる。しかし、窒化物系ＩＩＩ−Ｖ族化合物半導体層の場合、ドライエッチング後に表面荒れが生じる恐れがある。そこで、この様な窒化物系ＩＩＩ−Ｖ族化合物半導体の保護膜を除去するためには、ウェットエッチングによる方が望ましい。

次に、図示しないが、第２半導体層５２の上面に、フォトレジストが塗布される。その後、フォトマスクを用いた露光法等により露光が行なわれる。そして、適切な現像液を用いてフォトレジストを現像し、不要部分を除去する事によりドレイン電極５８及びソース電極５６を形成する様なパターンが作成される。

図４（ｃ）を参照して、この様にして形成されたフォトレジストパターンをマスクとするスパッタ法を用いて、ソース電極５６及びドレイン電極５８を形成する。ソース電極５６及びドレイン電極５８は、Ｈｆ、Ａｌ、Ｈｆ、及びＡｕの順に金属をそれぞれ１０ｎｍ、１００ｎｍ、３５ｎｍ、及び２４０ｎｍの厚さになる様に堆積させ、リフトオフ法により形成される。堆積の後、窒素雰囲気中にて、８００℃で１分間の熱処理を行ない、金属同士を合金化する。この様にして、２次元電子ガス層５４と接する様なソース電極５６及びドレイン電極５８が形成される。

さらに、図４（ｄ）を参照して、同様に、フォトリソグラフィ法とスパッタ法とを用いて、ゲート電極４４を形成する。スパッタ法により、ＷＮ及びＡｕの順に金属を、それぞれ５０ｎｍ、２４０ｎｍの厚さになる様に堆積させ、リフトオフ法によりゲート電極４４を形成する。

図５に、本実施の形態に係るオーミック電極の拡大平面図を示す。図５を参照して、本実施例では、凸部の長さ７０を１．５μｍとした。この長さは適宜設定すればよいが、０．２μｍ以上３．０μｍ以下である事が望ましい。０．２μｍ以下であれば効果が小さく、３．０μｍ以上にしても効果がほとんど変わらないためである。

また、凸部の幅７２を１．０μｍとした。この幅も適宜設定すればよいが、０．２μｍ以上２０．０μｍ以下である事が望ましい。

＜性能評価実験＞
図１に示す従来型の半導体装置の接触抵抗値と図２に示す本実施の形態に係る半導体装置の接触抵抗値とを比較した。本発明の発明者等によって製作された従来型の半導体装置の接触抵抗値を計測すると、１．０×１０^-5Ω／ｃｍ²となった。一方、本実施の形態に係る半導体装置の接触抵抗値を計測すると、６．０×１０^-6Ω／ｃｍ²となる。この結果から、本実施の形態に係る半導体装置によると、接触抵抗が従来型よりも、約６０％低減される事がわかる。

［第２の実施の形態］
本発明の第２の実施の形態に係る半導体装置について図を参照し説明する。この第２の実施の形態に係る半導体装置の断面の構成及びその製造方法は、第１の実施の形態に係る半導体装置と同様である。そこで、断面の構成及び製造方法については、ここでは説明を省略する。

＜構成＞
上述した様に、本実施の形態に係る半導体装置と第１の実施の形態に係る半導体装置は、同様の方法で作製する事ができるが、オーミック電極の形状がそれぞれ異なっている。そこで、図を参照して、まず、オーミック電極の形状について説明する。

図６に、本実施の形態に係る半導体装置の概略平面図を示す。図６を参照して、ゲート電極４４はショットキー電極である。また、ソース電極８０及びドレイン電極８２はオーミック電極である。オーミック電極の電流が流入又は流出する部位である、ソース電極８０及びドレイン電極８２のゲート電極４４に臨む電極面８４に、ノコギリ波形状の凹凸を設ける。このノコギリ波形状の凹凸は、電極と半導体層との境界に設けられている。そこで、半導体層に設けられた凹凸と電極に設けられた凹凸とは、相補的な形状を持つ。この凹凸により、電極面８４が平面である場合と比較して、２次元電子ガス層とオーミック電極の接触部分が大きくなる。

この様に、２次元電子ガス層とオーミック電極の接触部分が大きくなる事により、接触抵抗を低減する事ができる。また、凹凸が設けられた事により、電極の面積が小さくなるので、寄生容量が低減される。さらに、凹凸が設けられた事により、電極の上面の面積が低減されるので、デバイスの単価を下げる事ができる。

次に、図を参照して、本実施の形態に係る半導体装置のオーミック電極に設けられたノコギリ波形状の凹凸の形状について詳細に述べる。図７に、本実施の形態に係るオーミック電極の拡大平面図を示す。

図７を参照して、本実施の形態では、凸部の長さ９０は１．５μｍとした。この長さは適宜設定すればよいが、０．２μｍ以上３．０μｍ以下である事が望ましい。０．２μｍ以下であれば効果が小さく、３．０μｍ以上では効果がほとんど変わらないためである。

また本実施の形態では、凸部の幅９２を２．０μｍとした。この幅も適宜設定すればよく、０．２μｍ以上２０．０μｍ以下である事が望ましい。

＜性能評価実験＞
図１に示す従来型の半導体装置の接触抵抗値と本実施の形態に係る半導体装置の接触抵抗値を比較した。本発明の発明者等によって製作された従来型の半導体装置の接触抵抗値を計測すると、１．０×１０^-5Ω／ｃｍ²となった。一方、本実施の形態に係る半導体装置の接触抵抗値を計測すると、７．０×１０^-6Ω／ｃｍ²となった。この様な結果から、本実施の形態に係る半導体装置によると、接触抵抗が従来型よりも、約７０％低減される事がわかる。

［第３の実施の形態］
本発明の第３の実施の形態に係る半導体装置の構成及び作製方法について、図を参照して説明する。本実施の形態は、第１の実施の形態同様、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴに関するものである。

＜構成＞
図８及び図９を参照して、本実施の形態に係る半導体装置について説明する。この半導体装置においては、電極部分の形状が特徴的である。そこで、まず、特徴を把握しやすくするために、電極部分の概略平面図を参照して説明する。

図８に、本実施の形態に係る半導体装置の電極部分の概略平面図を示し、図９にその断面図を示す。図８に示す一点鎖線９は、図９の断面図を切る断面線である。特に図８を参照して、この半導体装置の電極部分は、周囲にノコギリ波形状の凹凸が設けられた円形の、例えばＨｆ、Ａｌ、及びＡｕの合金からなるドレイン電極１０２と、一定距離をおいてドレイン電極１０２を囲む様に配されたリング状の、例えばＷＮ及びＡｕの合金からなる部分を有するゲート電極１０４と、ゲート電極を囲む様に配された、内側の面１０６にノコギリ波形状の凹凸が設けられたリング状の、例えばＨｆ、Ａｌ、及びＡｕの合金からなるソース電極１００とを含む。

このノコギリ波形状の凹凸は、電極と半導体層との境界に設けられている。そこで、半導体層に設けられた凹凸と電極に設けられた凹凸とは、相補的な形状を持つ。

さらに図９を参照して、この半導体装置は、例えばＳｉからなる基板３０と、その基板３０上に形成された、例えばＧａＮ及びＡｌＮの超格子構造からなるバッファ層３２と、バッファ層３２の上に形成された、例えばＧａＮからなる第１半導体層１１０と、第１半導体層１１０の主表面上に形成された、例えばＡｌＧａＮからなる第２半導体層１１２とを含む。この半導体装置では、第１半導体層１１０と第２半導体層１１２との間に、格子歪に起因するピエゾ分極及び自発分極により、２次元電子ガス層１１４が生じる。

第１半導体層１１０と第２半導体層１１２との、ドレイン電極１０２及びソース電極１００とが形成される部分には、ドレイン電極１０２及びソース電極１００の平面形状と同じ形状の所定深さの溝が形成され、段差を成している。この溝内にソース電極１００及びドレイン電極１０２が形成されている事により、第１半導体層１１０及び第２半導体層１１２のうち、溝が形成されている部分の外周面がソース電極１００の内周面に接し、外周面がドレイン電極１０２の外周面と接している。溝の深さ（段差の高さ）は２次元電子ガス層１１４より深くなる様に予め定められており、その結果、２次元電子ガス層１１４の外周面端部及び内周面端部１０６がそれぞれソース電極１００の内周面及びドレイン電極１０２の外周面に接触する。この接触部１０６には凹凸が形成されているため、その接触面積は凹凸のない場合と比較して大きくなる。

この様に、２次元電子ガス層１１４とオーミック電極（ソース電極１００及びドレイン電極１０２）との接触部分が大きくなる事により、接触抵抗を低減する事ができる。また、ソース電極１００及びドレイン電極１０２に凹凸が設けられた事により、電極の面積が小さくなるので、寄生容量が低減される。さらに、凹凸が設けられた事により、電極の上面の面積が低減されるので、デバイスの単価を下げる事ができる。

＜製造方法＞
次に、本実施の形態に係る半導体装置の製造方法について図を参照して説明する。図１０（ａ）〜図１１（ｂ）に、本実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す。

図１０（ａ）を参照して、まず、例えば、Ｓｉ基板３０の上に、バッファ層３２を介し、例えば２μｍのノンドープＧａＮからなる第１半導体層１１０と例えば３０ｎｍのノンドープＡｌ_0.25Ｇａ_0.75Ｎからなる第２半導体層１１２とを分子線エピタキシーＭＢＥ法を用いて、エピタキシャルに形成する。これにより、第１の半導体層１１０の第２の半導体層１１２側界面近傍に、格子歪みに起因するピエゾ分極及び自発分極による２次元電子ガス層１１４が発生する。

その後、図示しないが、第２半導体層１１２上に、フォトレジストが塗布される。その後、フォトマスクを用いた露光法、干渉露光法、又は電子ビーム露光法等により露光が行なわれる。そして、適切な現像液を用いて現像し、フォトレジストの不要部分を除去する事により、フォトレジストによってソース電極を形成するためのパターンが形成される。このパターンは、２次元電子ガス層１１４の生じた面に凹凸を形成する様なパターンである。

そして、このフォトレジストパターンをマスクとするエッチングによって、図１０（ｂ）に示す様に、選択的に第１半導体層１１０の一部及び第２半導体層１１２の一部が除去される。この除去はＣＨＦ₃とＳＦ₆との混合ガスを用いたＲＩＥ法により行なわれる。エッチングは、第２の半導体層１１２と第１の半導体層１１０とを合わせて、深さ５０ｎｍまで行なわれる。この深さは、２次元電子ガス層１１４とソース電極１００とが接する様な深さである。

その後、図１０（ｃ）に示す様に、ドレイン電極１０２を形成する部分が同様の方法で、選択的に除去される。この除去の深さも、ドレイン電極１０２と２次元電子ガス層１１４とが接する様な深さである。また、この場合も、ドレイン電極と２次元電子ガス層１１４とが接する面には凹凸が設けられている。

その後、図示しないが、第２半導体層１１２の上面に、フォトレジストが塗布される。その後、フォトマスクを用いた露光法等により露光が行なわれる。そして、適切な現像液を用いてフォトレジストを現像し、不要部分を除去する事により、フォトレジストによってドレイン電極１０２及びソース電極１００を形成する様なパターンが作成される。

図１１（ａ）を参照して、この様にして形成されたフォトレジストパターンとスパッタ法によって、ソース電極１００及びドレイン電極１０２が形成される。

ソース電極１００及びドレイン電極１０２は、Ｈｆ、Ａｌ、Ｈｆ、及びＡｕの順に金属をそれぞれ１０ｎｍ、１００ｎｍ、３５ｎｍ、及び２４０ｎｍの厚さになる様に堆積させ、リフトオフ法により形成される。堆積の後、窒素雰囲気中にて、８００℃で１分間の熱処理を行ない、金属同士を合金化する。この様にして、２次元電子ガス層１１４と接する様なソース電極１００及びドレイン電極１０２が形成される。

さらに、図１１（ｂ）を参照して、同様に、上述した様なフォトリソグラフィ法とスパッタ法とを用いて、ゲート電極１０４を形成する。スパッタ法により、ＷＮ及びＡｕの順に金属を、それぞれ５０ｎｍ、２４０ｎｍの厚さになる様に堆積させ、リフトオフ法によりゲート電極１０４を形成する。

［第４の実施の形態］
本発明の第４の実施の形態に係る半導体装置の構成及び作製方法について、図を参照して説明する。本実施の形態は、第１の実施の形態同様、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴに関するものである。

＜構成＞
まず、本実施の形態に係る半導体装置の構成について図を参照して、説明する。

図１２に、本発明の第４の実施の形態に係る半導体装置の断面図を示す。図１２を参照して、この半導体装置は、例えばＳｉからなる基板３０と、基板３０上に形成された例えばＧａＮ及びＡｌＮの超格子構造からなるバッファ層３２と、バッファ層３２上に形成された例えばＧａＮからなる第１半導体層５０と、第１半導体層５０の主表面上に形成された例えばＡｌＧａＮからなる第２半導体層５２とを含む。この半導体装置においては、第１半導体層５０と第２半導体層５２との間に、格子歪に起因するピエゾ分極及び自発分極により２次元電子ガス層５４が生じる。第１半導体層５０及び第２半導体層５２との、図１２における両端部分には、所定の深さだけ除去されて段差が形成されている。この段差面には、図３に示すソース電極５６及びドレイン電極５８の電極面６２と係合するような形状の凹凸が形成されている。

この半導体装置はさらに、第１〜第３の実施の形態と同様、第１半導体層５０及び第２半導体層５２の、上記した段差部分の一方上に、２次元電子ガス層５４にその一部が接する様に形成された例えばＨｆ、Ａｌ、及びＡｕの合金からなるソース電極１２０と、同様に上記した段差部分の他方上に、２次元電子ガス層５４にその一部が接する様に形成された例えばＨｆ、Ａｌ、及びＡｕの合金からなるドレイン電極１２２と、第２半導体層５２の上に形成された例えばＷＮ及びＡｕからなるゲート電極４４とを含む。

ソース電極１２０及びドレイン電極１２２には、２次元電子ガス層と接する部分の存在する面に第１の実施の形態と同様の凹凸が設けられており、この凹凸が第１半導体層５０及び第２半導体層５２の段差面に形成された凹凸と接している。そこで、半導体層に設けられた凹凸と電極に設けられた凹凸とは、相補的な形状を持つ。

本実施の形態に係る半導体装置では、第１半導体層５０の上面に電極形成のためにエッチングで形成された部分の面積よりも、ソース電極１２０及びドレイン電極１２２の上面の面積を大きく取っている。これは、半導体層のエッチング工程及びオーミック電極形成工程でのマスクの合わせずれ並びに作製装置に起因する様々な原因等で、２次元電子ガス層５４とオーミック電極との接触が不十分になる事を防ぐためである。

＜製造方法＞
次に、本実施の形態に係る半導体装置の製造方法について図を参照して説明する。図１３（ａ）〜（ｄ）に、本実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す。

図１３（ａ）を参照して、まず、例えば、Ｓｉ基板３０の上に、バッファ層３２を介し、例えば２μｍのノンドープＧａＮからなる第１半導体層５０と例えば３０ｎｍのノンドープＡｌ_0.25Ｇａ_0.75Ｎからなる第２半導体層５２とを、例えばＭＢＥ法を用いて、エピタキシャルに形成する。これにより、第１の半導体層の第２半導体層５２側界面近傍に、格子歪みに起因するピエゾ分極及び自発分極による２次元電子ガス層５４が発生する。

その後、図示しないが、第２半導体層５２上に、フォトレジストが塗布される。その後、フォトマスクを用いた露光法、干渉露光法、又は電子ビーム露光法等により露光が行なわれる。そして、適切な現像液を用いてフォトレジストを現像し、不要な部分を除去する事により、ゲート電極４４に臨む面に凹凸を形成する様なパターンが作成される。

図１３（ｂ）を参照して、形成されたフォトレジストパターンをマスクとして用いて以下の様にエッチング処理が行なわれる。第１半導体層５０及び第２半導体層５２のうち、オーミック電極であるソース電極１２０及びドレイン電極１２２を形成する部分が、ＣＨＦ₃とＳＦ₆との混合ガスを用いたＲＩＥ法によりエッチング除去される。エッチングは、第２の半導体層５２と第１の半導体層５０とを合わせて、深さ５０ｎｍまで行なわれる。この深さは、２次元電子ガス層５４とソース電極１２０及びドレイン電極１２２とが接する様な深さである。

その後、図示しないが、第２半導体層５２の上面に、フォトリソグラフィ法を用いてソース電極１２０及びドレイン電極１２２を形成するためのパターンが作成される。

図１３（ｃ）を参照して、上記の様にして形成されたフォトレジストパターンとをマスクとし、スパッタ法を用いて、ソース電極１２０及びドレイン電極１２２を形成する。ソース電極１２０及びドレイン電極１２２は、Ｈｆ、Ａｌ、Ｈｆ、及びＡｕの順に金属をそれぞれ１０ｎｍ、１００ｎｍ、３５ｎｍ、及び２４０ｎｍの厚さになる様に堆積させ、リフトオフ法により形成される。堆積の後、窒素雰囲気中にて、８００℃で１分間の熱処理を行ない、金属同士を合金化する。この様にして、２次元電子ガス層５４と接する様なソース電極１２０及びドレイン電極１２２が形成される。

さらに、図１３（ｄ）を参照して、同様に、上述した様なフォトリソグラフィ法とスパッタ法とを用いて、ゲート電極４４を形成する。スパッタ法により、ＷＮ及びＡｕの順に金属を、それぞれ５０ｎｍ、２４０ｎｍの厚さになる様に堆積させ、リフトオフ法によりゲート電極４４を形成する。

［第５の実施の形態］
本発明の第５の実施の形態に係る半導体装置の構成及び作製方法について、図を参照して説明する。本実施の形態は、第１の実施の形態同様、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴに関するものである。

＜構成＞
まず、本実施の形態に係る半導体装置の構成について図を参照して、説明する。

図１４に、本発明の第５の実施の形態に係る半導体装置の断面図を示す。図１４を参照して、この半導体装置は、例えばＳｉからなる基板３０と、基板３０上に形成された例えばＧａＮ及びＡｌＮの超格子構造からなるバッファ層３２と、バッファ層３２上に形成された例えばＧａＮからなる第１半導体層５０と、第１半導体層５０の主表面上に形成された例えばＡｌＧａＮからなる第２半導体層５２と、第２半導体層５２上に形成されたＳｉＮからなる保護膜１３０とを含む。この半導体装置においては、第１半導体層５０と第２半導体層５２の間に、格子歪に起因するピエゾ分極及び自発分極により２次元電子ガス層５４が生じる。

図１４における第２半導体層５２の両端部及びその下部の第１半導体層５０の上部は除去され、２次元電子ガス層５４の両端部が外部に臨む様に二箇所の段差が形成されている。

この半導体装置はさらに、その一部が２次元電子ガス層５４に接する様に形成された例えばＨｆ、Ａｌ、及びＡｕの合金からなるソース電極５６と、同様にその一部が２次元電子ガス層に接する様に形成された例えばＨｆ、Ａｌ、及びＡｕの合金からなるドレイン電極５８と、第２半導体層５２の上に形成された例えばＷＮ及びＡｕからなるゲート電極４４とを含む。

ソース電極５６及びドレイン電極５８には、２次元電子ガス層と接する部分６０の存在する面に第１の実施の形態と同様の凹凸が設けられている。そこで、半導体層に設けられた凹凸と電極に設けられた凹凸とは、相補的な形状を持つ。

＜製造方法＞
次に、本実施の形態に係る半導体装置の製造方法について図を参照して説明する。図１５（ａ）〜図１６（ｃ）に、本実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す。

図１５（ａ）を参照して、まず、例えば、Ｓｉ基板３０の上に、バッファ層３２を介し、例えば２．０μｍのノンドープＧａＮからなる第１半導体層５０と例えば３０ｎｍのノンドープＡｌ_0.25Ｇａ_0.75Ｎからなる第２半導体層５２とをＭＢＥ法を用いて、エピタキシャルに形成する。これにより、第１の半導体層５０の第２半導体層５２側界面近傍に、格子歪みに起因するピエゾ分極及び自発分極による２次元電子ガス層５４が発生する。

図１５（ｂ）を参照して、さらに、第２半導体層５２の上面に、プラズマ化学気相成長（プラズマＣＶＤ）法により、ＳｉＮからなる保護膜１３０が２．０μｍ堆積される。そして、フォトレジストパターンを使用して、ソース電極５６及びドレイン電極５８を形成する部分以外にマスクが形成される。その後、ＢＨＦを用いたウェットエッチングにより、ソース電極５６及びドレイン電極５８を形成する部分の保護膜１３０をエッチング除去する。

その後、図示しないが、第２半導体層５２上に、リソグラフィ法により、ソース電極５６及びドレイン電極５８を形成する部分を除去するためのパターンが作製される。このパターンは、ソース電極５６及びドレイン電極５８のゲート電極４４に臨む面に凹凸を形成する様なものである。

図１５（ｃ）を参照して、形成されたフォトレジストパターンをマスクとして用いて以下の様にエッチング処理が行なわれる。第１半導体層５０及び第２半導体層５２のうち、オーミック電極であるソース電極５６及びドレイン電極５８を形成する部分が、ＣＨＦ₃とＳＦ₆との混合ガスを用いたＲＩＥ法によりエッチング除去される。エッチングは、第２の半導体層５２と第１の半導体層５０とを合わせて、深さ５０ｎｍまで行なわれる。この深さは、２次元電子ガス層５４とソース電極５６及びドレイン電極５８とが接する様な深さである。

その後、図示しないが、第２半導体層５２の上面に、フォトリソグラフィ法によりソース電極５６及びドレイン電極５８を形成するためのパターンが作製される。

図１６（ａ）を参照して、この様にして形成されたフォトレジストパターンとスパッタ法を用いて、ソース電極５６及びドレイン電極５８を形成する。ソース電極５６及びドレイン電極５８は、Ｈｆ、Ａｌ、Ｈｆ、及びＡｕの順に金属をそれぞれ１０ｎｍ、１００ｎｍ、３５ｎｍ、及び２４０ｎｍの厚さになる様に堆積させ、リフトオフ法により形成される。堆積の後、窒素雰囲気中にて、８００℃で１分間の熱処理を行ない、金属同士を合金化する。この様にして、２次元電子ガス層５４と接する様なソース電極５６及びドレイン電極５８が形成される。

図１６（ｂ）を参照して、図示しないが、ゲート電極４４を形成するためのフォトレジストパターンが形成される。その後、ＢＨＦを用いたウェットエッチングにより、ゲート電極４４を形成する部分の保護膜１３０がエッチング除去される。

さらに、図１６（ｃ）を参照して、同様に、上述した様なフォトリソグラフィ法とスパッタ法とを用いて、ゲート電極４４を形成する。スパッタ法により、ＷＮ及びＡｕの順に金属を、それぞれ５０ｎｍ、２４０ｎｍの厚さになる様に堆積させ、リフトオフ法によりゲート電極４４を形成する。

［第６の実施の形態］
本発明の第６の実施の形態に係る半導体装置の構成及び作製方法について、図を参照して説明する。本実施の形態は、第１の実施の形態同様、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴに関するものである。

＜構成＞
まず、本実施の形態に係る半導体装置の構成について図を参照して、説明する。

図１７に、本発明の第６の実施の形態に係る半導体装置の断面図を示す。図１７を参照して、この半導体装置は、例えばＳｉからなる基板３０と、基板３０上に形成された例えばＧａＮ及びＡｌＮの超格子構造からなるバッファ層３２と、バッファ層３２上に形成された例えばＧａＮからなる第１半導体層１５０と、第１半導体層１５０の主表面上に形成された例えばＡｌＧａＮからなる第２半導体層１５２とを含む。この半導体装置においては、第１半導体層１５０と第２半導体層１５２との間に、格子歪に起因するピエゾ分極により２次元電子ガス層１５４が生じる。

図１７における第２半導体層１５２の両端部及びその下部の第１半導体層１５０の上部は除去され、２次元電子ガス層１５４の両端部が外部に臨む様に二箇所の段差が形成されている。

この半導体装置はさらに、その一部が２次元電子ガス層１５４に接する様に形成された例えばＨｆ、Ａｌ、及びＡｕの合金からなるソース電極１５６と、同様にその一部が２次元電子ガス層１５４に接する様に形成された例えばＨｆ、Ａｌ、及びＡｕの合金からなるドレイン電極１５８と、第２半導体層１５２の上に形成された例えばＷＮ及びＡｕからなるゲート電極４４とを含む。

ソース電極１５６及びドレイン電極１５８には、第１の実施の形態同様、２次元電子ガス層１５４と接する部分の存在する面に凹凸が設けられている。そこで、半導体層に設けられた凹凸と電極に設けられた凹凸とは、相補的な形状を持つ。

また、本実施の形態では、第１半導体層１５０の一部及び第２半導体層１５２の、ゲート電極１５６及びドレイン電極１５８と接する面を曲面にする。これは、２次元電子ガス層１５４とゲート電極１５６及びドレイン電極１５８との接触が不十分になる事を防ぐためである。

＜製造方法＞
次に、本実施の形態に係る半導体装置の製造方法について図を参照して説明する。図１８（ａ）〜（ｄ）に、本実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す。

図１８（ａ）を参照して、まず、例えば、Ｓｉ基板３０の上に、バッファ層３２を介し、例えば２μｍのノンドープＧａＮからなる第１半導体層１５０と例えば３０ｎｍのノンドープＡｌ_0.25Ｇａ_0.75Ｎからなる第２半導体層１５２とをＭＢＥ法を用いて、エピタキシャルに形成する。これにより、第１の半導体層１５０の第２半導体層１５２側界面近傍に、格子歪みに起因するピエゾ分極及び自発分極による２次元電子ガス層１５４が発生する。

その後、図示しないが、第２半導体層１５２上に、フォトリソグラフィ法を用いてゲート電極４４に臨む面に凹凸を形成するためのパターンが作成される。

図１８（ｂ）を参照して、形成されたフォトレジストパターンを用いて以下の様にエッチング処理が行なわれる。第１半導体層１５０及び第２半導体層１５２のうち、オーミック電極であるソース電極１５６及びドレイン電極１５８を形成する部分が、ＣＨＦ₃とＳＦ₆との混合ガスを用いたＲＩＥ法によりエッチング除去される。エッチングは、第２の半導体層１５２と第１の半導体層１５０とを合わせて、深さ５０ｎｍまで行なわれる。この深さは、２次元電子ガス層１５４とソース電極１５６及びドレイン電極１５８とが接する様な深さである。

また、このエッチングの際には、ガスの圧力及びＲＦ（Radio Frequency）パワー等を変更して、第１半導体層１５０の一部及び第２半導体層１５２とゲート電極１５６及びドレイン電極１５８とが接する面を曲面にする様にエッチングが行なわれる。

その後、図示しないが、第２半導体層１５２の上面に、フォトリソグラフィ法を用いてドレイン電極１５８及びソース電極１５６を形成するためのパターンが作成される。

図１８（ｃ）を参照して、この様にして形成されたフォトレジストパターンをマスクとし、スパッタ法を用いて、ソース電極１５６及びドレイン電極１５８を形成する。ソース電極１５６及びドレイン電極１５８は、Ｈｆ、Ａｌ、Ｈｆ、及びＡｕの順に金属をそれぞれ１０ｎｍ、１００ｎｍ、３５ｎｍ、及び２４０ｎｍの厚さになる様に堆積させ、リフトオフ法により形成される。堆積の後、窒素雰囲気中にて、８００℃で１分間の熱処理を行ない、金属同士を合金化する。この様にして、２次元電子ガス層１５４と接する様なソース電極１５６及びドレイン電極１５８が形成される。

さらに、図１８（ｄ）を参照して、同様に、上述した様なフォトリソグラフィ法とスパッタ法とを用いて、ゲート電極４４を形成する。スパッタ法により、ＷＮ及びＡｕの順に金属を、それぞれ５０ｎｍ、２４０ｎｍの厚さになる様に堆積させ、リフトオフ法によりゲート電極４４を形成する。

なお、本発明の半導体装置には、窒化物系ＩＩＩ−Ｖ族化合物半導体以外の半導体を使用する事もできる。この場合は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰ、又はＩｎＰ等の半導体材料を使用する事ができる。これらは、ヘテロ接合をする事ができる半導体材料である。

また、窒化物系ＩＩＩ−Ｖ族化合物半導体を使用する場合には、半導体材料として、ＡｌＩｎＮ、ＡｌＧａＩｎＮ、ＢＡｌＧａＮ、又はＢＡｌＧａＩｎＮ等を用いる事もできる。さらに、基板３０にはＳｉＣ、サファイア、又はＧａＮ等を用いる事もできる。

電極金属としては、ＴｉＨｆ、Ａｌ、Ｎｉ、Ｐｄ、Ｗ、Ａｕ、又はＰｔ等を使用する事もできる。本実施の形態に係る半導体装置と同様、２種類以上の金属を用いる際には、積層構造又は合金として使用する事もできる。また、２種類以上の金属で積層構造を作成した後に、熱処理を行なって、金属同士を合金化する事もできる。

また、半導体層の形成にあたっては、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法又はハイドライド気相成長（ＨＶＰＥ：Hydride Vapor Phase Epitaxy）法等の結晶成長方法を使用する事もできる。

また、オーミック電極を形成する際には、電子ビーム（ＥＢ：Electron Beam）蒸着法等の蒸着法を使用する事もできる。

今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。

従来技術による窒化物系ＩＩＩ−Ｖ族化合物半導体装置の１例を示す図である。 本発明の第１の実施の形態に係る半導体装置の断面を示す図である。 本発明の第１の実施の形態に係る半導体装置の概略上面図を示す図である。 本発明の第１の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。 本発明の第１の実施の形態に係るオーミック電極の拡大図である。 本発明の第２の実施の形態に係る半導体装置の概略上面図を示す図である。 本発明の第２の実施の形態に係るオーミック電極の拡大図である。 本発明の第３の実施の形態に係る半導体装置の電極部分の概略平面図を示す図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。 本発明の第３の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。 本発明の第４の実施の形態に係る半導体装置を示す断面図である。 本発明の第４の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。 本発明の第５の実施の形態に係る半導体装置の断面を示す図である。 本発明の第５の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。 本発明の第５の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。 本発明の第６の実施の形態に係る半導体装置を示す断面図である。 本発明の第６の実施の形態に係る半導体装置の製造方法の工程順の断面構成を示す断面図である。

符号の説明

４４ ゲート電極、５０ 第１半導体層、５２ 第２半導体層、５４ ２次元電子ガス層、５６ ソース電極、５８ ドレイン電極

Claims (14)

1. 半導体で形成される半導体装置であって、
   第１の領域、前記第１の領域とは分離された第２の領域、及び前記第１の領域と前記第２の領域とを分離する所定の高さを持つ第３の領域からなる主表面を有する第１の半導体で形成された第１の半導体層と、
   前記主表面上の前記第３の領域上に形成され、前記第１の半導体とは異なる格子定数を持つ第２の半導体からなる第２の半導体層とを含み、
   前記第１の半導体層及び前記第２の半導体層の、前記第３の領域部分は、前記第１の領域との境界に所定形状の第１の凹凸部を、前記第２の領域との境界に所定形状の第２の凹凸部を、それぞれ有し、
   前記半導体装置はさらに、
   前記第１の領域上に前記第３の領域と接するように形成されており、前記第３の領域との境界部分に、前記第１の凹凸部と相補的な形状を持つ様に形成された側部を有する第１の電極と、
   前記第２の領域上に前記第３の領域と接するように形成されており、前記第３の領域との境界部分に、前記第２の凹凸部と相補的な形状を持つ様に形成された側部を有する第２の電極とを含む、半導体装置。
2. 前記半導体装置は、さらに、前記第３の領域上の前記第２の半導体層上に形成された第３の電極を含む、請求項１に記載の半導体装置。
3. 前記第１の凹凸部の凸部が矩形形状を有する、請求項１又は請求項２に記載の半導体装置。
4. 前記第２の凹凸部の凸部が矩形形状を有する、請求項１〜請求項３のいずれかに記載の半導体装置。
5. 前記第１の凹凸部の凸部が三角形形状を有する、請求項１又は請求項２に記載の半導体装置。
6. 前記第２の凹凸部の凸部が三角形形状を有する、請求項１、請求項２、又は請求項５に記載の半導体装置。
7. 前記第１の電極の上部が、前記第３の領域と前記第１の領域との前記境界を覆うように形成されている、請求項１〜請求項６のいずれかに記載の半導体装置。
8. 前記第２の電極の上部が、前記第３の領域と前記第２の領域との前記境界を覆うように形成されている、請求項１〜請求項７のいずれかに記載の半導体装置。
9. 前記第３の領域と、前記第１の領域との境界を成す面が、当該境界から遠ざかるに従って、前記第１の領域の高さが低くなるように形成された曲面を成す、請求項７又は請求項８に記載の半導体装置。
10. 前記第３の領域と、前記第２の領域との境界を成す面が、当該境界から遠ざかるに従って、前記第２の領域の高さが低くなるように形成された曲面を成す、請求項９に記載の半導体装置。
11. 前記半導体装置はさらに、前記第３の領域上の前記第２の半導体層上の、前記第１の電極、第２の電極、及び第３の電極のいずれも形成されていない部分に形成された保護膜を含む、請求項２に記載の半導体装置。
12. 前記第１の半導体層と前記第２の半導体層との境界面がヘテロ接合を形成する、請求項１〜請求項１１のいずれかに記載の半導体装置。
13. 前記第１の半導体層が、第１のＩＩＩ−Ｖ族化合物半導体で形成され、
    前記第２の半導体層が前記第１のＩＩＩ−Ｖ族化合物半導体とは格子定数の異なる第２のＩＩＩ−Ｖ族化合物半導体で形成される、請求項１〜請求項１２のいずれかに記載の半導体装置。
14. 前記第１のＩＩＩ−Ｖ族半導体が、第１の窒化物系ＩＩＩ−Ｖ族化合物半導体を含み、
    前記第２のＩＩＩ−Ｖ族半導体が前記第１の窒化物系ＩＩＩ−Ｖ族化合物半導体とは格子定数の異なる第２の窒化物系ＩＩＩ−Ｖ族化合物半導体を含む、請求項１３に記載の半導体装置。

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