CN110581163A - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置，包含设置于基底之上的通道层、设置于通道层之上的阻挡层、设置于阻挡层之上的栅极电极、以及设置栅极电极两侧的一对源极/漏极电极。这对源极/漏极电极至少延伸穿过部分的阻挡层。此半导体装置还包含顺应性地设置于这对源极/漏极电极的底部上的衬层。
Description
技术领域
本发明是有关于半导体装置，且特别是有关于高电子迁移率晶体管及其制造方法。
背景技术
氮化镓系(GaN-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极管(light emitting diode，LED)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electronmobility transistor，HEMT)。
导通电阻(Ron)为影响半导体装置的耗电量的重要因素，其电阻值正比于半导体装置的耗电量。导通电阻(Ron)包含源极/漏极接触电阻(Rcontact)以及通道电阻(Rchannel)。高电子迁移率晶体管(HEMT)具有高电子迁移率和高载子密度的二维电子气(two-dimensionalelectron gas，2DEG)形成于异质界面上，使得高电子迁移率晶体管(HEMT)具有低通道电阻(Rchannel)。因此，高电子迁移率晶体管(HEMT)的导通电阻(Ron)通常取决于源极/漏极接触电阻(Rcontact)的大小。
随着氮化镓系半导体材料的发展，这些使用氮化镓系半导体材料的半导体装置应用于更严苛工作环境中，例如更高频、更高温或更高电压。因此，具有氮化镓系半导体材料的半导体装置的工艺条件也面临许多新的挑战。
发明内容
本发明的一些实施例提供半导体装置，此半导体装置包含设置于基底之上的通道层、设置于通道层之上的阻挡层、设置于阻挡层之上的栅极电极、以及设置栅极电极两侧的一对源极/漏极电极。这对源极/漏极电极至少延伸穿过部分的阻挡层。此半导体装置还包含顺应性地设置于这对源极/漏极电极的底部上的衬层。
本发明的一些实施例提供半导体装置的制造方法，此方法包含在基底之上形成通道层、在通道层之上形成阻挡层、以及凹蚀阻挡层以形成至少穿过部份的阻挡层的一对凹陷。此方法还包含在这对凹陷中顺应性地形成衬层、在这对凹陷的各自剩余部分中形成一对源极/漏极电极、以及在阻挡层之上形成栅极电极。这对源极/漏极电极位于栅极电极两侧。
为让本发明的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附附图，作详细说明如下。
附图说明
通过以下详细描述和范例配合所附附图，可以更加理解本发明实施例。为了使附图清楚显示，附图中各个不同的元件可能未依照比例绘制，其中：
图1A-图1F是根据本发明的一些实施例，说明形成半导体装置在各个不同工艺阶段的剖面示意图。
图2是根据本发明的另一些实施例的半导体装置的剖面示意图。
图3A-图3E是根据本发明的一些实施例，说明形成半导体装置在各个不同工艺阶段的剖面示意图。
图4是根据本发明的另一些实施例的半导体装置的剖面示意图。
附图标号
100、200、300、400～半导体装置；
102～基底；
104～缓冲层；
106～通道层；
108～阻挡层；
110～掺杂的化合物半导体区块；
112、112’～保护层；
114～栅极电极；
116～凹陷；
118～衬层；
120～源极/漏极电极；
D1～第一尺寸；
D2～第二尺寸。
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。
以下描述实施例的一些变化。在不同附图和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。
本发明实施例提供了半导体装置及其制造方法，特别适用于高电子迁移率晶体管(HEMT)。通道层与阻挡层(barrier layer)之间的异质界面可提供高电子迁移率晶体管二维电子气(2DEG)以作为导电载子。然而，当源极/漏极电极凹陷穿过阻挡层且更延伸至通道层中，使得阻挡层与通道层之间的异质界面不存在于此区域中，而减少或消灭了所形成的源极/漏极电极下方的二维电子气(2DEG)。在本发明实施例中，通过设置于源极/漏极电极的底部上的衬层可回复或提升源极/漏极电极下方的二维电子气(2DEG)。因而降低半导体装置的导通电阻(Ron)。
图1A-图1F是根据本发明的一些实施例，说明形成图1F所示的半导体装置100在各个不同工艺阶段的剖面示意图。
请参考图1A，提供基底102。在一些实施例中，基底102可以是掺杂的(例如以p型或n型掺杂物进行掺杂)或未掺杂的半导体基底，例如硅基底、硅锗基底、砷化镓基底、或类似半导体基底。在一些实施例中，基底102可以是半导体位于绝缘体之上的基底，例如绝缘层上的硅(silicon on insulator，SOI)基底。在一些实施例中，基底102可以是玻璃基底或陶瓷基底，例如碳化硅(SiC)基底、氮化铝(AlN)基底、或蓝宝石(Sapphire)基底。
在基底102之上形成缓冲层104，在缓冲层104之上形成通道层106，并且在通道层106之上形成阻挡层108。在一些实施例中，在基底102与缓冲层104之间可形成晶种层(未显示)。
在一些实施例中，晶种层的材料可包含或者是氮化铝(AlN)、氧化铝(Al2O3)、氮化铝镓(AlGaN)、碳化硅(SiC)、铝(Al)、前述的组合、或类似材料。晶种层可以是单层或多层结构。在一些实施例中，晶种层可由外延成长工艺形成，例如金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)、氢化物气相外延法(hydride vapor phaseepitaxy，HVPE)、分子束外延法(molecular beam epitaxy，MBE)、前述的组合、或类似方法。
缓冲层104可减缓后续形成于缓冲层104上方的通道层106的应变(strain)，以防止缺陷形成于上方的通道层106中，应变是由通道层106与基底102之间的不匹配造成。在一些实施例中，缓冲层104的材料可包含或者是AlN、GaN、AlGaN、前述的组合、或类似材料。缓冲层104可由外延成长工艺形成，例如金属有机化学气相沉积(MOCVD)、氢化物气相外延法(HVPE)、分子束外延法(MBE)、前述的组合、或类似方法。尽管在图1A所示的实施例中，缓冲层104为单层结构，然而缓冲层104也可以是多层结构。此外，在一些实施例中，缓冲层104的材料是由晶种层的材料和外延工艺时通入的气体所决定。
在一些实施例中，通道层106的材料包含二元(binary)III-V族化合物半导体材料，例如，III族氮化物。在一些实施例中，通道层106的材料是GaN。在一些实施例中，通道层106的厚度可在约0.01微米(μm)至约10微米的范围内。在一些实施例中，通道层106可具有掺杂物，例如n型掺杂物或p型掺杂物。通道层106可由外延成长工艺形成，例如金属有机化学气相沉积(MOCVD)、氢化物气相外延法(HVPE)、分子束外延法(MBE)、前述的组合、或类似方法。
在一些实施例中，阻挡层108的材料包含三元(ternary)III-V族化合物半导体，例如，III族氮化物。在一些实施例中，阻挡层108的材料可以是AlGaN、AlInN、或前述的组合。在一些实施例中，阻挡层108的厚度可在约1纳米至约80纳米的范围内。在一些实施例中，阻挡层108可具有掺杂物，例如n型掺杂物或p型掺杂物。阻挡层108可由外延成长工艺形成，例如金属有机化学气相沉积(MOCVD)、氢化物气相外延法(HVPE)、分子束外延法(MBE)、前述的组合、或类似方法。
通过通道层106与阻挡层108之间不同能带所引发的自发性极化及压电极化效应，形成二维电子气(two-dimensional electron gas，2DEG)(未显示)于通道层106与阻挡层108之间的异质界面上。如图1F所示的半导体装置100是利用二维电子气(2DEG)作为导电载子的高电子迁移率晶体管(HEMT)。
继续参考图1A，在阻挡层108之上形成掺杂的化合物半导体区块110。栅极电极114(显示于图1C)后续将形成于掺杂的化合物半导体区块110之上。掺杂的化合物半导体区块110可抑制栅极电极114下方的二维电子气(2DEG)的产生，以达成半导体装置的常关(normally-off)状态。
在一些实施例中，掺杂的化合物半导体区块110的材料可以是以p型掺杂或n型掺杂的GaN。在一些实施例中，掺杂的化合物半导体区块110的厚度可在约5纳米至约150纳米的范围内。形成掺杂的化合物半导体区块110的步骤可包含通过外延成长工艺在阻挡层108上沉积掺杂的化合物半导体层(未显示)，在掺杂的化合物半导体层上形成图案化遮罩层，对掺杂的化合物半导体层执行刻蚀工艺，以移除掺杂的化合物半导体层未被图案化遮罩层覆盖的部分，并且形成掺杂的化合物半导体区块110，其对应于预定形成栅极电极114的位置。在一些实施例中，掺杂的化合物半导体层可与晶种层、缓冲层104、通道层106和阻挡层108于相同的沉积腔室中原位(in-situ)沉积。此外，掺杂的化合物半导体区块110可以是如图所示的长方形剖面，也可以是其他形状，例如梯形剖面。再者，掺杂的化合物半导体区块110的上表面也可以不是平坦的。
请参考图1B，在掺杂的化合物半导体区块110的侧壁和上表面上、以及阻挡层108的上表面上顺应性地(conformally)形成保护层112。由于掺杂的化合物半导体区块110的侧壁可能会因前述刻蚀工艺而产生晶格缺陷，所以形成于掺杂的化合物半导体区块110的侧壁上的保护层112可修复掺杂的化合物半导体区块110的侧壁上的晶格缺陷，以降低所形成的半导体装置的栅极漏电流。再者，形成于阻挡层108的上表面上的保护层112可用以防止阻挡层108的表面氧化，以提升所形成的半导体装置的效能。在一些实施例中，保护层112的厚度可在约0.5纳米至约500纳米的范围内。
在一些实施例中，保护层112的材料可包含或者是绝缘材料或介电材料，例如氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮化铝(AlN)、氧化镁(MgO)、氮化镁(Mg3N2)，氧化锌(ZnO)、氧化钛(TiO2)、前述的组合、或类似材料。在一些实施例中，保护层112的材料为氮化物，例如，氮化硅或氮化铝，其可较佳地修复掺杂的化合物半导体区块110的侧壁的晶格缺陷。在一些实施例中，可通过化学气相沉积(chemical vapor deposition，CVD)，例如电浆辅助化学气相沉积(plasma enhanced CVD，PECVD)、原子层沉积(atomiclayer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)，例如溅镀(sputtering)、或类似方法在基底102之上全面地形成保护层112。
接着，对保护层112执行图案化工艺。
请参考图1C，图案化工艺移除保护层112位于掺杂的化合物半导体区块110的上表面上的部分，以暴露出一部分的掺杂的化合物半导体区块110的上表面，并且移除保护层112位于阻挡层108的上表面上的部分，以暴露出部分的阻挡层108的上表面。在对保护层112执行图案化工艺之后，保护层112的剩余部分112’(后续称为保护层112’)留在掺杂的化合物半导体区块110的侧壁上未被移除，并且留在掺杂的化合物半导体区块110的两侧的阻挡层108的上表面上未被移除。在一些实施例中，保护层112’亦可留在掺杂的化合物半导体区块110的端部的上表面上，如图1C所示。在其他实施例中，可完全移除在掺杂的化合物半导体区块110的上表面上的保护层112(未显示)。
在一些实施例中，对保护层112执行的图案化工艺包含在阻挡层108上方形成图案化遮罩层(未显示)以覆盖掺杂的化合物半导体区块110和阻挡层108的预定形成保护层112’的区域，对保护层112执行刻蚀工艺，移除保护层112未被图案化遮罩层覆盖的部分，以形成保护层112’，之后移除图案化遮罩层，例如通过灰化(ashing)工艺或剥除工艺。
继续参考图1C，在掺杂的化合物半导体区块110的暴露出的部分之上形成栅极电极114，以接触掺杂的化合物半导体区块110。在一些实施例中，栅极电极114的材料可包含或者是导电材料，例如金属、金属硅化物、半导体材料、或前述的组合。金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、前述的组合、前述的合金、或前述的多层。半导体材料可以是多晶硅或多晶锗。形成栅极电极114的步骤可包含在基底102之上全面地沉积用于栅极电极114的导电材料层(未显示)，以及对导电材料层执行图案化工艺，以形成栅极电极114于掺杂的化合物半导体区块110之上。形成导电材料的沉积工艺可以是原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)，例如溅镀、前述的组合、或类似工艺。
接着，对阻挡层108和通道层106执行图案化工艺。
请参考图1D，图案化工艺凹蚀阻挡层108和通道层106，以形成穿过阻挡层108且更延伸至通道层106中的一对凹陷116。在一些实施例中，凹陷116延伸至通道层106中至第一尺寸D1，例如在约100埃至约1000埃的范围内。
在一些实施例中，对阻挡层108和通道层106执行的图案化工艺包含在阻挡层108之上形成图案化遮罩层(未显示)，其中图案化遮罩层具有开口暴露出阻挡层108的部分上表面，通过图案化遮罩层的开口对阻挡层108和通道层106执行刻蚀工艺，移除阻挡层108和通道层106未被图案化遮罩层覆盖的部分，以形成凹陷116，之后移除图案化遮罩层，例如通过灰化(ashing)工艺或剥除工艺。在一些实施例中，刻蚀工艺可以是干式刻蚀工艺，例如反应性离子刻蚀(reactive ion etch，RIE)、电子回旋共振式(electron cyclotronresonance，ERC)刻蚀、感应耦合式电浆(inductively-coupled plasma，ICP)刻蚀、中子束刻蚀(neutral beam etch，NBE)、类似干式刻蚀工艺或前述的组合。
一般而言，刻蚀工艺将凹陷106延伸至通道层106中以产生较深的刻蚀深度，使得基底102的不同区域的凹陷106之间可具有较佳的刻蚀深度均匀度。较佳的刻蚀深度均匀度可降低半导体装置在基底102的不同区域之间的效能差异，进而提升半导体装置的制造良率。尽管图1A-图1F的实施例显示凹陷116延伸至通道层106中，但本发明实施例并不以此为限。在另一些实施例中，凹陷116可仅穿过阻挡层108的一部分，但未延伸至通道层106中(显示于图2和图4)。
请参考图1E，在这对凹陷116中和阻挡层108的上表面上顺应性地形成衬层118。衬层118顺应性地形成于凹陷116的底面和侧壁上，并且部分填充凹陷116。衬层118顺应性地形成于阻挡层108的上表面上，以与保护层112’相接。在一些实施例中，衬层118的厚度可在约0.5至约4纳米(nm)的范围内，例如2纳米。
在一些实施例中，衬层118的材料可包含或者是六方晶系(hexagonal crystal)的二元(binary)化合物半导体，例如，氮化铝(AlN)、氧化锌(ZnO)、氮化铟(InN)、前述的组合、或类似材料，并且可通过原子层沉积(ALD)或外延成长工艺，例如金属有机化学气相沉积(MOCVD)，在基底102之上形成衬层118。在一实施例中，其中衬层118由金属有机化学气相沉积(MOCVD)形成，由于金属有机化学气相沉积(MOCVD)为选区成长(selective areagrowth，SAG)工艺，所以衬层118形成于阻挡层108的上表面未被保护层112’覆盖的区域上，以与保护层112’相接，而不会形成于保护层112’上，如图1E所示。在另一实施例中，由原子层沉积(ALD)所形成的衬层118不仅形成于阻挡层108的上表面未被保护层112’覆盖的区域上，还延伸至保护层112’上(未绘示)。此外，在另一些实施例中，衬层118的材料还可包含或者是具有六方晶系的石墨烯(graphene)，并且可通过化学气相沉积(CVD)、原子层沉积(ALD)形成衬层118。
在一些实施例中，衬层118的材料可与保护层112’的材料相同，例如，氮化铝(AlN)。在另一些实施例中，衬层118的材料可不同于保护层112’的材料，例如，衬层118为氮化铝(AlN)，保护层112’为硅化铝(SiN)。
请参考图1F，在形成衬层118之后，在栅极电极114两侧且在这对凹陷116的各自剩余部分中形成一对源极/漏极电极120。源极/漏极电极120具有位于阻挡层108的上表面上方的上部，以及位于凹陷116中的下部。
在一些实施例中，源极/漏极电极120的材料可包含或者是导电材料，例如金属、金属硅化物、半导体材料、或前述的组合。金属可以是金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、前述的组合、前述的合金、或前述的多层。半导体材料可以是多晶硅或多晶锗。形成源极/漏极电极120的步骤可包含全面地沉积用于源极/漏极电极120的导电材料(未显示)于基底102之上且填入凹陷116的剩余部分中，以及对导电材料执行图案化工艺，以形成源极/漏极电极120于凹陷116中且位于阻挡层108的上表面上方。形成导电材料的沉积工艺可以是原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)，例如溅镀、前述的组合、或类似工艺。
在形成源极/漏极电极120之后，形成了半导体装置100。
在图1A-图1F所示的实施例中，半导体装置100包含基底102、设置于基底102之上的通道层106、以及设置于通道层106之上的阻挡层108。半导体装置100还包含设置于阻挡层108之上的栅极电极114、以及设置于栅极电极114两侧的一对源极/漏极电极120。这对源极/漏极电极120穿过阻挡层108且更延伸至106中。半导体装置100还包含顺应性地设置于这对源极/漏极电极120的底部上的衬层118。衬层118更顺应性地设置于这对源极/漏极电极120的底部与通道层106之间、以及这对源极/漏极电极120的底部与阻挡层108之间。
在图1A-图1F所示的实施例中，用于形成源极/漏极电极120的凹陷116穿过阻挡层108且更延伸至通道层106中，使得阻挡层108与通道层106之间的异质界面不存在于此区域中，而减少或消灭了所形成的源极/漏极电极120下方的二维电子气(2DEG)。值得注意的是，由于衬层118包含六方晶系二元化合物半导体或具有六方晶系的石墨烯(graphene)，并且衬层118形成于源极/漏极电极120的底部与通道层106之间，故衬层118与通道层106之间可引发自发性极化及压电极化效应，以回复因前述异质界面消失所减少的二维电子气(2DEG)。因此，衬层118可作为二维电子气回复(2DEG recovery)层，以降低源极/漏极电极120与通道层106之间的接触电阻(Rcontact)，进而降低半导体装置100的导通电阻(Rcontact)。
此外，相较于与三元(ternery)化合物半导体的阻挡层108(例如，AlGaN)，二元化合物半导体的衬层118与通道层106之间可造成较强的自发性极化及压电极化效应。因此，衬层118有助于产生更多的二维电子气(2DEG)于源极/漏极电极120下方的异质界面上，以进一步降低源极/漏极电极120与通道层106之间的接触电阻(Rcontact)。
图1A-图1F所示的实施例为一范例，本发明的实施例并不以此为限。除上述图1A-图1F所示的实施例以外，本发明实施例的方法亦可应用于其他半导体装置。
图2是根据本发明的另一些实施例的半导体装置200的剖面示意图，其中相同于前述图1A-图1F的实施例的部件系使用相同的标号并省略其说明。图2所示的实施例与前述图1F的实施例的差别在于，图2的凹陷116穿过阻挡层108的一部分，但未延伸至通道层106中。
请参考图2，通过与前述图1D相似的图案化工艺，凹蚀阻挡层108以形成穿过部分的阻挡层108的一对凹陷116。在图案化工艺之后，凹陷116的底面停止于阻挡层108中，并且阻挡层108在凹陷116下方的部分具有第二尺寸D2，例如在约50埃至约200埃的范围内。
在图2所示的实施例中，由于衬层118顺应性地设置于这对源极/漏极电极120的底部与阻挡层108之间，可增强阻挡层108与通道层106之间的自发性极化及压电极化效应。因此，衬层118有助于产生更多的二维电子气(2DEG)于源极/漏极电极120的异质界面上，以降低源极/漏极电极120与通道层106之间的接触电阻(Rcontact)，进而降低半导体装置200的导通电阻(Rcontact)。
图3A-图3E是根据本发明的一些实施例，说明形成图3E所示的半导体装置300在各个不同工艺阶段的剖面示意图，其中相同于前述图1A-图1F的实施例的部件系使用相同的标号并省略其说明。图3A-图3E所示的实施例与前述图1A-图1F的实施例的差别在于，图3A-图3E的实施例的半导体装置300未包含如图1F所示的保护层112’。此外，衬层118取代图1F的保护层112’形成于掺杂的化合物半导体区块110的侧壁上。
请参考图3A，提供基底102。在基底102之上依序形成缓冲层104、通道层106、以及阻挡层108。在一些实施例中，在基底102与缓冲层104之间可形成晶种层(未显示)。接着，在阻挡层108之上形成掺杂的化合物半导体区块110。在一些实施例中，缓冲层104、通道层106、阻挡层108、以及掺杂的化合物半导体区块110的材料与形成方法相同或相似于图1A所述的缓冲层104、通道层106、阻挡层108、以及掺杂的化合物半导体区块110的材料与形成方法。
接着，对阻挡层108和通道层106执行图案化工艺。
请参考图3B，图案化工艺凹蚀阻挡层108和通道层106，以形成穿过阻挡层108且更延伸至通道层106中的一对凹陷116。在一些实施例中，凹陷116延伸至通道层106中至第一尺寸D1，例如在约100埃至约1000埃的范围内。在一些实施例中，图案化工艺相同或相似于与前述图1D所述的图案化工艺。
在图3A-图3E的实施例中，在形成凹陷116之前，并未形成如图1B所示的保护层110于掺杂的化合物半导体区块110的侧壁和上表面上、以及阻挡层108的上表面上。
请参考图3C，在这对凹陷116中、阻挡层108的上表面上、以及化合物半导体区块110的侧壁和上表面上顺应性地形成衬层118。衬层118顺应性地形成于凹陷116的底面和侧壁上，并且部分填充凹陷116。在一些实施例中，衬层118的厚度可在约0.5至约4纳米(nm)的范围内，例如2纳米。形成于掺杂的化合物半导体区块110的侧壁上的衬层118可修复掺杂的化合物半导体区块110的侧壁上的晶格缺陷，以降低所形成的半导体装置的栅极漏电流。再者，形成于阻挡层108的上表面上的衬层118可用以防止阻挡层108的表面氧化，以提升所形成的半导体装置的效能。
在一些实施例中，衬层118的材料可包含或者是六方晶系(hexagonal crystal)的二元(binary)化合物半导体，例如，氮化铝(AlN)、氧化锌(ZnO)、氮化铟(InN)、前述的组合、或类似材料，并且可通过原子层沉积(ALD)或外延成长工艺，例如金属有机化学气相沉积(MOCVD)，在基底102之上形成衬层118。值得注意的是，由于衬层118形成于化合物半导体区块110的侧壁和上表面上，为了避免影响半导体装置的栅极漏电流，在此实施例中，衬层118的材料未包含导电性极佳的石墨烯(graphene)。
请参考图3D，在形成衬层118之后，在这对凹陷116的各自剩余部分中形成一对源极/漏极电极120。源极/漏极电极120具有位于阻挡层108的上表面上方的上部，以及位于凹陷116中的下部。在一些实施例中，源极/漏极电极120的材料与形成方法相同或相似于图1F所述的源极/漏极电极120的材料与形成方法。
接着，对衬层118执行图案化工艺。
请参考图3E，图案化工艺移除衬层118位于掺杂的化合物半导体区块110的上表面上的部分，以暴露出一部分的掺杂的化合物半导体区块110的上表面。在一些实施例中，衬层118亦可留在掺杂的化合物半导体区块110的端部的上表面上，如图3E所示。在其他实施例中，可完全移除在掺杂的化合物半导体区块110的上表面上的衬层118(未显示)。在一些实施例中，图案化工艺相同或相似于与前述图1C所述的图案化工艺。
继续参考图3E，在掺杂的化合物半导体区块110的暴露出的部分之上形成栅极电极114，以接触掺杂的化合物半导体区块110。栅极电极114的材料与形成方法相同或相似于图1C所述的栅极电极114的材料与形成方法。
在形成源极/漏极电极120之后，形成了半导体装置300。
在图3A-图3E所示的实施例中，半导体装置300包含顺应性地设置于一对源极/漏极电极120的底部上的衬层118。衬层118顺应性地设置于这对源极/漏极电极120的底部与通道层106之间、以及这对源极/漏极电极120的底部与阻挡层108之间。衬层118更顺应性地设置阻挡层108的上表面上、以及掺杂的化合物半导体区块110的侧壁上。
在图3A-图3E所示的实施例中，顺应性地设置于源极/漏极电极120的底部上的衬层118不仅可作为二维电子回复(recovery)层，以降低源极/漏极电极120与通道层106之间的接触电阻(Rcontact)。此外，顺应性地设置于掺杂的化合物半导体区块110的侧壁上的衬层118还可作为晶格修复层，以降低半导体装置的栅极漏电流。因此，提升半导体装置的效能。
此外，图3A-图3E所示的实施例利用衬层118取代保护层112形成于化合物半导体区块110的侧壁上。因此，可减少一道沉积工艺，这可提升半导体装置的生产效率。
图4是根据本发明的另一些实施例的半导体装置200的剖面示意图，其中相同于前述图1A-图1F的实施例的部件系使用相同的标号并省略其说明。图4所示的实施例与前述图3E的实施例的差别在于，图4的凹陷116穿过阻挡层108的一部分，但未延伸至通道层106中。
请参考图4，通过与前述图1D相似的的图案化工艺，凹蚀阻挡层108以形成穿过部分的阻挡层108的一对凹陷116。在图案化工艺之后，凹陷116的底面停止于阻挡层108中，并且阻挡层108在凹陷116下方的部分具有第二尺寸D2，例如在约50埃至约200埃的范围内。
在图4所示的实施例中，由于衬层118顺应性地设置于这对源极/漏极电极120的底部与阻挡层108之间，可增强阻挡层108与通道层106之间的自发性极化及压电极化效应。因此，衬层118有助于产生更多的二维电子气(2DEG)于源极/漏极电极120下方的异质界面上，以降低源极/漏极电极120与通道层106之间的接触电阻(Rcontact)，进而降低半导体装置400的导通电阻(Rcontact)。
综上所述，在本发明实施例中，半导体装置包含设置于源极/漏极电极的底部上的衬层，其可回复或提升源极/漏极电极下方的二维电子气(2DEG)。因此，降低半导体装置的导通电阻(Ron)。
以上概述数个实施例，以便在本发明所属技术领域中具有通常知识者可以更理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。
Claims (20)
1.一种半导体装置，其特征在于，所述装置包括：
一通道层，设置于一基底之上；
一阻挡层，设置于该通道层之上；
一栅极电极，设置于该阻挡层之上；
一对源极/漏极电极，设置于该栅极电极两侧且至少延伸穿过部分的该阻挡层；以及
一衬层，顺应性地设置于该对源极/漏极电极的底部上。
2.根据权利要求1所述的半导体装置，其特征在于，所述阻挡层的材料包含三元化合物半导体，且所述衬层的材料包含六方晶系的二元化合物半导体或石墨烯。
3.根据权利要求1所述的半导体装置，其特征在于，所述衬层的材料包含氮化铝、氧化锌、氮化铟、或前述材料的组合。
4.根据权利要求1所述的半导体装置，其特征在于，所述源极/漏极电极还延伸至该通道层中。
5.根据权利要求1所述的半导体装置，其特征在于，所述衬层还顺应性地设置于所述源极/漏极电极的底部与所述通道层之间、以及所述源极/漏极电极的底部与所述阻挡层之间。
6.根据权利要求1所述的半导体装置，其特征在于，所述衬层还顺应性地设置于所述阻挡层的上表面上。
7.根据权利要求1所述的半导体装置，其特征在于，所述装置包括：
一掺杂的化合物半导体区块，设置于所述栅极电极与所述阻挡层之间。
8.根据权利要求7所述的半导体装置，其特征在于，所述衬层还顺应性地设置于所述掺杂的化合物半导体区块的侧壁上。
9.根据权利要求7所述的半导体装置，其特征在于，所述装置还包括：
一保护层，顺应性地设置于所述掺杂的化合物半导体区块的侧壁上和所述阻挡层的上表面上，其中所述保护层与所述衬层于该阻挡层的上表面相接。
10.根据权利要求9所述的半导体装置，其特征在于，所述衬层的材料不同于该保护层的材料。
11.一种半导体装置的制造方法，其特征在于，所述方法包括：
在一基底之上形成一通道层；
在该通道层之上形成一阻挡层；
凹蚀所述阻挡层，以形成至少穿过部份的所述阻挡层的一对凹陷；
在所述凹陷中顺应性地形成一衬层；
在所述凹陷的各自剩余部分中形成一对源极/漏极电极；以及
在所述阻挡层之上形成一栅极电极，其中所述源极/漏极电极位于该栅极电极两侧。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述阻挡层的材料包含三元化合物半导体，且所述衬层的材料包含六方晶系的二元化合物半导体或石墨烯。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述衬层的材料包含氮化铝、氧化锌或氮化铟、或前述材料的组合。
14.根据权利要求11所述的半导体装置的制造方法，其特征在于，凹蚀所述阻挡层的步骤还包含：凹蚀所述通道层，使得所述凹陷穿过所述阻挡层且还延伸至所述通道层中。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述衬层顺应性地形成于所述凹陷的底面和侧壁上。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述衬层还顺应性地形成于所述阻挡层的上表面上。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述方法包括：
在所述阻挡层之上形成一掺杂的化合物半导体区块，其中栅极电极形成于所述掺杂的化合物半导体区块之上。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，所述衬层还形成于所述掺杂的化合物半导体区块的侧壁和上表面上，且所述半导体装置的制造方法还包括：
移除所述衬层位于所述掺杂的化合物半导体区块的上表面的一部分，以暴露出一部分的该掺杂的化合物半导体区块，其中该栅极电极形成于该掺杂的化合物半导体区块的暴露出的该部分之上。
19.根据权利要求17所述的半导体装置的制造方法，其特征在于，所述方法还包括：
在凹蚀所述阻挡层之前，在所述掺杂的化合物半导体区块的侧壁和上表面上、以及所述阻挡层的上表面上顺应性地形成一保护层；以及
移除所述保护层位于所述掺杂的化合物半导体区块的上表面上的一部分，以暴露出一部分的所述掺杂的化合物半导体区块，其中所述栅极电极形成于所述掺杂的化合物半导体区块的暴露出的所述部分之上；
其中所述保护层与所述衬层于所述阻挡层的上表面相接。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，所述衬层的材料不同于所述保护层的材料。
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