TW201933490A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201933490A
TW201933490A TW107102512A TW107102512A TW201933490A TW 201933490 A TW201933490 A TW 201933490A TW 107102512 A TW107102512 A TW 107102512A TW 107102512 A TW107102512 A TW 107102512A TW 201933490 A TW201933490 A TW 201933490A
Authority
TW
Taiwan
Prior art keywords
protective layer
gate electrode
field plate
layer
semiconductor device
Prior art date
Application number
TW107102512A
Other languages
English (en)
Other versions
TWI676216B (zh
Inventor
林信志
洪章响
黃嘉慶
林永豪
李家豪
Original Assignee
世界先進積體電路股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 世界先進積體電路股份有限公司 filed Critical 世界先進積體電路股份有限公司
Priority to TW107102512A priority Critical patent/TWI676216B/zh
Publication of TW201933490A publication Critical patent/TW201933490A/zh
Application granted granted Critical
Publication of TWI676216B publication Critical patent/TWI676216B/zh

Links

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

半導體裝置包含化合物半導體層設置於基底上，保護層設置於化合物半導體層上，以及源極電極、汲極電極和閘極電極穿過保護層且位於化合物半導體層上，其中閘極電極設置於源極電極與汲極電極之間。此半導體裝置還包含複數個場板設置於保護層上方，且位於閘極電極與汲極電極之間，其中這些場板彼此隔開。此外，也提供半導體裝置的製造方法。

Description

半導體裝置及其製造方法
本發明實施例是有關於半導體裝置，且特別是有關於具有場板的半導體裝置及其製造方法。
氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。
場板通常設置於半導體裝置的高電場區，其用於降低高電場區的峰值電場(peak electric field)，其中一種場板是連接至閘極的場板(即閘極場板)，其可降低閘極在汲極側上的電場強度。因此，閘極場板可提升半導體裝置的崩潰電壓(breakdown voltage)，以容許半導體裝置應用於高電壓操作。另一種場板是連接至源極的場板(即源極場板)，由於源極場板的電壓可獨立於閘極的電壓，故其可降低閘極至汲極電容(Cgd)。因此，源極場板可提升半導體裝置的操作速度。
隨著氮化鎵系半導體材料的發展，這些使用氮化 鎵系半導體材料的半導體裝置應用於更嚴苛工作環境中，例如更高頻、更高溫或更高電壓。因此，具有氮化鎵系半導體材料的半導體裝置之製程條件也面臨許多新的挑戰。
本發明的一些實施例提供半導體裝置，此半導體裝置包含化合物半導體層設置於基底上，保護層設置於化合物半導體層上，以及源極電極、汲極電極和閘極電極穿過保護層且位於化合物半導體層上，其中閘極電極設置於源極電極與汲極電極之間。此半導體裝置還包含複數個場板設置於保護層上方且位於閘極電極與汲極電極之間，其中這些場板彼此隔開。
本發明的一些實施例提供半導體裝置，此半導體裝置包含化合物半導體層設置於基底上，第一保護層設置於化合物半導體層上，第二保護層設置於第一保護層上，以及源極電極、汲極電極和閘極電極穿過第一保護層和第二保護層且位於化合物半導體層上，其中閘極電極設置於源極電極與汲極電極之間。此半導體裝置還包含第一場板設置於閘極電極與汲極電極之間，以及第二場板設置於汲極電極與第一場板之間且位於第二保護層上，其中第一場板穿過第二保護層且位於第一保護層上，並且閘極電極、第一場板和第二場板彼此隔開。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含在基底上形成化合物半導體層，在化合物半導體層上形成第一保護層，形成閘極電極穿過第一保護層且位於化合物半導體層上，在第一保護層上方形成複數個場板，其中這些場板彼此隔開，以及形成源極電極和汲極電極穿過第一保 護層且位於化合物半導體層上，其中閘極電極位於源極電極與汲極電極之間，且這些場板位於閘極電極與汲極電極之間。
100、200、200’、200”、300、400‧‧‧半導體裝置
102‧‧‧基底
104‧‧‧緩衝層
106‧‧‧氮化鎵半導體層
108‧‧‧氮化鎵鋁半導體層
109‧‧‧摻雜的化合物半導體區
110‧‧‧化合物半導體層
112‧‧‧第一保護層
114‧‧‧第二保護層
116‧‧‧第一開口
118‧‧‧第二開口
120‧‧‧金屬材料層
122‧‧‧閘極電極
122s‧‧‧側邊
1241‧‧‧第一場板
12411‧‧‧第一部分
12412‧‧‧第二部分
12413‧‧‧第三部分
1242‧‧‧第二場板
1243‧‧‧第三場板
1244‧‧‧第四場板
126‧‧‧源極電極
128‧‧‧汲極電極
130‧‧‧層間介電層
131‧‧‧源極接觸件
1321‧‧‧第一場板接觸件
1322‧‧‧第二場板接觸件
1323‧‧‧第三場板接觸件
1324‧‧‧第四場板接觸件
134‧‧‧導線
136‧‧‧內連線結構
E‧‧‧電力線
L1‧‧‧第一縱向長度
L2‧‧‧第二縱向長度
L3‧‧‧第三縱向長度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
藉由以下詳細描述和範例配合所附圖式，可以更加理解本發明實施例。為了使圖式清楚顯示，圖式中各個不同的元件可能未依照比例繪製，其中：第1A至1E圖是根據本發明的一些實施例，說明形成半導體裝置在各個不同階段的剖面示意圖。
第2A至2C圖是根據本發明的一些實施例，顯示半導體裝置的上視示意圖。
第3和4圖是根據本發明的另一些實施例，顯示半導體裝置的剖面示意圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理 解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
第1A至1E圖是根據本發明的一些實施例，說明形成第1E圖所示的半導體裝置100在各個不同階段的剖面示意圖。
請參考第1A圖，提供基板102。在基板102上形成化合物半導體層110。在一些實施例中，化合物半導體層110包含緩衝層104形成於基板102上，氮化鎵(GaN)半導體層106形成於緩衝層104上，以及氮化鎵鋁(AlxGa1-xN，其中0<x<1)半導體層108形成於氮化鎵半導體層106上。在一些實施例中，化合物半導體層110還可包含形成於基板102與緩衝層104之間的晶種層(未顯示)。
在一些實施例中，基底102可以是摻雜的(例如以p型或n型摻雜物進行摻雜)或未摻雜的半導體基底，例如矽基底、矽鍺基底、砷化鎵基底或類似半導體基底。在一些實施例中，基底102可以是半導體位於絕緣體之上的基底，例如絕緣層上覆矽(silicon on insulator,SOI)基底。在一些實施例中，基底102可以是碳化矽(SiC)基底或藍寶石基底。
緩衝層104可減緩後續形成於緩衝層104上方的氮化鎵半導體層106的應變(strain)，以防止缺陷形成於上方的氮化鎵半導體層106中，應變是由氮化鎵半導體層106與基底102之間的不匹配造成。在一些實施例中，緩衝層104的材料可以是AlN、GaN、AlxGa1-xN(其中0<x<1)、前述之組合或類似材料。緩衝層104可由磊晶成長製程形成，例如金屬有機化學氣相沉 積(metal organic chemical vapor deposition，MOCVD)、氫化物氣相磊晶法(hydride vapor phase epitaxy，HVPE)、分子束磊晶法(molecular beam epitaxy，MBE)、前述之組合或類似方法。儘管在如第1A圖所示的實施例中，緩衝層104為單層結構，然而緩衝層104也可以是多層結構。
二維電子氣(two-dimensional electron gas，2DEG)(未顯示)形成於氮化鎵半導體層106與氮化鎵鋁半導體層108之間的異質界面上。如第1E圖所示之半導體裝置100是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(high electron mobility transistor，HEMT)。在一些實施例中，氮化鎵半導體層106和氮化鎵鋁半導體層108中沒有摻雜物。在一些其他實施例中，氮化鎵半導體層106和氮化鎵鋁半導體層108可具有摻雜物，例如n型摻雜物或p型摻雜物。氮化鎵半導體層204和氮化鎵鋁半導體層206可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。
繼續參考第1A圖，在化合物半導體層110的氮化鎵鋁半導體層108上形成第一保護層112。在第一保護層112上形成第二保護層114。在一些實施例中，第一保護層112和第二保護層114的材料可以是絕緣材料或介電材料，例如氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、氧化鋁(Al2O3)、氮化鋁(AlN)、氧化鎂(MgO)、氮化鎂(Mg3N2)，氧化鋅(ZnO)、氧化鈦(TiO2)或前述之組合。第一保護層112和第二保護層114用以防止下方的氮化鎵鋁半導體層108產生漏電流至後續形成的閘極電極 122、源極電極126和汲極電極128(顯示於第1E圖)。可透過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)或類似方法形成第一保護層112和第二保護層114。在一些實施例中，第二保護層114的材料不同於第一保護層112的材料。舉例而言，上方的第二保護層114可選用具有低介電常數的介電材料，且下方的第一保護層112可選用對於擊穿電壓具有高臨界電壓的介電材料。
請參考第1B圖，對第一保護層112和第二保護層114執行圖案化製程，以形成第一開口116穿過第二保護層114和第一保護層112，且暴露出氮化鎵鋁半導體層108的頂面。在一些實施例中，圖案化製程的步驟可包含透過光微影製程在第二保護層114上形成圖案化光阻層(未顯示)，通過圖案化光阻層的開口(未顯示)對第一保護層112和第二保護層114執行蝕刻製程，例如乾蝕刻或濕蝕刻，以形成第一開口116，之後移除第二保護層114上的圖案化光阻層。
接著，對第二保護層114執行圖案化製程以形成第二開口118穿過第二保護層114，且暴露出第一保護層112的頂面。
請參考第1C圖，在第二保護層114上形成金屬材料層120，且金屬材料層120填入第一開口116和第二開口118。在一些實施例中，金屬材料層120可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合、前述之多層或類似材料。金屬材料層120可由原 子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍(sputter)或類似製程形成。
請參考第1D圖，對第1C圖所示的金屬材料層120實施圖案化製程，以形成填入第一開口116的閘極電極122、填入第二開口118的第一場板1241和位於第二保護層114上的第二場板1242。第一場板1241位於閘極電極122與第二場板1242之間，且閘極電極122、第一場板1241和第二場板1242彼此隔開。填入第一開口116的閘極電極122接觸化合物半導體層110的氮化鎵鋁半導體層108，且閘極電極122具有一部分延伸至第二保護層114的表面上。填入第二開口118的第一場板1241接觸第一保護層112。在一些實施例中，圖案化製程的步驟可包含透過光微影製程在第1C圖所示的金屬材料層120上形成圖案化光阻層(未顯示)，對金屬材料層120執行蝕刻製程例如乾蝕刻或濕蝕刻，以移除金屬材料層120未被圖案化光阻層覆蓋的部分，之後移除金屬材料層120之剩餘部分上的圖案化光阻層。
由於第一場板1241和第二場板1242是經由對金屬材料層120執行的圖案化製程與閘極電極122一起形成，所以可節省一次沉積製程和一次圖案化製程來形成第一場板1241和第二場板1242，以提升半導體裝置的製造效率。
儘管在如第1D圖所示的實施例中，第一場板1241的第一寬度W1小於第二場板1242的第二寬度W2，然而在其他實施例中，第一場板1241的第一寬度W1也可以等於或大於第二場板1242的第二寬度W2。
請參考第1E圖，形成源極電極126和汲極電極128 穿過第二保護層114和第一保護層112，且源極電極126和汲極電極128接觸化合物半導體層110的氮化鎵鋁半導體層108。閘極電極122位於源極電極126與汲極電極128之間，且第一場板1241和第二場板1242位於閘極電極122與汲極電極128之間。在一些實施例中，源極電極126和汲極電極128的材料可以是金屬材料，例如金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合或前述之多層。形成源極電極126和汲極電極128的步驟可包含透過圖案化製程形成用於源極電極126和汲極電極128的開口(未顯示)，這些開口穿過第二保護層114和第一保護層112，且暴露出氮化鎵鋁半導體層108的頂面，沉積金屬材料層(未顯示)於第二保護層114上且填入這些開口中，以及對金屬材料層執行圖案化製程，以形成源極電極126和汲極電極128。形成源極電極126和汲極電極128的沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍或類似製程。
繼續參考第1E圖，在第二保護層114上方形成層間介電層(inter layer dielectric layer，ILD layer)130，其覆蓋閘極電極122、第一場板1241和第二場板1242、源極電極126和汲極電極128。在層間介電層130中形成與源極電極126連接的源極接觸件131，以及分別與第一場板1241和第二場板1242連接的第一場板接觸件1321與第二場板接觸件1322。在層間介電層130上形成導線134，其與源極接觸件131、第一場板接觸件1321和第二場板接觸件1322連接。層間介電層130、源極接觸件131、第一場板接觸件1321、第二場板接觸件1322以及導線134構成內 連線結構136。在本發明實施例中，第一場板1241和第二場板1242透過內連線結構136電性連接至源極電極126，因此第1E圖所示的第一場板1241和第二場板1242為源極場板(source field plate，SFP)。在一些實施例中，內連線結構136還包含與閘極電極122連接的閘極接觸件(未顯示)，以及與汲極電極128連接的汲極接觸件(未顯示)。在形成內連線結構136之後，形成了半導體裝置100。
在一些實施例中，層間介電層130的材料可以是氧化矽、氮化矽、氮氧化矽或氧化鋁。可透過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)或類似方法形成層間介電層130。
在一些實施例中，源極接觸件131、第一場板接觸件1321、第二場板接觸件1322、導線134的材料可以是金屬材料，例如金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之組合或前述之多層。形成源極接觸件131、第一場板接觸件1321和第二場板接觸件1322的步驟可包含透過圖案化製程形成各自對應於源極電極126、第一場板1241和第二場板1242的開口(未顯示)，其穿過層間介電層130且各自暴露出源極電極126、第一場板1241和第二場板1242，沉積金屬材料(未顯示)於層間介電層130上且填入開口，以及實施平坦化製程移除金屬材料在層間介電層130上方的部分。接著，可透過沉積製程和圖案化製程在層間介電層130上形成導線134，其與源極接觸件131、第一場板接觸件1321以及第二場板接觸件1322連接。
在第1E圖所示的實施例中，半導體裝置100包含設置於基底102上的化合物半導體層110，且化合物半導體層110包含依序堆疊的緩衝層104、氮化鎵半導體層106和氮化鎵鋁半導體層108。半導體裝置100還包含第一保護層112設置於氮化鎵鋁半導體層108上，第二保護層114設置於第一保護層112上，以及源極電極126、汲極電極128和閘極電極122穿過第二保護層114和第一保護層112，且位於氮化鎵鋁半導體層108上，閘極電極122設置於源極電極126與汲極電極128之間。半導體裝置100還包含第一場板1241設置於閘極電極122與汲極電極128之間，以及第二場板1242設置於汲極電極128與第一場板1241之間且位於第二保護層114上，第一場板1241穿過第二保護層114且位於第一保護層112上，且閘極電極122、第一場板1241和第二場板1242彼此隔開。
繼續參考第1E圖，當施加操作電壓於閘極電極122與汲極電極128時，會產生從汲極電極128射向閘極電極122的電力線E。值得注意的是，由於閘極電極122與汲極電極128之間具有隔開的第一場板1241和第二場板1242，所以電力線E從汲極電極128射向閘極電極122的路徑會延伸至第一場板1241與第二場板1242之間的區域，而不會從汲極電極128筆直地射向閘極電極122。相較於筆直地射向閘極電極122的電力線，延伸至第一場板1241與第二場板1242之間區域的電力線E具有較長的路徑，以減緩閘極電極122在靠近汲極電極128之側邊的電場梯度。因此，本發明實施例利用在閘極電極122與汲極電極128之間設置隔開的第一場板1241和第二場板1242，以提供半導 體裝置100具有崩潰電壓(breakdown voltage)與閘極至汲極電容(Cgd)的良好平衡，進而提升半導體裝置100的效能。
此外，由於半導體裝置100具有第一保護層112和第二保護層114，且第一保護層112的材料可以不同於第二保護層114的材料，所以可進一步降低半導體裝置100的閘極至汲極電容(Cgd)。再者，靠近閘極電極122的第一場板1241設置於第一保護層112上，且第一場板1241與位於第二保護層114上的第二場板1242之間存有高度差，可以有效地改善從汲極電極128至閘極電極122的電場梯度，所以可進一步提升半導體裝置100的崩潰電壓。
第2A至2C圖是根據本發明的一些實施例，分別顯示半導體裝置200、200’和200”的上視示意圖。
請參考第2A和2B圖，閘極電極122和第一場板1241的縱軸平行於第一方向D1，且源極電極126與汲極電極128之間的電流方向平行於第二方向D2，第二方向D2垂直於第一方向D1。在第2A圖所示的實施例中，閘極電極122的第一縱向長度L1等於第一場板1241的第二縱向長度L2。在第2B圖所示的實施例中，閘極電極122的第一縱向長度L1小於第一場板1241的第二縱向長度L2。由於閘極電極122的第一縱向長度L1等於或小於第一場板1241的第二縱向長度L2，所以第一場板1241與第二場板1242減緩閘極電極122靠近汲極電極128之側邊的電場梯度的效果可延伸至閘極電極122在縱向上的兩個側邊122s。
在第2A圖所示的實施例中，第一場板1241的第二縱向長度L2等於第一場板1242的第三縱向長度L3。在第2B圖所 示的實施例中，第一場板1241的第二縱向長度L2大於第一場板1242的第三縱向長度L3。在一些其他實施例中，第一場板1241的第二縱向長度L2可小於第一場板1242的第三縱向長度L3。
在另一些實施例中，請參考第2C圖，第一場板1241包含第一部分12411、第二部分12412和第三部分12413位於第一部分12411與第二部分12412之間。第三部分12413的兩端分別連接第一部分12411和第二部分12412。第三部分12413的縱軸平行於閘極電極122的縱軸，且第一部分12411的縱軸和第二部分12412的縱軸垂直於第三部分12413的縱軸。第一部分12411和第二部分12412朝向源極電極126延伸。由於第2C圖所示的第一場板1241包圍閘極電極122的三個側邊，所以第一場板1241與第二場板1242減緩閘極電極122靠近汲極電極128之側邊的電場梯度的效果可更充分地延伸至閘極電極122在縱向上的兩個側邊122s。
第3圖是根據本發明的另一些實施例，顯示半導體裝置300的剖面示意圖。第3圖所示之實施例與前述第1E圖之實施例的差別在於第3圖的半導體裝置300具有四個場板1241至1244，這些場板1241至1244各自透過場板接觸件1321至1324連接至導線134，且半導體裝置300不具有第二保護層114。
請參考第3圖，在形成第一保護層112於化合物半導體層110的氮化鎵鋁半導體層108上之後，形成第一開口116穿過第一保護層112，且暴露出氮化鎵鋁半導體層108。接著，形成金屬材料層(未顯示)於第一保護層112上且填入第一開口116。然後，對金屬材料層實施圖案化製程，以形成填入第一 開口116的閘極電極122和位於第一保護層112上的第一場板1241、第二場板1242、第三場板1243和第四場板1244。之後，可透過與第1E圖所述之相同或相似的製程步驟來形成半導體裝置300。儘管第3圖顯示半導體裝置300具有四個場板1241至1244，然而在其他實施例中，半導體裝置300可具有二個、三個或者四個以上的場板，且這些場板皆在第一保護層112上。
在第3圖所示的實施例中，半導體裝置300包含設置於基底102上的化合物半導體層110，且化合物半導體層110包含依序堆疊的緩衝層104、氮化鎵半導體層106和氮化鎵鋁半導體層108。半導體裝置300還包含第一保護層112設置於氮化鎵鋁半導體層108上，以及源極電極126、汲極電極128和閘極電極122穿過第一保護層112且位於氮化鎵鋁半導體層108上，閘極電極設置122於源極電極126與汲極電極128之間。半導體裝置300還包含第一場板1241、第二場板1242、第三場板1243和第四場板1244設置於第一保護層112上且位於閘極電極122與汲極電極128之間，第一場板1241、第二場板1242、第三場板1243和第四場板1244彼此隔開。
此外，第一場板1241、第二場板1242、第三場板1243和第四場板1244透過內連線結構136電性連接至源極電極126，因此第3圖所示的這些場板1241至1244為源極場板(SFP)。
如前所述，從汲極電極128射向閘極電極122之電力線E的路徑會延伸至相鄰場板之間(例如，第三場板1243與第四場板1244之間、第二場板1242與第三場板1243之間及第一場板1241與第二場板1243之間)的區域，而不會從汲極電極128筆 直地射向閘極電極122。因此，本發明實施例利用在閘極電極122與汲極電極128之間設置多個彼此隔開的場板1241至1244，以提供半導體裝置300具有崩潰電壓(breakdown voltage)與閘極至汲極電容(Cgd)的良好平衡，進而提升半導體裝置300的效能。
第4圖是根據本發明的另一些實施例，顯示半導體裝置400的剖面示意圖。第4圖所示之實施例與前述第1E圖之實施例的差別在於第4圖的半導體裝置400的還包含設置於閘極電極122與氮化鎵鋁半導體層108之間的摻雜的化合物半導體區109。
請參考第4圖，在形成化合物半導體層110於基底102上之後，在化合物半導體層110的氮化鎵鋁半導體層108上形成摻雜的化合物半導體區109。第一保護層112和第二保護層114形成於摻雜的化合物半導體區109上方。第一開口116穿過第二保護層114和第一保護層112，且暴露出摻雜的化合物半導體區109。閘極電極122填入第一開口116且接觸摻雜的化合物半導體區109。藉由設置摻雜的化合物半導體區109於閘極電極122與氮化鎵鋁半導體層108之間可抑制閘極電極122下方的二維電子氣(2DEG)之產生，以達成半導體裝置400之常關狀態。在一些實施例中，摻雜的化合物半導體區109的材料可以是以p型摻雜或n型摻雜的GaN。形成摻雜的化合物半導體區109的步驟可包含透過磊晶成長製程在氮化鎵鋁半導體層108上沉積摻雜的化合物半導體層(未顯示)，對摻雜的化合物半導體層執行圖案化製程，以形成摻雜的化合物半導體區109對應於預定形 成閘極電極122的位置。
綜上所述，本發明實施例利用在閘極電極與汲極電極之間設置多個彼此隔開的源極場板(SFP)，以減緩閘極電極在靠近汲極電極之側邊的電場梯度。因此，本發明實施例之半導體裝置具有崩潰電壓(breakdown voltage)與閘極至汲極電容(Cgd)之良好平衡，進而提升半導體裝置的效能。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (20)

  1. 一種半導體裝置，包括：一化合物半導體層，設置於一基底上；一保護層，設置於該化合物半導體層上；一源極電極、一汲極電極和一閘極電極，穿過該保護層且位於該化合物半導體層上，其中該閘極電極設置於該源極電極與該汲極電極之間；以及複數個場板，設置於該保護層上方且位於該閘極電極與該汲極電極之間，其中該些場板彼此隔開。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極與該些場板隔開。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極與該些場板由一相同的金屬材料層形成。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該些場板包括一第一場板和一第二場板，其中該第二場板位於該第一場板與該汲極電極之間。
  5. 如申請專利範圍第4項所述之半導體裝置，其中從上視角度觀之，該閘極電極的一第一縱向長度等於或小於該第一場板的一第二縱向長度。
  6. 如申請專利範圍第4項所述之半導體裝置，其中從上視角度觀之，該第一場板包含一第一部分、一第二部分和一第三部分位於該第一部分與該第二部分之間，且該第三部分的兩端分別連接該第一部分和該第二部分，其中該第三部分的縱軸平行於該閘極電極的縱軸，該第一部分的縱軸和該第二部分 的縱軸垂直於該第一部分的縱軸，且該第一部分和該第二部分朝向該源極電極延伸。
  7. 如申請專利範圍第1項所述之半導體裝置，更包括一摻雜的化合物半導體區設置於該閘極電極與該化合物半導體層之間。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該些場板與該源極電極電性連接。
  9. 一種半導體裝置，包括：一化合物半導體層，設置於一基底上；一第一保護層，設置於該化合物半導體層上；一第二保護層，設置於該第一保護層上；一源極電極、一汲極電極和一閘極電極，穿過該第二保護層和該第一保護層，且位於該化合物半導體層上，其中該閘極電極設置於該源極電極與該汲極電極之間；一第一場板，設置於該閘極電極與該汲極電極之間，其中該第一場板穿過該第二保護層，且位於該第一保護層上；以及一第二場板，設置於該汲極電極與該第一場板之間且位於該第二保護層上，其中該閘極電極、該第一場板和該第二場板彼此隔開。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該閘極電極、該第一場板和該第二場板由一相同的金屬材料層形成。
  11. 如申請專利範圍第9項所述之半導體裝置，其中該第二保護層的材料不同於該第一保護層的材料。
  12. 如申請專利範圍第9項所述之半導體裝置，更包括一內連線 結構設置於該第二保護層上方，其中該第一場板和該第二場板透過該內連線結構與該源極電極電性連接。
  13. 如申請專利範圍第9項所述之半導體裝置，更包括一摻雜的化合物半導體區設置於該閘極電極與該化合物半導體層之間。
  14. 一種半導體裝置的製造方法，包括：在一基底上形成一化合物半導體層；在該化合物半導體層上形成一第一保護層；形成一閘極電極穿過該第一保護層且位於該化合物半導體層上；在該第一保護層上方形成複數個場板，其中該些場板彼此隔開；以及形成一源極電極和一汲極電極穿過該第一保護層且位於該化合物半導體層上，其中該閘極電極位於該源極電極與該汲極電極之間，且該些場板位於該閘極電極與該汲極電極之間。
  15. 如申請專利第14項所述之半導體裝置的製造方法，其中該閘極電極與該些場板隔開。
  16. 如申請專利第14項所述之半導體裝置的製造方法，其中形成該閘極電極和該些場板包括：形成一第一開口穿過該第一保護層且暴露出該化合物半導體層；在該第一保護層上方形成一金屬材料層且填入該第一開口；以及 蝕刻該金屬材料層以形成該閘極電極和該些場板。
  17. 如申請專利第14項所述之半導體裝置的製造方法，其中該些場板包括一第一場板和一第二場板，其中該第二場板位於該第一場板與該汲極電極之間。
  18. 如申請專利第17項所述之半導體裝置的製造方法，更包括在該第一保護層上形成一第二保護層，其中該閘極電極、該源極電極和該汲極電極穿過該第二保護層，該第一場板穿過該第二保護層且位於該第一保護層上，且該第二場板形成於該第二保護層上。
  19. 如申請專利第18項所述之半導體裝置的製造方法，其中該第二保護層的材料不同於該第一保護層的材料。
  20. 如申請專利第14項所述之半導體裝置的製造方法，更包括在該第一保護層上方形成一內連線結構，其中該些場板透過該內連線結構與該源極電極電性連接。
TW107102512A 2018-01-24 2018-01-24 半導體裝置及其製造方法 TWI676216B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW107102512A TWI676216B (zh) 2018-01-24 2018-01-24 半導體裝置及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107102512A TWI676216B (zh) 2018-01-24 2018-01-24 半導體裝置及其製造方法

Publications (2)

Publication Number Publication Date
TW201933490A true TW201933490A (zh) 2019-08-16
TWI676216B TWI676216B (zh) 2019-11-01

Family

ID=68315830

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107102512A TWI676216B (zh) 2018-01-24 2018-01-24 半導體裝置及其製造方法

Country Status (1)

Country Link
TW (1) TWI676216B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732343B (zh) * 2019-11-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構
TWI768270B (zh) * 2019-12-06 2022-06-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
WO2024055276A1 (en) * 2022-09-16 2024-03-21 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
TWI849920B (zh) * 2023-05-22 2024-07-21 世界先進積體電路股份有限公司 高電子遷移率電晶體及其製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014072379A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
KR102087193B1 (ko) * 2013-09-09 2020-04-16 삼성디스플레이 주식회사 유기 발광 표시 장치의 제조 방법 및 터치 패널의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732343B (zh) * 2019-11-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構
TWI768270B (zh) * 2019-12-06 2022-06-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
WO2024055276A1 (en) * 2022-09-16 2024-03-21 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
TWI849920B (zh) * 2023-05-22 2024-07-21 世界先進積體電路股份有限公司 高電子遷移率電晶體及其製造方法

Also Published As

Publication number Publication date
TWI676216B (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
US11664430B2 (en) Semiconductor device
US11127847B2 (en) Semiconductor devices having a gate field plate including an extension portion and methods for fabricating the semiconductor device
JP5983999B2 (ja) 半導体装置の製造方法
US11043583B2 (en) Semiconductor structure and method for forming the same
TWI676216B (zh) 半導體裝置及其製造方法
US20200127116A1 (en) Semiconductor devices and methods for fabricating the same
CN211578757U (zh) 高电子迁移率晶体管
US10886394B1 (en) Semiconductor structure
TW202040819A (zh) 半導體結構
US10930745B1 (en) Semiconductor structure
CN110690275B (zh) 半导体装置及其制造方法
CN111834436A (zh) 半导体结构及其形成方法
US11688800B2 (en) High electron mobility transistor and method for fabricating the same
US11876118B2 (en) Semiconductor structure with gate metal layer
TWI693716B (zh) 半導體裝置及其製造方法
TW201933450A (zh) 半導體結構及其製造方法
US10644128B1 (en) Semiconductor devices with reduced channel resistance and methods for fabricating the same
TW202125829A (zh) 半導體結構
US11049799B1 (en) Semiconductor structure and method for forming the same
TWI768270B (zh) 半導體結構及其形成方法
TWI664727B (zh) 半導體裝置及其製造方法
KR20150030283A (ko) 전력 반도체 소자
KR102099437B1 (ko) 전력 반도체 소자
TW202201788A (zh) 高電子遷移率電晶體
TW201624701A (zh) Ｈｅｍｔ可相容之橫向整流器結構