TW202125829A

TW202125829A - 半導體結構

Info

Publication number: TW202125829A
Application number: TW108146872A
Authority: TW
Inventors: 林鑫成
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2019-12-20
Filing date: 2019-12-20
Publication date: 2021-07-01
Also published as: TWI775027B

Abstract

半導體結構包含具有第一、第二區域的基板。半導體結構亦包含位於基板上方的磊晶層、分別位於基板的第一、第二區域上的第一元件及第二元件。第一元件包含位於磊晶層上的第一閘極，以及分別位於第一閘極相對兩側的第一源極電極和第一汲極電極，且一介電層形成於磊晶層上並覆蓋第一閘極。第二元件包含位於介電層上的第二閘極，以及分別位於第二閘極相對兩側的第二源極電極和第二汲極電極，其中第二源極電極電性連接第一汲極電極。半導體結構更包含設置於基板上的隔離結構使第一、第二區域中的磊晶層彼此隔絕。

Description

半導體結構及其製造方法

本揭露係有關於半導體結構及其製造方法，且特別係有關於一種適用於高壓操作的半導體結構及其製造方法。

近年來，半導體結構在電腦、消費電子等領域中發展快速。目前，半導體結構技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。半導體結構被用於各種電子應用中，例如高功率裝置、個人電腦、手機、數位相機及其他電子裝置。這些半導體結構一般藉由在半導體基底上沉積絕緣層或介電層、導電層材料和半導體層材料，隨後藉由使用微影(photolithography)製程將各種材料層圖案化以製造而成。因此，在半導體基底上形成電路裝置和組件。

在這些裝置中，高電子遷移率電晶體(high-electron mobility transistors，HEMTs)具有例如高輸出功率和高崩潰電壓的優勢，因此它們被廣泛地使用於高功率的應用中。雖然現存的半導體結構及其形成方法可以應付它們原先預定的用途，但目前它們在結構和製法各個技術方面上仍有需要克服的問題。

以系統單封裝(system in a package，SiP)為例，是將數個功能不同的晶片直接封裝成具有完整功能的一個積體電路(IC)，並利用打線電性連接不同晶片再進行封裝，以形成SiP半導體結構。雖然相較於將不同功能的積體電路整合成一個系統單晶片(system on a chip，SoC)，系統單封裝的製程容易許多，但使用打線連接兩元件會產生寄生電感和寄生電容，會產生較嚴重的雜訊。例如電流變化率(change rate of input current，L*di/dt)很快的時候，會造成峰值電流(spike of current)，進而限制了半導體結構的操作頻率。再者，若峰值電流的上下擺幅太大，可能超過元件的臨界電壓而使元件受損。

本揭露之一些實施例提供一種半導體結構。半導體結構包括一基板，且基板具有第一區域和第二區域。上述半導體結構亦包含位於基板上方的一磊晶層。上述半導體結構亦包含設置於基板的第一區域上的一第一元件，以及設置於基板的第二區域上的一第二元件。一些實施例中，第一元件包含位於磊晶層上的第一閘極，以及分別位於第一閘極的相對兩側的第一源極電極和第一汲極電極，其中，一介電層形成於磊晶層上並覆蓋第一閘極。一些實施例中，第二元件包含位於介電層上的第二閘極，以及分別位於第二閘極的相對兩側的第二源極電極和第二汲極電極，其中第二源極電極電性連接第一汲極電極。上述半導體結構更包含設置於基板上的一隔離結構，且第一區域與第二區域中的磊晶層藉由隔離結構而彼此隔絕開來。

根據一些實施例，半導體結構中的第一閘極包含p型摻雜之氮化鎵，第二閘極包含金屬或多晶矽。

根據一些實施例，半導體結構中的第二元件的第二閘極電性連接第一元件的第一源極電極。

根據一些實施例，半導體結構中的隔離結構貫穿磊晶層並接觸基板的頂面。

根據一些實施例，半導體結構更包括一晶種層位於基板上，其中磊晶層位於晶種層上。

根據一些實施例，半導體結構中的隔離結構貫穿磊晶層與晶種層，且隔離結構接觸該基板的頂面。

根據一些實施例，半導體結構中的第一源極電極包含相互電性連接的兩個第一導電部，第一元件更包含一第一貫孔與前述兩個第一導電部其中一者電性連接，且第一貫孔穿過磊晶層並接觸晶種層。

根據一些實施例，半導體結構中的第二源極電極包含相互電性連接的兩個第二導電部，第二元件更包含一第二貫孔與前述兩個第二導電部其中一者電性連接，且第二貫孔穿過磊晶層並接觸晶種層。

根據一些實施例，半導體結構中的第一元件是增強型(enhanced mode)高壓電晶體，第二元件是空乏型(depletion mode)高壓電晶體。

根據一些實施例，半導體結構更包括一層間介電層位於磊晶層上且覆蓋第一元件以及第二元件，其中層間介電層包含前述覆蓋第一閘極的介電層以及覆蓋第二閘極的另一介電層。

根據一些實施例，半導體結構更包括一第三元件設置於基板的第二區域上，第三元件包含位於介電層上的第三閘極，分別位於第三閘極的相對兩側的一第三源極電極和一第三汲極電極，其中第三元件的第三源極電極電性連接至第二元件的第二汲極電極。

根據一些實施例，半導體結構中的第三元件的第三閘極電性連接至第二元件的第二源極電極。

根據一些實施例，半導體結構更包括另一隔離結構設置於基板上，此隔離結構使對應於第二元件和第三元件的磊晶層彼此隔絕。

根據一些實施例，半導體結構中的第一元件是增強型高壓電晶體，第二元件和第三元件是空乏型高壓電晶體。

根據一些實施例，半導體結構中的基板包含一基底和設置於基底上的一絕緣層，且磊晶層位於絕緣層之上方。

本揭露之一些實施例提供一種半導體結構的製造方法，包含提供一基板，且基板具有第一區域和第二區域。上述製造方法亦包含形成一磊晶層於基板之上方，以及形成一隔離結構於基板上，其中此隔離結構使第一區域以及第二區域中的磊晶層彼此隔絕。上述製造方法還包含形成一第一元件於基板的第一區域，以及形成一第二元件於基板的第二區域。一些實施例中，第一元件包含位於磊晶層上的第一閘極，以及分別位於第一閘極的相對兩側的第一源極電極和第一汲極電極，其中，一介電層形成於磊晶層上並覆蓋第一閘極。一些實施例中，第二元件包含位於介電層上的第二閘極，以及分別位於第二閘極的相對兩側的第二源極電極和第二汲極電極，其中第二源極電極電性連接第一汲極電極。

一些實施例中，上述半導體結構的製造方法更包括電性連接第二元件的第二閘極至第一元件的第一源極電極。

一些實施例中，上述半導體結構的製造方法中，所形成的隔離結構貫穿磊晶層並接觸基板的頂面。

一些實施例中，上述半導體結構的製造方法中，更包括形成一晶種層於該基板上，其中磊晶層形成於晶種層上。

一些實施例中，上述半導體結構的製造方法中，隔離結構貫穿磊晶層與晶種層，且隔離結構接觸基板的頂面。

一些實施例中，上述半導體結構的製造方法中，第一源極電極包含相互電性連接的兩個第一導電部，形成第一元件的步驟更包含形成一第一導孔與前述兩個第一導電部其中一者電性連接，且第一導孔貫穿磊晶層並接觸晶種層。

一些實施例中，上述半導體結構的製造方法中，第二源極電極包含相互電性連接的兩個第二導電部，形成第二元件的步驟更包含形成一第二導孔與前述兩個第二導電部其中一者電性連接，且第二導孔貫穿磊晶層並接觸晶種層。

根據一些實施例，上述半導體結構的製造方法中，所製得的第一元件是增強型高壓電晶體，第二元件是空乏型高壓電晶體。

根據一些實施例，上述半導體結構的製造方法中，所製得的半導體結構更包括位於磊晶層上且覆蓋第一元件以及第二元件的一層間介電層，其中層間介電層包含覆蓋第一閘極的介電層以及覆蓋第二閘極的另一介電層。

根據一些實施例，上述半導體結構的製造方法中，更包括形成一第三元件於基板的第二區域上，第三元件包含位於介電層上的一第三閘極，分別位於第三閘極的相對兩側的一第三源極電極和一第三汲極電極。其中，第三源極電極與第二汲極電極電性連接。

根據一些實施例，上述半導體結構的製造方法中，所製得的第三元件的第三閘極係電性連接至第二元件的第二源極電極。

根據一些實施例，上述半導體結構的製造方法中，更包括形成另一隔離結構於基板上，此隔離結構使對應於第二元件和第三元件的磊晶層彼此隔絕。

根據一些實施例，上述半導體結構的製造方法中，所製得的第一元件是增強型高壓電晶體，第二元件和第三元件是空乏型高壓電晶體。

為讓本揭露實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向)，且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露內容的實施例提供了半導體結構及其製造方法。一些實施例中，是在相同的基板上製作多個串接的元件，並利用隔離結構以及基板使對應不同元件的磊晶層相互隔絕。根據一些實施例所提出的元件串接方式，無須形成很厚的磊晶層也能使半導體結構實現高壓元件或超高壓元件的應用。而厚度下降的磊晶層不但減少了磊晶製程的時間，也大幅減輕了基板所承受的磊晶層的重量，降低了磊晶層對基板產生的應力。再者，一些實施例所提出的半導體結構的各元件可以是承受較低電壓的元件，透過上述實施例之串接方式而實現高壓應用。一些實施例中，半導體結構包含串接的一個增強型電晶體和一或多個空乏型電晶體。另外，一些實施例所提出的半導體結構之製程是一種系統單晶片(system on a chip，SoC)的製程，所製得的半導體結構可以避免傳統使用打線連接不同元件所產生的寄生電感和寄生電容所造成的雜訊，進而減少高電流變化率(change rate of input current，di/dt)所造成的峰值電流(spike of current) ，以進一步提高半導體結構的電性表現。因此，本揭露一些實施例所提出的半導體結構及其製造方法具有改善的電子特性和良好的可靠度。

在以下的一些實施例中，係以高電子遷移率電晶體(high-electron mobility transistor，HEMT)作為半導體結構中元件結構的示例說明，但本揭露並非以此為限，一些其他的實施例亦可使用其他類型的半導體元件。

第1A-1G圖是根據本揭露的一些實施例，顯示形成第1G圖之半導體結構10之各個中間階段的剖面示意圖。

參照第1A圖，根據一些實施例，提供基板100。基板100包含基底101和設置於基底101上的絕緣層102。絕緣層102可提供基板100的絕緣表面。在一些實施例中，基板100包含基底101和密封(encapsulate)基底101的一複合材料層。複合材料層例如包覆住基底101的所有表面(包含上下表面和所有側面)，以提供如第1A圖所示之基底101上的絕緣層102。在一些實施例中，基底101包含陶瓷材料。陶瓷材料包含金屬無機材料。在一些實施例，基底101可以是包含碳化矽(SiC)、氮化鋁(AlN)、藍寶石(Sapphire)或其他適合的材料。上述藍寶石基材為氧化鋁。一些實施例中，包覆住基底101的四周的複合材料層可包含單一或多層的絕緣材料層以及/或其他合適的材料層，其中絕緣材料層例如是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。另外，在一些其他的實施例中，基底101例如可由矽(Si)、碳化矽、氮化鎵(GaN)、二氧化矽(SiO2)、藍寶石或前述之組合所形成。例如，基板100為絕緣層上覆矽(silicon on Insulator，SOI)之基板，亦即基板100包含矽基底和形成於矽基底上的絕緣層。為簡化圖式，在圖式中的基板100僅示出基底101上方的絕緣層102的部分。於一些實施例中，基板100，其可以為單層基板或多層基板。基板100不限於絕緣層上覆矽(silicon on Insulator，SOI)之基板，也可以為矽晶圓或陶瓷基板。再者，基板100包括第一區域100A和第二區域100B。根據一些實施例，第一區域100A為後續將形成第一元件D_E1 的區域，第二區域100B為後續將形成第二元件D_E2 的區域。在以下的一些實施例中，係以高電子遷移率電晶體(high-electron mobility transistor，HEMT)作為第一區域100A和第二區域100B中所形成的元件之結構的示例說明。另外，第一區域100A和第二區域100B的位置亦可視半導體結構的配置需求而任意的調整。在一些實施例中，第一區域100A鄰近於第二區域100B。

接著，參照第1A圖，在基板100上方形成晶種層(seed layer)104，並且在晶種層104上方形成磊晶層111。

在一些實施例中，晶種層104可由矽(Si)或其他合適之材料所形成。一些實施例中，晶種層104的形成方法可包含選擇性磊晶成長(selective epitaxy growth, SEG)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、分子束磊晶製程(molecular-beam epitaxy, MBE)、沉積經摻雜的非晶半導體(例如，Si)之後固相磊晶再結晶(solid-phase epitaxial recrystallization, SPER)步驟、藉由直接轉貼晶種的方式、或其他合適的製程。化學氣相沉積製程例如是氣相磊晶(vapor-phase epitaxy, VPE)製程、低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD)製程、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition, UHV-CVD)製程、或其他合適的製程。

如第1A圖所示，在一些實施例中，以高電子遷移率電晶體作為第一區域100A和第二區域100B中所形成的元件的結構為例，磊晶層111包含緩衝層106、通道層108以及障壁層110。

在一些實施例中，在晶種層104上磊晶成長以形成緩衝層106。緩衝層106可幫助減緩後續形成於緩衝層106上方的一通道層108的應變(strain)，且防止缺陷形成於上方的通道層108中。在一些實施例中，緩衝層106的材料是III-V族半導體，例如AlN、GaN、AlxGa1-xN(1>x>1)、前述之組合或類似材料。一些實施例中，緩衝層106可由氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(metalorganic chemical vapor deposition, MOCVD)、前述方法之組合或類似方法而形成。儘管在如第1A圖所示的實施例中，緩衝層106為單層結構，但在其他一些實施例中，緩衝層106也可以是多層結構。

接著，在緩衝層106上磊晶形成通道層108。在一些實施例中，通道層108包括未摻雜的III-V族半導體材料。舉例而言，通道層108可以是由未摻雜的氮化鎵(GaN)所形成，但本發明並非以此為限。在一些其他的實施例中，通道層108包括氮化鋁鎵(AlGaN)、氮化鋁(AlN)、砷化鎵(GaAs)、磷化銦鎵(GaInP)、砷化鋁鎵(AlGaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、其他適當的III-V族材料或上述之組合。在一些實施例中，可使用分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、有機金屬化學氣相沉積法(MOCVD)、其他適當之方法或上述方法之組合，而形成通道層108。

之後，在通道層108上磊晶形成障壁層110。在一些實施例中，障壁層110包括未摻雜的III-V族半導體材料。舉例而言，障壁層110是由未摻雜的氮化鎵鋁(AlxGa1-xN，其中0>x>1)所形成，但本發明並不以此為限。在一些其他的實施例中，障壁層110亦可包括氮化鋁鎵(GaN)、氮化鋁(AlN)、砷化鎵(GaAs)、磷化銦鎵(GaInP)、砷化鋁鎵(AlGaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、其他適當的III-V族材料或上述之組合。舉例而言，可使用分子束磊晶法、有機金屬化學氣相沉積法、氫化物氣相磊晶法、其他適當之方法或上述方法之組合形成障壁層110於通道層108之上。

在一些實施例中，通道層108與障壁層110包括相異的材料，以於通道層108與障壁層110之間形成一異質界面。藉由異質材料的能隙差(band gap)，可使二維電子氣(two-dimensional electron gas，2DEG)(未顯示)形成於此異質界面上。根據一些實施例所形成的半導體結構，例如高電子遷移率電晶體(HEMT)，可利用二維電子氣作為導電載子。

雖然如上述實施例，磊晶層111為含氮化鎵之複合層，但本揭露並不以此為限。除了緩衝層106、通道層108以及障壁層110，磊晶層111亦可包含其他層膜；例如一些其他實施例中，在緩衝層106和通道層108之間還可形成一碳摻雜層(carbon-doped layer)，以提升半導體結構的崩潰電壓。

接著，參照第1B圖，在一些實施例中，形成貫穿磊晶層111並接觸基板100的頂面的溝槽112h。如第1B圖所示，溝槽112h穿過障壁層110、通道層108、緩衝層106以及晶種層104，並接觸基底101上的絕緣層102。於此示例中，以絕緣層102的頂面102a為基板100的頂面。再者，於一些實施例中，自基板100的上方視之，溝槽112h為相連之封閉槽(closed trench) 的一部分，封閉槽可區隔出基板100的第一區域100A和第二區域100B。

溝槽112h的形成方法可包含在障壁層110上形成遮罩層(未繪示)。然後，藉由實施圖案化製程將遮罩層圖案化以形成圖案化的遮罩(未繪示)。圖案化製程包含微影製程和蝕刻製程。微影製程包含光阻塗佈(例如旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、洗滌和烘乾(例如硬烤)。蝕刻製程包含乾式蝕刻或濕式蝕刻。結果，圖案化的遮罩暴露出障壁層110的一部分。然後，使用圖案化的遮罩為遮罩，實施乾式蝕刻製程、濕式蝕刻製程、或使用乾式和濕式兩種製程的搭配，以形成溝槽112h。

然後，參照第1C圖，於一些實施例中，在溝槽112h內填入一或多種絕緣材料以形成隔離結構112，以及在第一區域100A中的磊晶層111上(例如障壁層110上)形成第一閘極113。

一些實施例中，在溝槽112h內填入的絕緣材料例如包含氮化物、氧化物、或前述之組合，以形成隔離結構112。隔離結構112的材料可由原子層沉積(atomic layer deposition，ALD)、化學氣相沉積、旋塗式玻璃(spin-on glass，SOG)、流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)、高密度電漿化學氣相沉積或類似製程，而形成隔離結構112。一些其他的實施例中，隔離結構112可包括襯層(liner)於溝槽112h的側壁。所使用的襯層材料視製程、元件的需求，包括了金屬及/或介電質材料。

再者，於一些實施例中，自基板100的上方視之，隔離結構112為相連之封閉結構(closed structure) 的一部分，所構成的封閉結構可區隔出基板100的第一區域100A和第二區域100B。例如第1C圖所示，最左邊的隔離結構112與中間的隔離結構112分別是圍繞第一區域100A之封閉結構的左側壁和右側壁的一部分，而位於中間的隔離結構112與最右邊的隔離結構112分別是圍繞第二區域100B之封閉結構的左側壁和右側壁的一部分。一些實施例中，封閉結構的上視形狀為方形、長方形、或其他適合的形狀。本揭露對於封閉結構的上視形狀及其圍繞而成的區域面積 (即第一區域100A和第二區域100B的大小)並不特別限制，可視實際應用的半導體結構的配置需求而任意的變化和調整。

然後，再參照第1C圖，於一些實施例中，在第一區域100A中的障壁層110上形成第一閘極113，並且在障壁層110上形成第一介電層114。第一介電層114順應性地(conformally)覆蓋隔離結構112和第一閘極113。如第1C圖所示，第一閘極113直接接觸障壁層110。

在一些實施例中，第一閘極113可由P型摻雜之氮化鎵(p-GaN)製成。一些其他的實施例中，第一閘極113可包含P型摻雜之氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化鋁(AlN)、砷化鎵(GaAs)、磷化銦鎵(GaInP)、砷化鋁鎵(AlGaAs)、磷化銦(InP)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、其他合適的III-V族材料或前述之組合。此外，第一閘極113的形成方法可包含前述之沉積或磊晶製程，以及離子植入(ion implantation)或原位(in-situ)摻雜製程。

在一些實施例中，第一介電層114可由氧化矽、氮化矽、氮氧化矽、氧化鋁或其他合適的介電材料製成，其中第一介電層114厚度為約1埃(Å)~約1000埃(Å)。再者，第一介電層114可藉由化學氣相沉積製程(CVD)、物理氣相沉積(PVD)製程、原子層沉積製程(ALD)、高密度電漿化學氣相沉積(HDPCVD)製程或前述之組合以形成。

之後，參照第1D圖，於一些實施例中，在第二區域100B中的第一介電層114上形成第二閘極115，並且在第一介電層114上形成第二介電層116。其中，第二閘極115直接接觸第一介電層114。第二介電層116則順應性地(conformally)覆蓋隔離結構112和第二閘極115。

在一些實施例中，第二閘極115可包括金屬材料、金屬矽化物、多晶矽、其他適當之導電材料或上述之組合。金屬材料例如鎳(Ni)、金(Au)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)前述之組合或其他合適的材料。一些實施例中，第二閘極115可由原子層沉積、化學氣相沉積、物理氣相沉積(如濺鍍)或類似製程形成。另外，在一些實施例中，第二介電層116的製程和材料可相似或相同於第一介電層114的製程和材料，在此便不重複敘述。

在一些實施例中，第一閘極113為一p-GaN閘極，且第一閘極113與後續在第一閘極113兩側形成的第一源極電極121以及第一汲極電極123(第1F圖)可構成一增強型(enhanced mode，E-mode)元件。而第二閘極115為一金屬閘極，且第二閘極115與後續在第二閘極115兩側形成的第二源極電極125以及第二汲極電極127(第1F圖)可構成一空乏型(depletion mode，D-mode)元件。

接著，如第1E圖所示，在一些實施例中，對前述包含第二介電層116、第一介電層114以及障壁層110等材料層進行圖案化步驟，以在第一區域100A中形成開口121h和123h以及在第二區域100B中形成開口125h和127h。

於此示例，第一區域100A中的開口121h和123h分別位於第一閘極113的相對兩側，以於後續形成第一元件DE₁ 的源極和汲極。於此示例，第二區域100B中的開口125h和127h分別位於第二閘極115的相對兩側，以於後續形成第二元件DE₂ 的源極和汲極。一些實施例中，開口121h、123h、125h和127h延伸至障壁層110中並暴露出通道層108。

一些實施例中，可通過一遮罩層(未顯示)以及蝕刻製程，同時形成開口121h、123h、125h和127h。蝕刻製程例如乾式蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、電子迴旋共振式(electron cyclotron resonance，ERC)蝕刻、感應耦合式電漿(inductively-coupled plasma，ICP)蝕刻或類似乾式蝕刻製程。

在一些實施例中，可使用包含蝕刻腔室的蝕刻設備提供蝕刻製程所使用之蝕刻劑的供氣系統、可施加偏壓功率至蝕刻腔室的偏壓功率產生源(bias power generator)、晶圓載台、可均勻地分散蝕刻劑的噴灑頭以及可在蝕刻製程中即時監控所希望移除的材料層之蝕刻訊號的蝕刻終點偵測器。進行蝕刻製程時，蝕刻劑在蝕刻腔室中受到偏壓電場的加速，且朝著晶圓載台的方向，對於第二介電層116、第一介電層114以及障壁層110進行非等向性(anisotropic)蝕刻。

形成開口121h、123h、125h和127h之後，可實施灰化製程，以移除遮罩層。

接著，如第1F圖所示，在一些實施例中，在開口121h、123h、125h和127h中沉積適當導電材料，並搭配圖案化步驟，以分別形成第一元件和第二元件的源極電極以及汲極電極。

在一些實施例中，沉積的導電材料例如是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鉭(TaN)、氮化鈦(TiN)、矽化鎢(WSi₂ )、前述之組合或類似材料，以在第一區域100A的開口121h、123h處分別形成第一源極電極121以及第一汲極電極123，並且在第二區域100B的開口125h、127h處分別形成第二源極電極125以及第二汲極電極127。

如第1F圖所示，在一些實施例中，第一區域100A中的第一源極電極121以及第一汲極電極123位於通道層108上且與通道層108電性接觸；第二區域100B中的第二源極電極125以及第二汲極電極127位於通道層108上且與通道層108電性接觸。

一些實施例中，可由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、電子束蒸鍍(electron beam evaporation)、濺鍍或類似製程進行導電材料的沉積。在一些實施例中，沉積形成源極電極/汲極電極的材料層後，更包含進行高溫熱製程例如快速熱退火(rapid thermal annealing)製程，以形成源極汲極歐姆接觸。

如第1F圖所示，形成於第一區域100A的第一元件DE₁ 例如包含第一閘極113、第一源極電極121以及第一汲極電極123，而形成於第二區域100B的第二元件DE₂ 例如包含第二閘極115、第二源極電極125以及第二汲極電極127。根據一些實施例，第一元件DE₁ 是增強型(E-mode，即normally-off)高電子遷移率電晶體，第二元件DE₂ 是空乏型(D-mode)高電子遷移率電晶體。

值得注意的是，根據本揭露的一些實施例，第一元件DE₁ 的第一汲極電極123(第一區域100A中)與第二元件DE₂ 的第二源極電極125(第二區域100B中)電性連接。在一些實施例中，如第1F圖所示，在開口121h、123h、125h和127h中沉積導電材料後，經過適當的圖案化步驟，可使第一區域100A中的第一汲極電極123與第二區域100B中的第二源極電極125經由連接部124完成電性連接。在一些實施例中，連接部124、第一汲極電極123和第二源極電極125具有相同的導電材料。

之後，參照第1G圖，於一些實施例中，在第二介電層116上形成第三介電層118。如第1G圖所示，第三介電層118順應性地覆蓋第一元件DE₁ 和第二元件DE₂ 。第一介電層114、第二介電層116和第三介電層118可構成磊晶層111上方的一層間介電層(ILD)。在一些實施例中，第三介電層118的製程和材料可相似或相同於第二介電層116和第一介電層114的製程和材料，在此便不重複敘述。

接著，如第1G圖所示，於一些實施例中，在第一元件DE₁ 的第一源極電極121和第一閘極113上分別形成導孔121V和113V，以及在第二元件DE₂ 的第二閘極115和第二汲極電極127上分別形成導孔115V和127V，其中第二元件DE₂ 的第二閘極115與第一元件DE₁ 的第一源極電極121經由連接部129完成電性連接。值得注意的是，雖然第1G圖示出連接部129，但連接部129並未與第一閘極113上方的導孔113V電性接觸。導孔121V、113V、115V、127V以及連接部129的製程和材料可相似或相同於前述源極電極和汲極電極(填充於開口121h、123h、125h和127h處)以及連接部124，在此便不重複敘述。

根據本揭露的一些實施例，第二區域100B中第二元件DE₂ 的第二閘極115電性連接至第一區域100A中第一元件DE₁ 的第一源極電極121。如第1G圖所示，第二閘極115與第一源極電極121經由連接部129完成電性連接。在一些實施例中，導孔121V、113V、115V、127V以及連接部129具有相同的導電材料。

根據一些實施例，上述提出的半導體結構係透過串接(cascade)的方式將多個元件相互連接，以實現高壓應用的可能性。在一些實施例中，在第一區域100A中形成的元件例如是增強型電晶體(例如第一元件DE₁ 為增強型高電子遷移率電晶體)，在第二區域100B中形成的元件例如是空乏型電晶體(例如第二元件DE₂ 為空乏型高電子遷移率電晶體)，且第一區域100A的第一汲極電極123電性連接至第二區域100B的第二源極電極125。再者，一些實施例中，第二區域100B中元件的第二閘極115電性連接至第一區域100A中元件的第一源極電極121。操作如第1G圖所示之半導體結構10時，分別於端點S、G、D施加電壓，例如，在一些實施例中，於端點S施加一源極電壓經由導孔121V而至第一源極電極121，於端點G施加一閘極電壓經由導孔113V而至第一閘極113，以及於端點D施加一汲極電壓經由導孔127V而至第二汲極電極127。如第1G圖所示之半導體結構10，第一元件DE₁ 作為半導體結構10的開關元件，透過第一元件DE₁ 可關閉(Vgs小於0)第二元件DE₂ 。

根據上述本揭露的一些實施例，透過如上述第1G圖的半導體結構10所示的串接方式，磊晶層111只需具有承受約650V的能力，且可以在相同的基板上製作出可承受約650V的第一元件DE₁ 和可承受約650V的第二元件DE₂ ，即可實現1200V的高壓應用。另外，當分別施加0V和1200V於第一源極電極121和第二汲極電極127時，電性連接的第一汲極電極123和第二源極電極125則分別為600V。

因此，根據上述本揭露的一些實施例所提出的半導體結構10的串接方式，無須形成很厚的磊晶層111也能使半導體結構10實現高壓元件或超高壓元件的應用。例如，一個第一元件DE₁ 串接一個第二元件DE₂ 可以使厚度原本需要約5~10微米(μm)的磊晶層111降低至約1~5微米(μm)。而厚度下降的磊晶層111，不但減少磊晶製程的時間，也大幅減輕了基板100所承受的磊晶層111的重量，並降低磊晶層111對基板產生的應力，以避免磊晶層111自基板上剝離。因此，本揭露一些實施例所提出半導體結構的製程可降低製造成本和提高產品可靠性(reliability)。

再者，本揭露一些實施例提出一種容易實現且製造成本低的系統單晶片(SoC)的半導體結構之製程。如上述第1A-1G圖所示之半導體結構的製造方法，在相同的基板100上製作第一元件DE₁ 和第二元件DE₂ ，且利用隔離結構112以及基底上的絕緣層102使對應不同元件的磊晶層相互隔絕，並利用連接部(例如金屬導線)124、129以前述連接方式而串接不同區域中的元件。再者，相較於傳統製法中分別製作出元件再利用打線方式達成電性連接(即，系統單封裝，SiP)，本揭露一些實施例所提出的半導體結構可避免傳統使用打線連接不同元件(例如電晶體元件)所產生的寄生電感和寄生電容所造成的雜訊，進而減少高電流變化率(di/dt)所造成的峰值電流(spike of current)。峰值電流的上下擺幅越小，元件越不容易受損。因此，本揭露一些實施例所提出的半導體結構具有改善的電子特性和良好的可靠度。

根據本揭露一些實施例，可以在第二區域100B中串接多個空乏型(D-mode)電晶體，使串接後形成的半導體結構可以實現高壓或超高壓之操作。

第2圖為根據本揭露一些實施例之半導體結構的剖面示意圖。第2圖的半導體結構20與上述第1G圖的半導體結構10的差異在於，半導體結構20的第二區域100B中串接了兩個空乏型電晶體，可降低各顆電晶體需承受的電壓、或是提高半導體結構20可應用的電壓。第2圖中相同於前述第1A-1G圖的部件係使用相同或類似的標號並省略其說明。

如第2圖所示，一些實施例中，半導體結構20包含一個增強型(E-mode)電晶體例如第一元件DE₁ 設置於第一區域100A，以及兩個空乏型(D-mode)電晶體例如第二元件DE₂ 和第三元件DE₃ 設置於第二區域100B。且半導體結構20更包含另一隔離結構112於基板100上，且此隔離結構112使對應於第二元件DE₂ 和第三元件DE₃ 的磊晶層111彼此隔絕。在一些實施例中，第一元件DE₁ 為增強型高電子遷移率電晶體(E-mode HEMT)，第二元件DE₂ 和第三元件DE₃ 為空乏型高電子遷移率電晶體(D-mode HEMT)。

一些實施例中，第三元件DE₃ 包含第三閘極115-2、第三源極電極125-2以及第三汲極電極127-2。其中第三閘極115-2位於第一介電層114上，第三源極電極125-2以及第三汲極電極127-2則位於第三閘極115-2的相對兩側且延伸至障壁層110中並接觸通道層108。第三元件DE₃ 所包含的部件、使用的材料以及相關製程與前述第二元件DE₂ 所包含的部件、使用的材料以及相關製程相同或相似，在此不再贅述。

再者，三個元件之間的串接相似於上述示例的串接方式。例如，在一些實施例中，第一元件DE₁ 的第一汲極電極123電性連接第二元件DE₂ 的第二源極電極125，第二元件DE₂ 的第二汲極電極127電性連接第三元件DE₃ 的第三源極電極125-2。

再者，位於基板100的第二區域100B上的元件(例如空乏型電晶體)，其閘極電性連接下一顆電晶體的源極電極。例如，在一些實施例中，第二元件DE₂ 的第二閘極115電性連接至第一元件DE₁ 的第一源極電極121，第三元件DE₃ 的第三閘極115-2電性連接至第二元件DE₂ 的第二源極電極125。操作如第2圖所示之半導體結構20時，分別於端點S施加一源極電壓至第一源極電極121，於端點G施加一閘極電壓至第一閘極113，以及於端點D施加一汲極電壓至第三汲極電極127-2。如第2圖所示之半導體結構20，第一元件DE₁ 作為半導體結構20的開關元件，透過第一元件DE₁ 可關閉第二元件DE₂ 和第三元件DE₃ 。

根據第2圖的半導體結構20，透過如上述第2圖所示之串接方式，若需要實現1200V的高壓應用時，則磊晶層111只需具有承受約450V的能力，且可以在相同的基板上製作出可承受約450V的第一元件DE₁ 、可承受約450V的第二元件DE₂ 和可承受約450V的第三元件DE₃ ，即可實現1200V的高壓應用。另外，當分別施加0V和1200V於第一源極電極121和第三汲極電極127-2時，電性連接的第一汲極電極123和第二源極電極125分別為800V，電性連接的第二汲極電極127和第三源極電極125-2則分別為400V。

再者，於一些實施例的半導體結構中，係串接n個空乏型(D-mode)電晶體於第二區域100B中，n為大於等於3之正整數。第3圖為根據本揭露一些實施例之半導體結構的剖面示意圖。第3圖中相同於前述實施例之第1A-1G圖和第2圖的部件係使用相同或類似的標號，並省略其說明。

如第3圖所示，一些實施例中，半導體結構30包含一個增強型電晶體例如第一元件DE₁ 設置於第一區域100A，以及n個空乏型電晶體例如第二元件DE₂ 、第三元件DE₃ 、…和第(n+1)元件DE_(n+1) 設置於第二區域100B，其中n為大於等於3之正整數。且半導體結構30包含多個隔離結構112，以將對應於該些元件的磊晶層111彼此隔絕。在一些實施例中，第一元件DE₁ 例如是增強型高電子遷移率電晶體(E-mode HEMT)，第二元件DE₂ 、第三元件DE₃ 、…和第(n+1)元件DE_(n+1) 例如是空乏型高電子遷移率電晶體(D-mode HEMT)。

再者，一些實施例中，設置於第二區域100B的多個元件具有相似的部件與配置。例如，第(n+1)元件DE_(n+1) 包含第(n+1)閘極115-n、第(n+1)源極電極125-n以及第(n+1)汲極電極127-n。其中第(n+1)閘極115-n位於第一介電層114上，第(n+1)源極電極125-n以及第(n+1)汲極電極127-n則位於第(n+1)閘極115-n的相對兩側且延伸至障壁層110中並接觸通道層108。設置於第二區域100B的結構、使用的材料以及相關製程與前述實施例之第二元件DE₂ 的部件、使用的材料以及相關製程相同或相似，在此不再贅述。

再者，三個元件之間的串接相似於上述示例的串接方式。例如，在一些實施例中，第一元件DE₁ 的第一汲極電極123電性連接第二元件DE₂ 的第二源極電極125，第二元件DE₂ 的第二汲極電極127電性連接第三元件DE₃ 的第三源極電極125-2，第n元件DE_n 的第n汲極電極127-(n-1)電性連接第(n+1)元件DE_(n+1) 的第(n+1)源極電極125-n，以此類推。

再者，位於基板100的第二區域100B上的元件(例如空乏型電晶體)，其閘極電性連接下一顆電晶體的源極電極。例如，在一些實施例中，第二元件DE₂ 的第二閘極115電性連接至第一元件DE₁ 的第一源極電極121，第三元件DE₃ 的第三閘極115-2電性連接至第二元件DE₂ 的第二源極電極125，第(n+1)元件DE_(n+1) 的第(n+1)閘極115-n電性連接至第n元件DE_n 的第n源極電極125-(n-1)，以此類推。

操作如第3圖所示之半導體結構30時，分別於端點S施加一源極電壓至第一源極電極121，於端點G施加一閘極電壓至第一閘極113，以及於端點D施加一汲極電壓至第(n+1)汲極電極127-n。如第3圖所示之半導體結構30，第一元件DE₁ 作為半導體結構20的開關元件，透過第一元件DE₁ 可關閉第二區域100B上的第二元件DE₂ 、第三元件DE₃ 、…和第(n+1)元件DE_(n+1) 。

根據第3圖的半導體結構30，透過如上述第3圖所示之串接方式，若需要實現1200V的高壓應用時，則磊晶層111只需具有承受略大於(1200/(n+1))V的能力。例如，當n=4時，基板上共1個增強型和4個空乏型電晶體，則磊晶層111只需具有承受例如約280V~300V(1200/5=240V)的能力，即可穩定操作半導體結構30。並且可以在相同的基板上製作出可承受約280V~300V的第一元件DE₁ ~第五元件DE₅ ，串接後即可實現1200V的高壓應用。

第4圖為根據本揭露的一些實施例之半導體結構40的等效電路圖，其中半導體結構40是串接1個增強型電晶體(第一區域100A)和5個空乏型電晶體(第二區域100B)。半導體結構40的各部件的結構請參照上述實施例如第1G、2、3圖所示的第一元件DE₁ 、第二元件DE₂ 和第三元件DE₃ 。

另外，在基板100上串接越多的元件雖然可以降低磊晶層111的厚度，各元件所需承受的電壓也越低。但是也增加了基板100的面積。因此，實際應用時可以考量磊晶層對應增加的元件數目而減少的厚度、增加的基板的面積大小以及應用產品尺寸等多項因素而進行損益取捨(trade-off)，而決定基板上欲串接的元件數目。

另外，本揭露並不僅限於上述實施例所提出的半導體結構。在一些其他的實施例中，半導體結構可能包含其他的部件，以進一步提高半導體結構的電性表現。

例如，磊晶層111下方的晶種層104可能因電漿蝕刻製程而產生且累積在晶種層104中的寄生電荷。累積在晶種層104中的寄生電荷會造成動態導通電阻(dynamic R-on)上升，導致電流(I-on)下降，進而使電路失效，影響半導體結構的電性。以下係提出一些其他實施例的半導體結構，以解決累積在晶種層104中的寄生電荷的問題。

第5圖為根據本揭露一些其他的實施例之半導體結構的剖面示意圖。第5圖中相同於前述第1G圖的部件係使用相同或類似的標號，其相關結構、材料、製程與元件之間的串接方式請參照上述實施例之說明，在此不再重複贅述。

第5圖的半導體結構50與上述第1G圖的半導體結構10的差異在於，半導體結構50的各元件的源極電極包含相互電性連接的兩個導電部，且其中一個導電部透過額外形成的貫孔而與晶種層104電性連接，以釋放例如因電漿蝕刻製程而產生且累積在晶種層104中的寄生電荷。

如第5圖所示，一些實施例中，第一元件DE₁ 的第一源極電極121包含相互電性連接的第一導電部1211和第二導電部1212，且第一導電部1211及/或第二導電部1212穿過磊晶層111並接觸晶種層104。

同樣的，一些實施例中，第二元件DE₂ 的的第二源極電極125包含相互電性連接的兩個第三導電部1251和第四導電部1252，且第三導電部1251及/或第四導電部1252穿過磊晶層111並接觸晶種層104。在此示例中，第三導電部1251穿過磊晶層111並接觸晶種層104，以釋放累積在晶種層104中的寄生電荷。

在高壓操作(例如操作電壓在600V以上)如第5圖的半導體結構50時，由於磊晶層111的貫孔151、152中填充的導電材料提供了累積在晶種層104中的寄生電荷的釋放路徑，因此可進一步解決寄生電荷在高壓下隨意移動而影響半導體結構的電性表現的問題。

於一些其他的實施例的半導體結構中，可於第二區域100B中串接2個或2個以上的空乏型電晶體。第6圖為根據本揭露一些其他的實施例之半導體結構的剖面示意圖。第6圖中相同於前述實施例之第3圖和第5圖的部件係使用相同或類似的標號，並省略其說明。

如第6圖所示，可於半導體結構60的第二區域100B中串接n個空乏型電晶體，n例如是大於等於3之正整數。再者，一些實施例中，半導體結構60的各個元件的源極電極包含相互電性連接的兩個導電部(例如第一導電部1211和第二導電部1212、第三導電部1251和第四導電部1252、導電部125-21和125-22、…、導電部125-n1和125-n2)。且各個源極電極的其中一個導電部可利用穿過磊晶層111的貫孔(例如151、152、152-2、…、152-n)而與晶種層104電性連接。

因此，在高壓操作(例如操作電壓在600V以上)如第6圖的半導體結構60時，不但具有可以減少磊晶層的厚度、降低各元件所需承受的電壓、以及可在相同一基板上進行元件製作等前述優點，實現高壓或超高壓之應用，各元件的貫孔中填充的導電材料更提供了累積在晶種層104中的寄生電荷的釋放路徑，因此高壓操作如第6圖所示的半導體結構60時，可以避免寄生電荷在高壓下隨意移動，進一步提升半導體結構的電性表現。

綜合而言，本揭露一些實施例提出的半導體結構，具有複數個串接的電晶體元件。根據一些實施例所提出的元件串接方式，無須形成很厚的磊晶層也能使半導體結構實現高壓元件或超高壓元件的應用。而厚度下降的磊晶層不但減少了磊晶製程的時間，也大幅減輕了基板所承受的磊晶層的重量，降低了磊晶層對基板產生的應力。再者，一些實施例所提出的半導體結構的各元件可以是承受較低電壓的元件，透過上述實施例之串接方式而實現高壓應用。另外，一些實施例所提出的半導體結構之製程是一種容易實現且製造成本低的系統單晶片(SoC)的製程。在相同的基板上製作多個元件，例如一個增強型電晶體和一或多個空乏型電晶體相互串接，且利用隔離結構以及基底上的絕緣層使對應不同元件的磊晶層相互隔絕。透過如上述實施例的元件的串接方式，可以避免傳統使用打線連接不同元件(例如電晶體元件)所產生的寄生電感和寄生電容所造成的雜訊，進而減少高電流變化率(di/dt)所造成的峰值電流(spike of current)。峰值電流的上下擺幅越小，元件越不容易受損。另外，根據一些其他的實施例所提出的半導體結構，可更包含其他的部件，例如在貫孔中連接各元件的源極電極的導電部，以提供累積在晶種層中的寄生電荷的釋放路徑，以進一步提高半導體結構的電性表現。因此，本揭露一些實施例所提出的半導體結構及其製造方法具有改善的電子特性和良好的可靠度。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

10、20、30、40、50、60:半導體結構 100A:第一區域 100B:第二區域 DE₁ :第一元件 DE₂ :第二元件 DE₃ :第三元件 100:基板 101:基底 102:絕緣層 102a:頂面 104:晶種層 106:緩衝層 108:通道層 110:障壁層 111:磊晶層 112h:溝槽 112:隔離結構 113:第一閘極 114:第一介電層 115:第二閘極 115-2:第三閘極 115-n:第(n+1)閘極 116:第二介電層 118:第三介電層 121h、123h、125h、127h:開口 121:第一源極電極 1211:第一導電部 1212:第二導電部 123:第一汲極電極 124、129:連接部 125:第二源極電極 1251:第三導電部 1252:第四導電部 125-2:第三源極電極 125-n:第(n+1)源極電極 127:第二汲極電極 127-2:第三汲極電極 127-n:第(n+1)汲極電極 125-21、125-22、125-n1、125-n2:導電部 113V、115V、121V、127V:導孔 S、G、D:端點 151:第一貫孔 152:第二貫孔 152-n:第(n+1)貫孔

第1A-1G圖是根據本揭露的一些實施例，顯示形成第1G圖之半導體結構100之各個中間階段的剖面示意圖。第2圖為根據本揭露一些實施例之半導體結構的剖面示意圖，其中串接2個空乏型電晶體於基板的第二區域中。第3圖為根據本揭露一些實施例之半導體結構的剖面示意圖，其中串接n個空乏型電晶體於基板的第二區域中，n為大於等於3之正整數。第4圖為根據本揭露的一些實施例之半導體結構的等效電路圖。第5圖為根據本揭露一些其他的實施例之半導體結構的剖面示意圖，其中各元件具有貫孔以電性連接源極電極和晶種層。第6圖為根據本揭露一些其他的實施例之半導體結構的剖面示意圖，其中各元件具有貫孔以電性連接源極電極和晶種層。

10:半導體結構

100A:第一區域

100B:第二區域

DE₁ :第一元件

DE₂ :第二元件

100:基板

101:基底

102:絕緣層

102a:頂面

104:晶種層

106:緩衝層

108:通道層

110:障壁層

111:磊晶層

112:隔離結構

113:第一閘極

114:第一介電層

115:第二閘極

116:第二介電層

118:第三介電層

121:第一源極電極

123:第一汲極電極

124、129:連接部

125:第二源極電極

127:第二汲極電極

113V、115V、121V、127V:導孔

S、G、D:端點

Claims

一種半導體結構，包括：一基板，包括一第一區域和一第二區域；一磊晶層，位於該基板之上方；一第一元件，設置於該基板的該第一區域上，該第一元件包含：一第一閘極，位於該磊晶層上，且一介電層形成於該磊晶層上並覆蓋該第一閘極；一第一源極電極和一第一汲極電極分別位於該第一閘極的相對兩側；一第二元件，設置於該基板的該第二區域上，該第二元件包含：一第二閘極，位於該介電層上；一第二源極電極和一第二汲極電極分別位於該第二閘極的相對兩側，其中該第二源極電極與該第一汲極電極電性連接；以及一隔離結構，設置於該基板上，且該第一區域與該第二區域中的該磊晶層藉由該隔離結構而彼此隔絕開來。
如申請專利範圍第1項所述之半導體結構，其中該第二元件的該第二閘極電性連接該第一元件的該第一源極電極。
如申請專利範圍第1項所述之半導體結構，其中該隔離結構貫穿該磊晶層並接觸該基板的頂面。
如申請專利範圍第1項所述之半導體結構，更包括一晶種層位於該基板上，其中該磊晶層位於該晶種層上。
如申請專利範圍第4項所述之半導體結構，其中該隔離結構貫穿該磊晶層與該晶種層並接觸該基板的頂面。
如申請專利範圍第4項所述之半導體結構，其中該第一源極電極包含相互電性連接的兩個第一導電部，該第一元件更包含一第一貫孔與前述兩個第一導電部其中一者電性連接，且該第一貫孔穿過該磊晶層並接觸該晶種層。
如申請專利範圍第6項所述之半導體結構，其中該第二源極電極包含相互電性連接的兩個第二導電部，該第二元件更包含一第二貫孔與前述兩個第二導電部其中一者電性連接，且該第二貫孔穿過該磊晶層並接觸該晶種層。
如申請專利範圍第1項所述之半導體結構，其中該第一閘極包含p型摻雜之氮化鎵，該第二閘極包含金屬或多晶矽。
如申請專利範圍第1項所述之半導體結構，其中該第一元件是增強型(enhanced mode)高壓電晶體，該第二元件是空乏型(depletion mode)高壓電晶體。
如申請專利範圍第1項所述之半導體結構，更包括一層間介電層，位於該磊晶層上且覆蓋該第一元件以及該第二元件，其中該層間介電層包含覆蓋該第一閘極的該介電層以及覆蓋該第二閘極的另一介電層。
如申請專利範圍第1項所述之半導體結構，更包括：一第三元件，設置於該基板的該第二區域上，該第三元件包含：一第三閘極，位於該介電層上；一第三源極電極和一第三汲極電極分別位於該第三閘極的相對兩側；其中，該第三元件的該第三源極電極與該第二元件的該第二汲極電極電性連接。
如申請專利範圍第11項所述之半導體結構，其中該第三元件的該第三閘極電性連接該第二元件的該第二源極電極。
如申請專利範圍第11項所述之半導體結構，更包括：另一隔離結構，設置於該基板上，使對應於該第二元件和該第三元件的該磊晶層彼此隔絕。
如申請專利範圍第11項所述之半導體結構，其中該第一元件是增強型高壓電晶體，該第二元件和該第三元件是空乏型高壓電晶體。
如申請專利範圍第1項所述之半導體結構，其中該基板包含一基底和設置於該基底上的一絕緣層，且該磊晶層位於該絕緣層之上方。
一種半導體結構的製造方法，包括：提供一基板，且該基板包括一第一區域和一第二區域；形成一磊晶層於該基板之上方；形成一隔離結構於該基板上，該隔離結構使該第一區域以及該第二區域中的該磊晶層彼此隔絕；形成一第一元件於該基板的該第一區域上，該第一元件包含：一第一閘極，位於該磊晶層上，且一介電層形成於該磊晶層上並覆蓋該第一閘極；一第一源極電極和一第一汲極電極分別位於該第一閘極的相對兩側；以及形成一第二元件於該基板的該第二區域上，該第二元件包含：一第二閘極，位於該介電層上；一第二源極電極和一第二汲極電極分別位於該第二閘極的相對兩側，其中該第二源極電極電性連接該第一汲極電極。
如申請專利範圍第16項所述之半導體結構的製造方法，其中該第二元件的該第二閘極電性連接該第一元件的該第一源極電極。
如申請專利範圍第16項所述之半導體結構的製造方法，其中該隔離結構貫穿該磊晶層並接觸該基板的頂面。
如申請專利範圍第16項所述之半導體結構的製造方法，更包括形成一晶種層於該基板上，其中該磊晶層形成於該晶種層上。
如申請專利範圍第19項所述之半導體結構的製造方法，其中該隔離結構貫穿該磊晶層與該晶種層並接觸該基板的頂面。
如申請專利範圍第19項所述之半導體結構的製造方法，其中該第一源極電極包含相互電性連接的兩個第一導電部，該第一元件更包含形成一第一導孔，該第一導孔與前述兩個第一導電部其中一者電性連接，且該第一導孔貫穿該磊晶層並接觸該晶種層。
如申請專利範圍第19項所述之半導體結構的製造方法，其中該第二源極電極包含相互電性連接的兩個第二導電部，該第二元件更包含形成一第二導孔，該第二導孔與前述兩個第二導電部其中一者電性連接，且該第二導孔貫穿該磊晶層並接觸該晶種層。
如申請專利範圍第16項所述之半導體結構的製造方法，其中該第一元件是增強型高壓電晶體，該第二元件是空乏型高壓電晶體。
如申請專利範圍第16項所述之半導體結構的製造方法，其中該半導體結構更包括一層間介電層位於該磊晶層上且覆蓋該第一元件以及該第二元件，其中該層間介電層包含覆蓋該第一閘極的該介電層以及覆蓋該第二閘極的另一介電層。
如申請專利範圍第16項所述之半導體結構的製造方法，更包括：形成一第三元件於該基板的該第二區域上，該第三元件包含：一第三閘極，位於該介電層上；一第三源極電極和一第三汲極電極分別位於該第三閘極的相對兩側；其中，該第三源極電極與該第二汲極電極電性連接。
如申請專利範圍第25項所述之半導體結構的製造方法，其中該第三元件的該第三閘極與該第二元件的該第二源極電極電性連接。
如申請專利範圍第25項所述之半導體結構的製造方法，更形成另一隔離結構於該基板上，使對應於該第二元件和該第三元件的該磊晶層彼此隔絕。
如申請專利範圍第25項所述之半導體結構的製造方法，其中該第一元件是增強型高壓電晶體，該第二元件和該第三元件是空乏型高壓電晶體。