TWI768270B - 半導體結構及其形成方法 - Google Patents

Abstract

本揭露實施例提供一種半導體結構及其形成方法。半導體結構包含：基板、位於基板上之晶種層、位於晶種層上之磊晶層、位於磊晶層上之第一電晶體、位於磊晶層上之層間介電層、穿過層間介電層與磊晶層之介電柱、以及位於介電柱的側壁上之導電襯層。其中導電襯層電性連接第一電晶體至晶種層。

Description

半導體結構及其形成方法

本發明是關於半導體技術，特別是關於絕緣型基板的穿孔結構。

氮化鎵系(GaN-based)半導體材料具有許多優秀的材料特性，例如高抗熱性、寬能隙(band-gap)、高電子飽和速率。因此，氮化鎵系半導體材料適合應用於高速與高溫的操作環境。近年來，氮化鎵系半導體材料已廣泛地應用於發光二極體(light emitting diode，LED)元件、高頻率元件，例如具有異質界面結構的高電子遷移率電晶體(high electron mobility transistor，HEMT)。

再者，隨著氮化鎵系半導體材料的發展，這些使用氮化鎵系半導體材料的半導體裝置應用於更嚴苛工作環境中，例如更高頻、更高溫或更高電壓。因此，具有氮化鎵系半導體材料的半導體裝置仍需進一步改善來克服所面臨的挑戰。

本發明的一些實施例提供一種半導體結構，包含：基板、位於基板上之晶種層、位於晶種層上之磊晶層、位於磊晶層上之第一電晶體、位於磊晶層上之層間介電層、穿過層間介電層與磊晶層之介電柱、以及位於介電柱的側壁上之導電襯層。其中導電襯層電性連接第一電晶體至晶種層。

本發明的一些實施例提供一種半導體結構的形成方法，包含：提供基板；形成晶種層於基板上；形成磊晶層於該晶種層上；形成第一電晶體於磊晶層上；形成層間介電層於磊晶層上且覆蓋第一電晶體；形成穿孔(through hole)，其延伸穿過層間介電層及磊晶層，並暴露出該晶種層之部分表面；形成導電襯層於鄰近第一電晶體的穿孔的側壁上；以及以介電填料填充穿孔，以形成介電柱。其中導電襯層電性連接第一電晶體至晶種層。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

雖然所述的一些實施例中的部件以特定順序描述，這些描述方式亦可以其他合邏輯的順序進行。本發明實施例中的半導體結構可加入其他的部件。在不同實施例中，可替換或省略一些部件。

由於在高電子遷移率電晶體(HEMT)元件的運作中，在施加高壓後，位於元件結構中較底層的晶種層容易因為高壓產生缺陷，進而導致電荷堆積而影響上層元件的運作。

本發明實施例所提供的半導體結構具有介電柱與位於介電柱的側壁上的導電襯層，其中導電襯層電性連接至基板上的晶種層(seed layer)。藉由上述的配置，可藉由介電柱隔絕電晶體與其他導電部件，同時藉由導電襯層減少晶種層中的電荷堆積，進而提升半導體結構的效能。

第1-9圖是根據本發明的一些實施例，繪示出例示性半導體結構100的剖面示意圖。參照第1圖，提供基板102，其可以為單層基板、多層基板、梯度基板、其他適當之基板或上述之組合。基板102亦可包括絕緣層覆半導體(semiconductor on insulator，SOI)基板，上述絕緣層覆半導體基板可包括基材、設置於基材上之埋藏氧化層、或設置於埋藏氧化層上之半導體層。在一些實施例中，基板102包含陶瓷基材102C與位於陶瓷基材102C上的阻隔層102B。在一些實施例中，基板102包含阻隔層102B與位於阻隔層102B之間的陶瓷基材102C。

在一些實施例中，陶瓷基材102C包含陶瓷材料。陶瓷材料包含金屬無機材料。在一些實施例中，陶瓷基材102C可以包含碳化矽、氮化鋁(AlN)、藍寶石基材或其他適合的材料。上述藍寶石基材可以是氧化鋁。在一些實施例中，位於陶瓷基材102C上的阻隔層102B可包含單一或多層的絕緣材料層以及/或其他合適的材料層，例如半導體層。絕緣材料層可以是氧化物、氮化物、氮氧化物、或其他合適的絕緣材料。半導體層可以為多晶矽。阻隔層102B可防止陶瓷基材102C的擴散，並且也可阻隔陶瓷基材102C與其他膜層或製程機台相互作用。於一實施例中，阻隔層102B包覆(encapsulate)陶瓷基材102C。

接著，繼續參照第1圖，在基板102上形成晶種層104，並且在晶種層104上形成磊晶層110。

在一些實施例中，晶種層104可由矽(Si)或其他合適之材料所形成。一些實施例中，晶種層104的形成方法可包含選擇性磊晶成長(selective epitaxy growth, SEG)製程、化學氣相沉積(chemical vapor deposition, CVD)製程、分子束磊晶製程(molecular-beam epitaxy, MBE)、沉積經摻雜的非晶半導體(如Si)之後固相磊晶再結晶(solid-phase epitaxial recrystallization，SPER)步驟、藉由直接轉貼晶種的方式、或其他合適的製程。化學氣相沉積製程例如是氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition，UHV-CVD)製程、或其他合適的製程。

在一些實施例中，磊晶層110包含位於晶種層104上的緩衝層112、位於緩衝層112上的通道層114以及位於通道層114上的阻障層116。

在一些實施例中，在晶種層104上磊晶成長以形成緩衝層112。緩衝層112可幫助減緩後續形成於緩衝層112上的一通道層114的應變(strain)，且防止缺陷形成於通道層114中。在一些實施例中，緩衝層112的材料是AlN、GaN、AlxGa1-xN(1>x>1)、前述之組合或類似材料。在一些實施例中，緩衝層112可由氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(metalorganic chemical vapor deposition，MOCVD)、前述方法之組合或類似方法而形成。儘管在如第1圖所示的實施例中，緩衝層112為單層結構，但在其他一些實施例中，緩衝層112也可以是多層結構。

接著，在緩衝層112上磊晶形成通道層114。在一些實施例中，通道層114包括未摻雜的III-V族半導體材料。舉例而言，通道層114可以是由未摻雜的氮化鎵(GaN)所形成，但本發明並非以此為限。在一些其他的實施例中，通道層114包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料或上述之組合。在一些實施例中，可使用分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、有機金屬化學氣相沉積法(MOCVD)、其他適當之方法或上述方法之組合形成通道層114。

之後，在通道層114上磊晶形成阻障層116。在一些實施例中，阻障層116包含未摻雜的III-V族半導體材料。舉例而言，阻障層116是由未摻雜的氮化鎵鋁(Al_x Ga_1-x N，其中0>x>1)所形成，但本發明並不以此為限。在一些其他的實施例中，阻障層116亦可包含GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他適當的III-V族材料或上述之組合。舉例而言，可使用分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、氫化物氣相磊晶法(HVPE)、其他適當之方法或上述方法之組合形成阻障層116於通道層114之上。

在一些實施例中，通道層114與阻障層116包括相異的材料，以於通道層114與阻障層116之間形成一異質界面。藉由異質材料的能隙差(band gap)，可使二維電子氣(two-dimensional electron gas，2DEG) (未顯示)形成於此異質界面上。根據一些實施例所形成的半導體結構，例如高電子遷移率電晶體(HEMT)，可利用二維電子氣作為導電載子。在一些實施例中，通道層114可為氮化鎵(GaN)層，而形成於通道層114上之阻障層116可為氮化鎵鋁(AlGaN)層，其中氮化鎵層與氮化鎵鋁層可具有摻雜物(例如n型摻雜物或p型摻雜物)或不具有摻雜物。

另外，在一些實施例中，磊晶層110為含氮化鎵之複合層。但本揭露並不以此為限。再者，除了前述的緩衝層112、通道層114以及阻障層116之外，磊晶層110亦可包含其他層膜。例如，在一些其他實施例中，在緩衝層112和通道層114之間可形成碳摻雜層(carbon-doped layer)，以提升半導體結構的崩潰電壓。

接著，繼續參照第1圖，在磊晶層110中形成隔離結構120。在一些實施例中，如第1圖所示，隔離結構120之底面可與通道層114之底面齊平。在其他實施例中，隔離結構120之底面可位於磊晶層110所包含之緩衝層112中(未繪示)。在其他實施例中，隔離結構120之底面可位於磊晶層110所包含之緩衝層112之底面齊平(未繪示)。在一些實施例中，藉由隔離結構120的形成，可將形成於通道層114與阻障層116之間之異質界面上二維電子氣(2DEG)隔絕，以防止兩相臨元件通道內的二維電子氣(2DEG)電相通進而形成短路。

在一些實施例中，隔離結構120之形成可藉由施加外部能量將隔離結構120之預定位置之磊晶層110的晶格(crystal lattice)結構破壞，舉例而言為加熱或照光，使得這部分的磊晶層110失去壓電效應(piezoelectricity)而無法導電。在其他實施例中，可藉由離子佈植(ion implantation)製程將非半導體元素，例如氮(N)、氧(O)、或其他適合的元素等等，植入磊晶層110(例如為氮化鎵層)中，以破壞其晶格結構，從而將隔離結構120之預定位置的磊晶層110轉變成隔離結構120。在其他實施例中，隔離結構120的材料可是介電材料，例如氧化矽、氮化矽、氮氧化矽、氧化鋁、類似材料或前述之組合。在此實施例中，可透過蝕刻製程於磊晶層110中形成溝槽再藉由沉積製程於溝槽中填入介電材料來形成隔離結構120。

接著參照第2圖，在磊晶層110上形成層間介電層130(例如，第一介電層132、第二介電層134、第三介電層136)以及位於層間介電層中的第一電晶體150。在一些實施例中，第一電晶體150為高電子遷移率電晶體(high electron mobility transistor，HEMT)。

在一些實施例中，第一電晶體150包含第一閘極結構156、第一源極結構152和第一汲極結構154分別形成於第一閘極結構156的相對兩側。

在一些實施例中，第一閘極結構156包含第一閘極電極156E及第一閘極金屬層156M，其中第一閘極電極156E形成於阻障層116上，而第一閘極金屬層156M形成於第一閘極電極156E上並與其電性連接。在其他實施例中，第一閘極電極156E與阻障層116之間可包含可選的(optional)第一摻雜化合物半導體層156P，其細節將在後續進一步描述。

第一源極結構152包含彼此電性連接之第一源極電極152E、第一源極接觸件152C、及第一源極金屬層152M，而第一汲極結構154包含彼此電性連接之第一汲極電極154E、第一汲極接觸件154C、及第一汲極金屬層154M。在一些實施例中，位於第一閘極電極156E之兩側的第一源極電極152E與第一汲極電極154E穿過阻障層116而與通道層114接觸。

在一些實施例中，第一閘極電極156E的材料可為導電材料，例如金屬、金屬氮化物或半導體材料。在一些實施例中，金屬可為金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、類似材料、前述之組合或前述之多層。半導體材料可為多晶矽或多晶鍺。上述的導電材料可藉由例如化學氣相沉積法(chemical vapor deposition，CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沉積方式形成於阻障層116上，再經由圖案化製程來形成第一閘極電極156E。

在一些實施例中，在形成第一閘極電極156E之前，可先形成第一摻雜化合物半導體層156P於阻障層116上，才接續將第一閘極電極156E形成在第一摻雜化合物半導體層156P上。藉由形成第一摻雜化合物半導體層156P於第一閘極電極156E與阻障層116之間，可抑制第一閘極電極156E下方的二維電子氣(2DEG)之產生，以達成半導體結構100之常關狀態。在一些實施例中，第一摻雜化合物半導體層156P的材料可以是以p型摻雜或n型摻雜的氮化鎵(GaN)。形成第一摻雜化合物半導體層156P的步驟可包含藉由磊晶成長製程在阻障層116上沉積摻雜化合物半導體層(未繪示)並對其執行圖案化製程，以形成第一摻雜化合物半導體層156P對應於預定形成第一閘極電極156E的位置。

形成於第一閘極電極156E之兩側的第一源極電極152E與第一汲極電極154E可包含相同於第一閘極電極156E的材料且可於同一沉積製程中形成，故此處不再贅述。在一些實施例中，如第2圖所示，第一源極電極152E與第一汲極電極154E穿過阻障層116而與通道層114接觸。

在一些實施例中，第一閘極金屬層156M、第一源極接觸件152C、第一源極金屬層152M、第一汲極接觸件154C、及第一汲極金屬層154M可藉由沉積製程與圖案化製程所形成，其材料包含導電材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、矽化鎳(nickel silicide，NiSi)、矽化鈷(cobalt silicide，CoSi)、碳化鉭(tantulum carbide，TaC)、矽氮化鉭(tantulum silicide nitride，TaSiN)、碳氮化鉭(tantalum carbide nitride，TaCN)、鋁化鈦(titanium aluminide，TiAl)，鋁氮化鈦(titanium aluminide nitride， TiAlN)、金屬氧化物、金屬合金、其他適合的導電材料或前述之組合。

在一些實施例中，如第2圖所示，第一閘極電極156E形成於第一介電層132中與阻障層116上，而第一閘極金屬層156M形成於第一介電層132上且埋置於第一介電層132上的第二介電層134中。並且，位於第一閘極結構156之兩側的第一源極接觸件152C與第一汲極接觸件154C皆穿過形成於磊晶層110上的第二介電層134而分別與第一源極電極152E與第一汲極電極154E接觸，而第一源極金屬層152M與第一汲極金屬層154M形成於第二介電層134上並埋置於第三介電層136中，且分別電性連接至第一源極接觸件152C與第一汲極接觸件154C。

在一些實施例中，第一介電層132、第二介電層134與第三介電層136可分別包含一或多種單層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適合的介電材料。低介電常數介電材料可包含但不限於氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。

在一些實施例中，可使用旋轉塗佈製程(spin coating)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition， PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD， HDPCVD)、其他合適的方法或前述之組合，將上述介電材料沉積於磊晶層110(例如阻障層116)與隔離結構120上以形成第一介電層132、第二介電層134與第三介電層136。

接著，第3-9圖係根據本發明一些實施例，說明形成穿孔170、導電襯層172、介電柱174的方法。請先參照第3圖，在一實施例中，形成一圖案化遮罩160於層間介電層130上。

在一實施例中，圖案化遮罩160可以為圖案化光阻層。在此實施例中，圖案化遮罩160可藉由微影製程來形成。前述微影製程包含光阻塗佈、曝光前烘烤、使用遮罩曝光、顯影等等。

在另一實施例中，圖案化遮罩160可為硬罩幕層，其包含氧化物、氮氧化物、或其他適合的介電材料。在此實施例中，圖案化遮罩160可先藉由沉積製程形成硬罩幕層，再接續藉由圖案化製程(例如微影與蝕刻製程)圖案化硬罩幕層來形成。前述沉積製程包含旋轉塗佈、CVD、PVD、ALD、HDPCVD、其他適合的製程、或上述之組合。

接著，使用圖案化遮罩160以蝕刻製程610蝕刻穿過層間介電層130及磊晶層110，並暴露出晶種層104之部分表面，以形成穿孔170，並去除圖案化遮罩160，如第4圖所示。在一實施例中，穿孔170更穿過隔離結構120，使得隔離結構120被穿孔170分隔於兩側，也就是說，隔離結構120在穿孔170周圍。在一些實施例中，蝕刻製程610可包括濕蝕刻製程、乾蝕刻製程、其他適當的蝕刻製程(例如反應式離子蝕刻(reactive ion etching，RIE))或上述之組合。在一些實施例中，去除圖案化遮罩160的步驟包含執行剝離(strip)製程、灰化(ash)製程、適合的去除製程或上述之組合等等。

接著，以順應性沉積製程620順應性沉積導電襯層172於穿孔170中與層間介電層130上，如第5圖所示。在第5圖中，形成的導電襯層172位於穿孔170的底部上與穿孔170的兩側的側壁上以及位於層間介電層130上。

在一實施例中，導電襯層172的材料可以為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、鋁(Al)、摻雜的多晶矽、適合的導電材料或上述的組合。在一些實施例中，順應性沉積製程620可包括CVD、PECVD、ALD、濺鍍(sputter)、MOCVD、上述之組合或適合的製程。

接著，以非等向性蝕刻製程630蝕刻於穿孔170的底部上與層間介電層130上的導電襯層172，以留下穿孔170的兩側的側壁上的導電襯層172，如第6圖所示。在一實施例中，位於穿孔170的兩側的側壁上的導電襯層172接觸晶種層104，用以引出晶種層104中的電荷。在一實施例中，完全去除穿孔170的底部上的導電襯層172，以在後續結構中得以隔絕穿孔170的兩側的電性連結。在一實施例中，隔離結構120接觸導電襯層172。

接著，以沉積製程640沉積介電填料於穿孔170中與層間介電層130上，如第7圖所示。在一些實施例中，沉積製程可包括旋轉塗佈、CVD、PVD、ALD、HDPCVD、上述之組合、或其他適合的製程。在一實施例中，介電填料包括氧化矽(SiO₂ )、氮化矽(SiN)、氮氧化矽、氧化鋁、非摻雜多晶矽、上述之組合、或適合的材料等等。

接著，以平坦化製程及/或回蝕刻製程650，去除於層間介電層130上的介電填料，以形成介電柱174，如第8圖所示。在一些實施例中，介電柱174介於穿孔170兩側的導電襯層172之間。在一些實施例中，介電柱174的底部不低於導電襯層172的底部。在一些實施例中，介電柱孔174的底部與導電襯層172的底部齊平。在一些實施例中，介電柱174的底部接觸晶種層104，以在後續結構中隔絕位於靠近第一電晶體150的側壁上的導電襯層172，與遠離第一電晶體150的側壁上的導電襯層172，進而避免兩側的導電襯層172電性連接。

在一些實施例中，平坦化製程650包括化學機械研磨(chemical mechanical polish，CMP)製程。在此實施例中，層間介電層130與導電襯層172與介電柱174之上表面齊平，如第8圖所示。在另一些實施例中，使用回蝕刻製程650以蝕刻層間介電層130上的介電填料與部分層間介電層130與介電柱174，使得導電襯層172稍微露出於層間介電層130表面(未繪示)。

在一些實施例中，兩側的導電襯層172的寬度相對於穿孔170的平均寬度大約介於1%到10%。由於製程的影響，蝕刻後的穿孔170向下逐漸變窄(taper)，因此隨著深度的不同，穿孔170具有不同的寬度。因此而在本文中介電柱174之寬度是以平均寬度為例來說明。另外，由於導電襯層172沉積出的寬度大致上均勻，因此任意平面的寬度都視為相同。舉例來說，穿孔170於最寬處之寬度約為1.2微米(µm)而於最窄處約為0.8微米(µm)，穿孔170的平均寬度約為1微米(μm)，則兩側的導電襯層172的寬度約為100微米(nm)。或者，穿孔170於最寬處之寬度約為0.6微米(μm)而於最窄處約為0.4微米(μm)，穿孔170的平均寬度約為0.5微米(μm)，則兩側的導電襯層172的寬度約為300埃(Å)。在兩側的導電襯層172的寬度相對於穿孔170的平均寬度超過10%的情況下，導電襯層172於穿孔170底部處容易電連接，使得元件短路。在兩側的導電襯層172的寬度相對於穿孔170的平均寬度小於1%的情況下，導電襯層172的厚度過薄，難以引出晶種層中的電荷。

接著，可於第一源極結構152、第一汲極結構154、第一閘極結構156和導電襯層172上繼續進行包含內導線等後段製程，如第9圖所示。在一些實施例中，第一源極結構152更形成第一源極接觸件152C於第一源極金屬層152M上，第一汲極結構154更形成第一汲極接觸件154C於第一汲極金屬層154M上，第一閘極結構156更形成第一閘極接觸件156C於第一閘極金屬層156M上。在此實施例中所形成的第一源極接觸件152C、第一汲極接觸件154C與第一閘極接觸件156C之材料與製程與先前所述類似，在此不再贅述。

在一些實施例中，在第一源極接觸件152C上更形成金屬層182，在第一汲極接觸件154C上更形成金屬層184，以及在第一閘極接觸件156C上更形成金屬層186。在此實施例中所形成的金屬層182/184/186(或統稱為第一金屬層180)之材料與製程與前述第一源極金屬層152M、第一汲極金屬層154M與第一閘極金屬層156M類似，在此不再贅述。

在一些實施例中，金屬層182電性連接導電襯層 172與第一電晶體150，以在通電狀態時使電流通過電晶體而在關斷狀態時引出晶種層104中的電荷。在一些實施例中，藉由金屬層182電連接導電襯層172與第一源極結構152，使得第一源極結構152具有與晶種層104相同的電位，可進而作為接地之用。

於習知技術中，使用導電穿孔將晶種層連接至源極結構可確保其電位接地，在整併兩顆元件以上的情況時，需另外再形成介電柱將兩顆元件隔絕，如此一來不但增加了晶片面積，更增加了製造成本。因此本發明實施例提供之具有導電襯層的介電柱可在不增加晶片面積的情況下，達到隔絕兩側元件電性又確保其電位接地的效果，且製程相對簡單並具有成本效益。

此外，於習知技術中，使用介電柱作為隔絕兩顆元件時，使用打線(wire)連接兩顆元件。然而，於本發明實施例中，使用內部金屬連接兩顆元件，不但可以降低寄生電感，更能夠達到高頻操作的可行性。

因此，本發明實施例藉由具有導電襯層172的介電柱174，可在不影響通電狀態的電流走向的情況下，將穿孔170兩側的電性隔絕，並使晶種層104中的電荷導回電路中，以減少晶種層104中的電荷堆積。

第10-11圖是根據本發明的其他實施例，繪示出例示性半導體結構的剖面示意圖。第10圖中的半導體結構200與第9圖中的半導體結構100的差異在於穿孔170更穿過晶種層104並接觸基板102，以增加導電襯層172與晶種層104接觸面積，進而更容易引出晶種層中的電荷。第11圖的半導體結構300與第9圖的半導體結構100的差異在於穿孔170更穿過晶種層104與基板 102中的阻隔層102B並接觸陶瓷基材102C，以提供陶瓷基材102C額外的散熱路徑。第10與11圖中的半導體結構200與300的形成方法類似於第9圖中的半導體結構100的形成方法，在此不再贅述。

第12圖是根據本發明的其他實施例，繪示出例示性半導體結構的剖面示意圖。第12圖中的半導體結構400與第9圖中的半導體結構100的差異在於隔離結構120介於導電襯層172與第一電晶體150之間。具體而言，隔離結構120不與導電襯層172接觸，以防止二維電子氣(2DEG)與第一電晶體150之導電襯層172連接而短路。第12圖中的半導體結構400的形成方法類似於第9圖中的半導體結構100的形成方法，在此不再贅述。

第13-14圖為整合多元件的實施例。第13圖是根據整合多元件的實施例，繪示出例示性半導體結構的剖面示意圖。第13圖中的半導體結構500與第9圖中的半導體結構100的差異在於更形成第二電晶體250於磊晶層110上且於介電柱174相對於第一電晶體150的一側以及形成第二金屬層280於第二電晶體250上。

在第13圖的實施例中，從左而右為第二電晶體250、具有導電襯層172的介電柱174、第一電晶體150。詳細而言，形成第二電晶體250包括形成第二閘極結構256，以及於第二閘極256結構之兩側形成第二汲極結構254與第二源極結構252，其中第二汲極結構254鄰近導電襯層172。第二電晶體250的形成與材料類似於第一電晶體150，在此不再贅述。

在第13圖的實施例中，於第二源極結構252上形 成金屬層282、第二閘極結構256上形成金屬層286以及第二源極結構254上形成金屬層284，其中金屬層282/284/286(或統稱第二金屬層280)的形成與材料與第9圖中的第一金屬層180類似，在此不再贅述。

在一實施例中，第二金屬層280僅橫跨於第二電晶體250上，且不連接導電襯層172的一端。在一實施例中，於第二汲極結構254上形成的金屬層284不與導電襯層172電連接，以保持第一電晶體150與第二電晶體250獨立電性，進而在兩電晶體不互相影響的情況下引出晶種層中的電荷，並增進半導體效能。

第14圖是根據整合多元件的實施例，繪示出例示性半導體結構的剖面示意圖。第14圖中的半導體結構600與第13圖中的半導體結構500的差異在於第二電晶體250與第二金屬層280的配置。詳細而言，第二源極結構252與位於第二源極結構252上的金屬層282鄰近導電襯層172以及第二汲極結構254與位於第二汲極結構254上的金屬層284遠離導電襯層172。

在一實施例中，第二金屬層280橫跨於導電襯層172與第二電晶體250上，且連接導電襯層172的一端。在此實施例中，第二源極結構252上的第二金屬層282與導電襯層172電連接，使得第一源極結構152與第二源極結構252皆與晶種層的電性連接且電位相同。在此實施例中，由於穿孔170兩側的第一金屬層180與第二金屬層280皆與導電襯層172電連接，更容易引出晶種層中的電荷，以增加半導體元件的效能。

此外，在一些實施例中，具有導電襯層172之介電柱174可以圍繞電晶體(未繪示)。在此情況下的上視圖中，鄰近電 晶體的導電襯層172可以藉由金屬層與電晶體中的源極結構電連接，遠離電晶體的導電襯層172可以藉由另外的金屬層與另外的電晶體中的源極結構電連接，或是僅接地。本技術領域人員，可依應用實際的需求而變化及調整，本發明並不以此為限。

本發明實施例所提供之半導體結構藉由介電柱174與其位於側壁上導電襯層172，不但減少晶種層中的電荷累積，並可以同時具有隔絕作用以改善半導體結構的效能。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100/200/300/400/500/600:半導體結構

102:基板

102B:阻隔層

102C:陶瓷基材

104:晶種層

110:磊晶層

112:緩衝層

114:通道層

116:阻障層

120:隔離結構

130:介電層

132/134/136:第一介電層/第二介電層/第三介電層

150:第一電晶體

152:第一源極結構

152M:第一源極金屬層

152C:第一源極接觸件

152E:第一源極電極

154:第一汲極結構

154M:第一汲極金屬層

154C:第一汲極接觸件

154E:第一汲極電極

156:第一閘極結構

156M:第一閘極金屬層

156C:第一閘極接觸件

156E:第一閘極電極

156P:摻雜化合物半導體層

160:圖案化遮罩

170:穿孔

172:導電襯層

174:介電柱

180:第一金屬層

182/184/186:金屬層

252:第二源極結構

252M:第二源極金屬層

252C:第二源極接觸件

252E:第二源極電極

254:第二汲極結構

254M:第二汲極金屬層

254C:第二汲極接觸件

254E:第二汲極電極

256:第二閘極結構

256M:第二閘極金屬層

256E:第二閘極電極

256P:第二摻雜化合物半導體層

280:第二金屬層

282/284/286:金屬層

610:蝕刻製程

620:順應性沉積製程

630:非等向性蝕刻製程

640:沉積製程

650:回蝕刻及/或平坦化製程

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。

第1-9圖是根據本發明的一些實施例，繪示出例示性半導體結構的剖面示意圖。

第10-11圖是根據本發明的其他實施例，繪示出例示性半導體結構的剖面示意圖。

第12圖是根據本發明的其他實施例，繪示出例示性半導體結構的剖面示意圖。

第13圖是根據本發明的其他實施例，繪示出例示性半導體結構的剖面示意圖。

第14圖是根據本發明的其他實施例，繪示出例示性半導體結構的剖面示意圖。

100:半導體結構

102:基板

102B:阻隔層

102C:陶瓷基材

104:晶種層

110:磊晶層

112:緩衝層

114:通道層

116:阻障層

120:隔離結構

130:介電層

132/134/136:第一介電層/第二介電層/第三介電層

150:第一電晶體

152:第一源極結構

152M:第一源極金屬層

152C:第一源極接觸件

152E:第一源極電極

154:第一汲極結構

154M:第一汲極金屬層

154C:第一汲極接觸件

154E:第一汲極電極

156:第一閘極結構

156M:第一閘極金屬層

156C:第一閘極接觸件

156E:第一閘極電極

156P:摻雜化合物半導體層

170:穿孔

172:導電襯層

174:介電柱

180:第一金屬層

182/184/186:金屬層

Claims (20)

1. 一種半導體結構，包括：一基板；一晶種層，位於該基板上；一磊晶層，位於該晶種層上，且該磊晶層包括一緩衝層、一通道層與一阻障層，依序設置於該晶種層上；一第一電晶體，位於該磊晶層上；一層間介電層，位於該磊晶層上；一介電柱，穿過該層間介電層及該磊晶層；以及一導電襯層，位於該介電柱的一側壁上，且電性連接該第一電晶體至該晶種層。
2. 如申請專利範圍第1項所述之半導體結構，更包括一第一金屬層，電性連接該導電襯層與該第一電晶體。
3. 如申請專利範圍第2項所述之半導體結構，其中該第一金屬層，電性連接該導電襯層與該第一電晶體的一第一源極結構。
4. 如申請專利範圍第1項所述之半導體結構，其中該導電襯層更位於相對於該側壁的另一側壁上。
5. 如申請專利範圍第4項所述之半導體結構，更包括：一第二電晶體，位於該磊晶層上且鄰近於該介電柱的該另一側壁；以及一第二金屬層，橫跨於該導電襯層與該第二電晶體上方，且與該導電襯層於該另一側壁上的一端連接。
6. 如申請專利範圍第5項所述之半導體結構，其中該第 二金屬層電性連接該導電襯層與該第二電晶體的一第二源極結構。
7. 如申請專利範圍第1項所述之半導體結構，其中該介電柱的底部不低於該導電襯層的底部。
8. 如申請專利範圍第1項所述之半導體結構，其中該介電柱更穿過該晶種層並接觸該基板。
9. 如申請專利範圍第1項所述之半導體結構，更包括一隔離結構，位於該介電柱周圍。
10. 如申請專利範圍第1項所述之半導體結構，其中該第一電晶體為高電子移動率晶體電晶體(High electron mobility transistor，HEMT)。
11. 一種半導體結構的形成方法，包括：提供一基板；形成一晶種層於該基板上；形成一磊晶層於該晶種層上；形成一第一電晶體於該磊晶層上；形成一層間介電層於該磊晶層上且覆蓋該第一電晶體；形成一穿孔(through hole)，其延伸穿過該層間介電層及該磊晶層，並暴露出該晶種層之部分表面；形成一導電襯層於該穿孔的一側壁上，且電性連接該第一電晶體至該晶種層；以及以一介電填料填充該穿孔，以形成一介電柱。
12. 如申請專利範圍第11項所述之半導體結構的形成方法，其中形成該導電襯層的步驟包括：形成該導電襯層於該穿孔的底部、側壁及該層間介電層上；以及 去除位於該穿孔的底部及該層間介電層上的該導電襯層。
13. 如申請專利範圍第11項所述之半導體結構的形成方法，更包括在形成該介電柱之後形成一第一金屬層，電性連接該導電襯層與該第一電晶體。
14. 如申請專利範圍第13項所述之半導體結構的形成方法，其中該第一金屬層，電性連接該導電襯層與該第一電晶體的一第一源極結構。
15. 如申請專利範圍第11項所述之半導體結構的形成方法，其中該導電襯層更形成於相對於該穿孔的該側壁的一另一側壁上。
16. 如申請專利範圍第15項所述之半導體結構的形成方法，更包括：形成一第二電晶體於磊晶層上且鄰近於該介電柱的該另一側壁；以及在形成該介電柱之後形成一第二金屬層，其橫跨於該導電襯層與該第二電晶體上方，且連接該導電襯層的一端。
17. 如申請專利範圍第16項所述之半導體結構的形成方法，其中該第二金屬層電性連接該導電襯層與該第二電晶體的一第二源極結構。
18. 如申請專利範圍第11項所述之半導體結構的形成方法，其中該穿孔更穿過該晶種層，以暴露該基板。
19. 如申請專利範圍第11項所述之半導體結構的形成方法，更包括在形成該層間介電層之前形成一隔離結構於該穿孔周圍。
20. 如申請專利範圍第19項所述之半導體結構的形成方 法，其中形成該隔離結構係由施加外部能量破壞該磊晶層的晶格、植入非導體元素於該磊晶層、或填入介電材料於該磊晶層。

Images