CN114496787A - 半导体装置及其形成方法 - Google Patents

Abstract

提供一种半导体装置及其形成方法。此方法包括：提供基板，基板上依序形成有缓冲层、通道层、及阻障层；形成掺杂化合物半导体层于部分阻障层上；形成第一刻蚀停止层于掺杂化合物半导体层上；形成第二刻蚀停止层于第一刻蚀停止层上；形成介电层于第二刻蚀停止层上；形成刻蚀保护层于介电层上；执行第一刻蚀工艺，刻蚀穿过刻蚀保护层且部分穿过介电层，以形成凹口于介电层中；执行第二刻蚀工艺，刻蚀凹口下方的介电层以形成开口，在第二刻蚀工艺期间，刻蚀保护层保护下方的介电层免于刻蚀；执行移除工艺，移除介电层上剩余的刻蚀保护层。

Description

半导体装置及其形成方法

技术领域

本发明实施例是关于半导体装置，特别是关于一种具有掺杂化合物半导体的半导体装置及其形成方法。

背景技术

氮化镓系(GaN-based)半导体材料具有许多优秀的材料特性，例如：高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极管(light emitting diode，LED)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electronmobility transistor，HEMT)。

高电子迁移率晶体管在工艺期间可能会受到工艺(例如刻蚀工艺)的影响，导致电性表现或均匀度变差。虽然现有的高电子迁移率晶体管已大致上合乎需求，但并非在各方面皆令人满意。

发明内容

本发明实施例提供一种半导体装置的形成方法，包括：提供基板，基板上依序形成有缓冲层、通道层、及阻障层；形成掺杂化合物半导体层于部分阻障层上；形成第一刻蚀停止层于掺杂化合物半导体层上；形成第二刻蚀停止层于第一刻蚀停止层上；形成介电层于第二刻蚀停止层上且介电层覆盖部分掺杂化合物半导体层及掺杂化合物半导体层所露出的阻障层；形成刻蚀保护层于介电层上；执行第一刻蚀工艺，刻蚀穿过刻蚀保护层且部分穿过介电层，以形成凹口于介电层中；执行第二刻蚀工艺，刻蚀凹口下方的介电层以形成开口，开口露出部分第二刻蚀停止层，在第二刻蚀工艺期间，刻蚀保护层保护下方的介电层免于刻蚀；执行移除工艺，移除介电层上剩余的刻蚀保护层；以及形成栅极金属层以填充开口。

本发明实施例提供一种半导体装置，包括：基板、位于基板上的缓冲层、位于缓冲层上的通道层、及位于通道层上的阻障层；掺杂化合物半导体层，位于部分阻障层上；第一刻蚀停止层，位于掺杂化合物半导体层上；第二刻蚀停止层，位于第一刻蚀停止层上；介电层，位于第二刻蚀停止层上，其中介电层覆盖部分掺杂化合物半导体层及掺杂化合物半导体层所露出的阻障层；以及

一栅极金属层，位于部分第二刻蚀停止层上。

附图说明

以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1-图8是根据本发明的一些实施例，绘示出半导体装置的工艺剖面示意图。

图9-图10是根据本发明的另一些实施例，绘示出半导体装置的工艺剖面示意图。

图11是根据本发明的又一些实施例，绘示出半导体装置的工艺剖面示意图。

符号说明

10,20:半导体装置

100:基板

102:缓冲层

104:通道层

106:阻障层

108:掺杂化合物半导体层

110:介电层

111:第一刻蚀停止层

112:第二刻蚀停止层

113:第三刻蚀停止层

114:刻蚀保护层

116R:凹口

116O:开口

118:栅极金属层

120:开口

124/126:源极/漏极结构

具体实施方式

以下揭露提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中具有重复的元件符号。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

此外，在本发明的一些实施例中，关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。

再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

此处所使用的“约”、“大约”、“大抵”的用语通常表示在一给定值的±20％之内，较佳是±10％之内，且更佳是±5％之内，或±3％之内，或±2％之内，或±1％之内，或0.5％之内。举例而言，用语“约5nm”可涵盖从4.5nm至5.5nm的尺寸范围。文中给定的数值为大约的数值，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，此给定的数值仍可隐含“约”、“大约”、“大抵”的含义。

以下叙述本发明的一些实施例，在这些实施例中所述的多个阶段之前、期间及/或之后，可提供额外的步骤。所述的一些阶段在不同实施例中可被替换或删去。本发明实施例的半导体装置可增加额外部件。所述的一些部件在不同实施例中可被替换或删去。尽管所讨论的一些实施例以特定顺序的步骤执行，这些步骤仍可以另一合乎逻辑的顺序执行。

本发明实施例提供半导体装置的形成方法，在介电层上形成刻蚀保护层，以减少刻蚀工艺对装置造成的损坏，并进一步避免装置短路。此外，本发明实施例提供的半导体装置具有刻蚀停止层，除了刻蚀停止及保护其他部件的效果外，还可根据不同的设计需求，调整刻蚀停止层的配置。

图1-图8是根据本发明的一些实施例，绘示出半导体装置的工艺剖面示意图。参照图1，提供基板100，且基板100上依序形成有缓冲层102、通道层104、及阻障层106。基板100可包括：元素半导体，包括硅或锗；化合物半导体，包括砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)；合金半导体，包括硅锗合金、磷砷镓合金、砷铝铟合金、砷铝镓合金、砷铟镓合金、磷铟镓合金及/或磷砷铟镓合金、或前述材料的组合。

一些实施例中，基板100可为绝缘体上覆半导体(semiconductor on insulator)基板，例如：绝缘体上覆硅或绝缘体上覆硅锗(silicon germanium on insulator，SGOI)。其他实施例中，基板100可为陶瓷基板，例如氮化铝(AlN)基板、碳化硅(SiC)基板、氧化铝(Al₂O₃)基板(或称为蓝宝石(sapphire)基板)、玻璃基板、或其他类似的基板。一些实施例中，基板100可包含陶瓷基材及分别设置于陶瓷基材的上下表面的一对阻隔层，其中陶瓷基材可包含陶瓷材料，而陶瓷材料包含金属无机材料。举例而言，陶瓷基材可包含：碳化硅、氮化铝、蓝宝石基材、或其他适合的材料。前述蓝宝石基材可为氧化铝。

基板100的晶格或热膨胀系数可能与上方部件(例如通道层104)不同，因此基板100与上方部件的界面处或界面处附近可能产生应变(strain)，容易形成裂缝或翘曲等缺陷。如图1所示，可形成缓冲层102于基板100上，以减缓形成于缓冲层102上方的部件(例如通道层104)的应变，防止缺陷形成于上方的部件中。缓冲层102的材料可包括：AlN、GaN、AlxGa_1-xN(其中0<x<1)、前述的组合、或其他类似的材料，且可由外延成长工艺形成，例如：金属有机化学汽相沉积、氢化物汽相外延法、分子束外延法、前述的组合、或类似方法。在一些实施例中，缓冲层102可为多层结构(未绘示)。举例而言，缓冲层102可包括超晶格缓冲层及/或渐变式缓冲层，其中超晶格缓冲层设置于基板100上，渐变式缓冲层设置于超晶格缓冲层上，可以有效避免基板100内的差排(dislocation)进入上方部件，进一步提升上方的其他膜及/或层的结晶品质。

一些实施例中，可视需要(optional)形成晶种层(未绘示)于基板100与缓冲层102之间。在此些实施例中，晶种层可以缓解基板100与上方成长的膜及/或层之间的晶格差异，以提升结晶品质。晶种层的材料可包含：AlN、Al₂O₃、AlGaN、SiC、Al、前述的组合、或类似材料。可藉由合适的工艺形成单层或多层结构的晶种层，例如：化学汽相沉积、原子层沉积、物理汽相沉积、其他工艺、或前述的组合。在一些实施例中，缓冲层102的材料是取决于晶种层的材料和外延工艺时所通入的气体。

通道层104形成于缓冲层102上。一些实施例中，通道层104的材料包含二元(binary)III-V族化合物半导体材料，例如III族氮化物。举例而言，通道层104的材料可为氮化镓。在一些实施例中，可用n型掺杂剂或p型掺杂剂掺杂通道层104。可由外延成长工艺形成通道层104，例如：金属有机化学汽相沉积(MOCVD)、氢化物汽相外延法(HVPE)、分子束外延法(MBE)、前述的组合、或类似方法。一些实施例中，高电子迁移率晶体管的崩溃电压(breakdown voltage)主要取决于氮化镓通道层的厚度。举例而言，氮化镓通道层的厚度增加1μm可提升高电子迁移率晶体管的崩溃电压(breakdown voltage)约100V。在形成氮化镓层的外延成长工艺期间，为了沉积氮化镓材料于基板上，需要使用具有高热传导性及高机械强度的基板，否则可能造成基板弯曲，甚至破裂。相较于硅基板，氮化铝基板具有较高的热传导性及机械强度，因此可将较厚的氮化镓层形成于氮化铝基板上。

阻障层106形成于通道层104上。阻障层106的材料可包含三元(ternary)III-V族化合物半导体，例如III族氮化物。举例而言，阻障层106的材料可为AlGaN、AlInN、或前述的组合。其他实施例中，阻障层106也可包括：GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料、或前述的组合。一些实施例中，阻障层106可为掺杂的，例如以n型掺杂剂或p型掺杂剂掺。阻障层106可由外延成长工艺形成，例如：金属有机化学汽相沉积、氢化物汽相外延法、分子束外延法、前述的组合、或类似方法。根据本发明的一些实施例，通道层104与阻障层106的材料不同，其界面处为异质结(heterojunction)结构，由于通道层104与阻障层106的晶格不匹配，可能产生应力而导致压电极化效应，且III族金属(例如Al、Ga、或In)与氮的键结的离子性较强，导致自发极化。由于通道层104与阻障层106的能隙(energy gap)不同以及前述的压电极化与自发极化效应，形成了二维电子气(two-dimensional electron gas，2DEG)(未绘示)于通道层104与阻障层106之间的异质界面上。本发明实施例的一些半导体装置是利用二维电子气(2DEG)作为导电载子的高电子迁移率晶体管(HEMT)。

掺杂化合物半导体层108形成于阻障层106上。根据本发明的一些实施例，掺杂化合物半导体层108的材料包括掺杂的化合物半导体材料，例如以p型掺杂剂或n型掺杂剂掺杂的GaN。形成掺杂化合物半导体层108的步骤可包含：通过外延成长工艺在阻障层106上沉积掺杂化合物半导体材料层、在掺杂化合物半导体材料层上形成图案化遮罩层、对掺杂化合物半导体材料层执行刻蚀工艺，以移除掺杂化合物半导体材料层未被图案化遮罩层覆盖的部分、以及将图案化遮罩移除。前述图案化遮罩层可为硬遮罩或光阻。在一些实施例中，掺杂的化合物半导体层可与晶种层(可选的)、缓冲层102、通道层104、及阻障层106在相同的沉积腔室中原位(in-situ)沉积。掺杂化合物半导体层108可具有如图1所示的长方形剖面。在其他实施例中，掺杂化合物半导体层108可具有其他形状的剖面，例如梯形剖面。

参照图1，第一刻蚀停止层111形成于掺杂化合物半导体层108上。第一刻蚀停止层111的材料可包括氮化物，例如：氮化硅、氮氧化硅、碳氮化硅、碳氮氧化、氮化镓、氮化铝、金属氮化物、金属氮化硅化物、或前述的组合。前述金属氮化物，举例而言，可包括:氮化钛、氮化钼、氮化钨、氮化钽、氮化钽硅、氮化钽硅、氮化铝钛或其他适合的材料、或前述的组合。形成第一刻蚀停止层111的步骤可包括沉积刻蚀停止材料层并将其图案化。举例而言，沉积工艺可包括：化学汽相沉积(CVD)、原子层沉积(ALD)、或物理汽相沉积(PVD)(如溅镀或蒸镀)、其他适合的工艺、或前述的组合。一些实施例中，在后续的工艺期间，第一刻蚀停止层111可保护下方的掺杂化合物半导体层108，降低或避免掺杂化合物半导体层108受到刻蚀工艺中使用的刻蚀剂(例如电浆)或环境中的气体影响所导致的电性均匀度不佳。第一刻蚀停止层111的厚度可为约

至

例如

第二刻蚀停止层112形成于第一刻蚀停止层111上，如图1所示。第二刻蚀停止层112可在后续的刻蚀工艺中作为刻蚀停止层并保护第一刻蚀停止层111，避免刻蚀剂损坏第一刻蚀停止层111而影响装置的临界电压。第二刻蚀停止层112的材料与第一刻蚀停止层111不同。举例而言，第二刻蚀停止层112的材料可包括：掺杂或未掺杂的硅、氧化硅、碳化硅、氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、金属硅化物、四乙氧基硅烷(tetraethoxysilane，TEOS)氧化物、磷硅玻璃(phosphosilicateglass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料(介电常数小于4)、其他适合的材料或前述的组合。

可使用沉积工艺来沉积刻蚀停止材料层并将其图案化，以形成第二刻蚀停止层112，其厚度可为约2nm至约50nm，例如约10至20nm。沉积工艺可包括：化学汽相沉积、物理汽相沉积、原子层沉积、高密度电浆化学汽相沉积(HDPCVD)、金属有机化学汽相沉积(MOCVD)、远端电浆化学汽相沉积(RPCVD)、电浆辅助化学汽相沉积(PECVD)、电镀、其他适合的工艺、或前述的组合。在一些实施例中，第二刻蚀停止层112与第一刻蚀停止层111可保护掺杂化合物半导体层108，降低或避免掺杂化合物半导体层108受到刻蚀工艺影响而导致电性表现不佳。

在一特定实施例中，第一刻蚀停止层111包括氮化钛且第二刻蚀停止层112包括掺杂或未掺杂的硅。包含氮化钛的第一刻蚀停止层111可与掺杂化合物半导体层108形成萧特基障壁(Schottky barrier)，使临界电压(threshold voltage)上升。此实施例中，除了保护掺杂化合物半导体层108免于后续工艺的影响外，可依产品的应用及设计需求决定第二刻蚀停止层112为掺杂或未掺杂的多晶硅。其中，第一刻蚀停止层111、第二刻蚀停止层112的宽度与掺杂化合物半导体层108的宽度实质上相同。于一实施例中，第一刻蚀停止层111、第二刻蚀停止层112的宽度与掺杂化合物半导体层108的宽度可为不相同。

如图1所示，介电层110形成于第二刻蚀停止层112上，且介电层110覆盖部分掺杂化合物半导体层108及掺杂化合物半导体层108所露出的阻障层106。介电层110可包括单层或多层介电材料，例如：氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)氧化物、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料、及/或其他适合的介电材料。前述低介电常数介电材料可包含(但不限于)：氟化硅玻璃(fluorinated silica glass，FSG)、氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、掺杂碳的氧化硅、非晶质氟化碳(fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、或聚酰亚胺(polyimide)。可使用沉积工艺来形成介电层110，例如：旋转涂布、化学汽相沉积、原子层沉积、高密度电浆化学汽相沉积、其他合适的工艺、或前述的组合。

参照图2，刻蚀保护层114形成于介电层110上。刻蚀保护层114的材料包括：氮化硅、氮化钛、其他适合材料、或前述的组合，且可通过沉积工艺形成，例如：化学汽相沉积、原子层沉积、或物理汽相沉积(如溅镀或蒸镀)、其他适合的工艺、或前述的组合。在其他实施例中，刻蚀保护层114可为光阻材料。刻蚀保护层114的厚度可为约

至约

例如

在一些实施例中，刻蚀保护层114可在后续的刻蚀工艺期间保护下方的介电层110，以避免介电层110中产生缺陷且确保后续形成开口116O的开口率。

参照图3，执行第一刻蚀工艺，刻蚀穿过刻蚀保护层114且部分穿过介电层110，以形成凹口116R于介电层110中。凹口116R的位置对应于后续将形成栅极金属层的位置。详细而言，第一刻蚀工艺刻蚀穿过第二刻蚀停止层112上方的刻蚀保护层114但未完全蚀穿第二刻蚀停止层112上方的介电层110，以保留部分的介电层110在凹口116R下方。一些实施例中，在第一刻蚀工艺后，凹口116R的底表面下方剩余的介电层110的厚度为约

至

例如约

此些实施例中，第二刻蚀停止层112上方的介电层110未被完全移除，可避免第一刻蚀工艺的刻蚀剂对介电层110下方的部件造成不利的影响。根据本发明的一些实施例，刻蚀保护层114的材料包括氮化硅或氮化钛且介电层110的材料包括氧化硅时，第一刻蚀工艺为干刻蚀工艺，其中使用的刻蚀剂包括以氩(Ar)或氟(F)气体组成的电浆，然本发明并不以此为限。在其他实施例中，刻蚀保护层114的材料包括有机材料，例如光阻、旋涂式玻璃(spin on glass,SOG)、树脂、聚酰亚胺。在一实施例中，刻蚀保护层114的材料包括无机材料，例如氧化硅、氮化钛、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)氧化物、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料(介电系数小于4)、硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、金属硅化物、及/或其他适合的介电材料。

介电层110的材料包括氧化硅时，第一刻蚀工艺为湿刻蚀工艺，其中使用的刻蚀剂包括氢氟酸(HF)或缓冲氧化硅刻蚀液(BOE)，然本发明并不以此为限。

参照图4，执行第二刻蚀工艺，将凹口116R下方的介电层110移除，以露出第二刻蚀停止层112并形成开口116O。根据本发明的一些实施例，介电层110的材料包括氧化硅时，第二刻蚀工艺较佳为湿刻蚀工艺，其中使用的刻蚀剂包括缓冲氧化硅刻蚀液(BOE)。在第二刻蚀工艺期间，刻蚀保护层114可保护下方的介电层110免于刻蚀，以避免介电层110中产生缺陷且避免介电层110的缺陷(若存在)扩大。第二刻蚀停止层112可于刻蚀工艺中保护掺杂化合物半导体层108。

在前述介电层110的沉积工艺中，由于介电层110为共形地沉积于第二刻蚀停止层112上，由于地形起伏，介电层110产生的边角可能导致在介电层110中产生缺陷，例如孔缝。在现有的工艺中，刻蚀工艺也可能使介电层中产生缺陷，或刻蚀剂可能进入介电层的孔缝中而使孔缝扩张，进而导致后续填充栅极金属时，栅极金属可能填入介电层的孔缝中，造成装置短路(例如栅极-漏极短路)。本发明实施例提供的半导体装置的形成方法包括在介电层110上方形成刻蚀保护层114，在刻蚀工艺期间保护介电层110，防止刻蚀工艺在介电层110中形成缺陷或使介电层的孔缝扩张，从而避免装置短路。

参照图5，执行移除工艺以移除介电层110上剩余的刻蚀保护层114。在移除工艺期间，第二刻蚀停止层112可保护下方的第一刻蚀停止层111及掺杂化合物半导体层108。举例而言，当刻蚀保护层114与第一刻蚀停止层111包括相同的材料时，且第二刻蚀停止层112与第一刻蚀停止层111不同时，在移除工艺期间第二刻蚀停止层112可保护第一刻蚀停止层111免于刻蚀。在一些实施例中，刻蚀保护层114的材料包括氮化硅或氮化钛时，移除工艺包括湿刻蚀工艺，其中使用的刻蚀剂包括：盐酸或硫酸等酸搭配双氧水，然本发明并不以此为限。

参照图6，形成栅极金属层118以填充开口116O。栅极金属层118的材料可包括：金属、金属氮化物、金属氧化物、金属合金、其他适合的导电材料、前述的组合、或前述的多层结构。举例而言，金属可包括：Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、或其他类似材料；金属氮化物可包括：MoN、WN、TiN、TaN、TaSiN、TaCN、TiAlN、或其他类似材料。其他实施例中，栅极金属层118的导电材料可包括：NiSi、CoSi、TaC、TiAl、或其他类似材料。可通过沉积工艺来形成前述的材料层，例如：化学汽相沉积(CVD)、原子层沉积(ALD)、或物理汽相沉积(PVD)(如溅镀或蒸镀)，然后将其图案化，以形成栅极金属层118。

参照图7及图8，可在移除工艺之后，形成源极/漏极结构124/126于掺杂化合物半导体层108的两侧。一些实施例中，源极/漏极结构124/126的形成方法包括：执行图案化工艺以形成穿过介电层110及阻障层106并延伸至通道层104中的一对(或更多个)开口120、沉积导电材料层于开口120中、将导电材料层图案化以形成源极/漏极结构124/126。导电材料层可包括上述栅极金属层118的材料、其组合、或前述的多层结构。其他实施例中，源极/漏极结构124/126的材料可包括：NiSi、CoSi、TaC、TaSiN、TaCN、TiAl、TiAlN、金属氧化物、金属合金、其他适合的导电材料、前述的组合、或前述之多层结构。一些实施例中，源极/漏极结构124/126可包括与栅极金属层118相同或类似的材料，且可由同一道工艺来形成或是由不同的工艺来形成。

于另一实施例，于栅极金属层118上形成另一介电层(图未绘示)，源极/漏极结构124/126形成于另一介电层上。开口120穿过所述另一介电层、介电层110及阻障层106并延伸至通道层104中，源极/漏极结构124/126填入开口120。于此实施例中，栅极金属层118与源极/漏极结构124/126于不同步骤中形成。

在其他实施例中，可在形成介电层110于第二刻蚀停止层112上之后以及执行移除工艺之前，形成源极/漏极结构124/126于掺杂化合物半导体层108的两侧。举例而言，参照图9，可在形成介电层110于第二刻蚀停止层112上之后以及形成刻蚀保护层114于介电层110上之前，形成源极/漏极结构124/126。形成源极/漏极结构124/126的方法包括：执行图案化工艺以形成穿过介电层110及阻障层106并延伸至通道层104中的一对(或更多个)开口、沉积导电材料层于开口中、以及将导电材料层图案化以形成源极/漏极结构124/126。导电材料层的材料与上述源极/漏极结构124/126的材料相同或类似。于一实施例中，可于介电层110上形成另一介电层。之后，如图10所示，形成刻蚀保护层114于介电层110及源极/漏极结构124/126上，或形成刻蚀保护层114于另一介电层及源极/漏极结构124/126上。随后可执行类似图3至图6所示的工艺，以形成如图8所示的半导体装置10。在此些实施例中，刻蚀保护层114也具有前述保护介电层110以避免装置短路的效果。

参照图11，相较于图8所示的半导体装置10，半导体装置20更包括第三刻蚀停止层113，位于掺杂化合物半导体层108与第一刻蚀停止层111之间。一些实施例中，第三刻蚀停止层113的材料可与第二刻蚀停止层112的材料相同或类似。可通过类似上述第一刻蚀停止层111或第二刻蚀停止层112的形成方法来形成第三刻蚀停止层113。第三刻蚀停止层113的厚度可为约2nm至约50nm，例如约10至20nm。在本发明的一些实施例中，第一刻蚀停止层111包括氮化钛且第二刻蚀停止层112及第三刻蚀停止层113包括掺杂或未掺杂的硅，前述硅可为单晶(single crystal)、多晶(poly-crystal)、或非晶的(amorphous)。在此些实施例中，除了具有上述第一刻蚀停止层111及第二刻蚀停止层112的一些优点外，依所欲的临界电压而定，第三刻蚀停止层113可为掺杂或未掺杂的多晶硅。在进一步的实施例中，可改变第三刻蚀停止层113的掺杂浓度，以调整临界电压。

在p型掺杂的掺杂化合物半导体层108的一些实施例中，由于掺杂剂在掺杂后的活化率较低，未活化的掺杂剂可能会在掺杂化合物半导体层108中产生许多带电的缺陷，进而影响半导体装置的性能。在此些实施例中，除了上述的效果以及可保护下方的掺杂化合物半导体层108不受到后续工艺的不利影响外，第三刻蚀停止层113中未掺杂的硅更可与前述未活化的掺杂剂相互补偿，进一步改善半导体装置的特性，并使半导体装置得以提供较高的饱和电流。此外，相较于p型掺杂的掺杂化合物半导体层108，第三刻蚀停止层113中未掺杂的硅为n型半导体材料，因此第三刻蚀停止层113中未掺杂的硅可与p型掺杂的掺杂化合物半导体层108形成NP结(NP junction)。此NP结在半导体装置开启时(on-state)为逆向偏压(reverse bias)，可减少半导体装置的栅极漏电流，亦可增加栅极的崩溃电压。

本发明实施例提供的半导体装置的形成方法包括在介电层上形成刻蚀保护层，以在刻蚀工艺期间保护介电层，防止刻蚀工艺在介电层中形成缺陷或使介电层的孔缝扩张，避免后续工艺的金属填入介电层的孔缝中而造成装置短路，进而改善装置的电性。本发明实施例提供的半导体装置在工艺中可避免装置损坏，例如在刻蚀工艺中可降低刻蚀剂对部件的影响，还可依所欲的临界电压调整装置的配置。在一些实施例中，可进一步改善半导体装置的元件特性且得到较高的饱和电流。

以上概述数个实施例的特点，以便本领域技术人员可更好地了解本发明的各个方面。本领域技术人员应理解其可轻易地利用本发明实为基础，设计或修改其他工艺及结构，以达到和此中介绍的实施例的相同的目的及/或优点。本领域技术人员也应理解此类等效的结构并无背离本发明的精神与范围，且其可于此作各种的改变、取代、和替换而不背离本发明的精神与范围。

Claims (13)

1.一种半导体装置的形成方法，其特征在于，包括：

提供一基板，该基板上依序形成有一缓冲层、一通道层、及一阻障层；

形成一掺杂化合物半导体层于部分该阻障层上；

形成一第一刻蚀停止层于该掺杂化合物半导体层上；

形成一第二刻蚀停止层于该第一刻蚀停止层上；

形成一介电层于该第二刻蚀停止层上，其中该介电层覆盖部分该掺杂化合物半导体层及该掺杂化合物半导体层所露出的该阻障层；

形成一刻蚀保护层于该介电层上；

执行一第一刻蚀工艺，刻蚀穿过该刻蚀保护层且部分穿过该介电层，以形成一凹口于该介电层中；

执行一第二刻蚀工艺，刻蚀该凹口下方的该介电层以形成一开口，该开口露出部分该第二刻蚀停止层，其中在该第二刻蚀工艺期间，该刻蚀保护层保护下方的该介电层免于刻蚀；

执行一移除工艺，移除该介电层上剩余的该刻蚀保护层；以及

形成一栅极金属层以填充该开口。

2.如权利要求1所述的半导体装置的形成方法，其特征在于，更包括：在形成该第一刻蚀停止层前，形成一第三刻蚀停止层于该掺杂化合物半导体层上。

3.如权利要求1所述的半导体装置的形成方法，其特征在于，该刻蚀保护层的材料包括：有机材料、无机材料、光阻、旋涂式玻璃、树脂、聚酰亚胺、氧化硅、氮氧化硅、四乙氧基硅烷氧化物、磷硅玻璃、硼磷硅酸盐玻璃、低介电常数介电材料、硅、碳化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、金属硅化物、氮化硅、氮化钛、或前述的组合。

4.如权利要求1所述的半导体装置的形成方法，其特征在于，更包括：在形成该介电层于该第二刻蚀停止层上之后及执行该移除工艺之前，形成一源极/漏极结构于该掺杂化合物半导体层的两侧。

5.如权利要求1所述的半导体装置的形成方法，其特征在于，该第一刻蚀工艺为一干刻蚀工艺且该第二刻蚀工艺为一湿刻蚀工艺。

6.如权利要求1所述的半导体装置的形成方法，其特征在于，该第一刻蚀工艺为一第一湿刻蚀工艺且该第二刻蚀工艺为一第二湿刻蚀工艺。

7.如权利要求1所述的半导体装置的形成方法，其特征在于，更包括：在该移除工艺之后，形成一源极/漏极结构于该掺杂化合物半导体层的两侧。

8.一种半导体装置，其特征在于，包括：

一基板、位于该基板上的一缓冲层、位于该缓冲层上的一通道层、及位于该通道层上的一阻障层；

一掺杂化合物半导体层，位于部分该阻障层上；

一第一刻蚀停止层，位于该掺杂化合物半导体层上；

一第二刻蚀停止层，位于该第一刻蚀停止层上；

一介电层，位于该第二刻蚀停止层上，其中该介电层覆盖部分该掺杂化合物半导体层及该掺杂化合物半导体层所露出的该阻障层；以及

一栅极金属层，位于部分该第二刻蚀停止层上。

9.如权利要求8所述的半导体装置，其特征在于，更包括一第三刻蚀停止层，位于该掺杂化合物半导体层与该第一刻蚀停止层之间。

10.如权利要求9所述的半导体装置，其特征在于，该第三刻蚀停止层的材料包括掺杂或未掺杂的硅。

11.如权利要求8所述的半导体装置，其特征在于，该第一刻蚀停止层的材料包括：氮化物、金属氮化物、氮化硅、氮化钛、氮氧化硅、碳氮化硅、碳氮氧化、氮化镓、氮化铝、金属氮化物、氮化钼、氮化钨、氮化钽、氮化钽硅、氮化钽硅、氮化铝钛或前述的组合。

12.如权利要求8所述的半导体装置，其特征在于，该第二刻蚀停止层的材料包括：掺杂或未掺杂的硅、氧化硅、碳化硅、氮化硅、氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、金属硅化物、四乙氧基硅烷氧化物、磷硅玻璃、硼磷硅酸盐玻璃、低介电常数介电材料或前述的组合。

13.如权利要求8所述的半导体装置，其特征在于，更包括一源极/漏极结构，位于该掺杂化合物半导体层的两侧，且该源极/漏极结构穿过该介电层及该阻障层，并延伸至该通道层中。

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