KR101716049B1 - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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쿤밍 후앙
리에추안 첸
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Abstract

반도체 디바이스는, 기판 상의 제1 Ⅲ-Ⅴ 화합물 층, 상기 제1 Ⅲ-Ⅴ 화합물 층 상의 제2 Ⅲ-Ⅴ 화합물 층 - 상기 제1 Ⅲ-Ⅴ 화합물 층의 재료는 상기 제2 Ⅲ-Ⅴ 화합물 층의 재료와 상이함 - , 제2 Ⅲ-Ⅴ 화합물 층 상에 배치된 게이트 금속 스택, 게이트 금속 스택의 대향 측에 배치된 소스 컨택 및 드레인 컨택, 게이트 금속 스택과 드레인 컨택 사이에 배치된 게이트 전계판, 소스 컨택 및 드레인 컨택 상에 형성된 반사 방지 코팅(ARC) 층, 및 ARC 층 상에 형성된 에칭 정지 층을 포함한다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
반도체 집적 회로(IC; integrated circuit) 산업은 기하급수적 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들어왔으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. 반도체 기술에서, 넓은 밴드갭 반도체 재료의 3세대로서의 질화갈륨(GaN)은, 큰 밴드 갭, 높은 항복 전압, 전자 포화 속도가 큰 고농도의 2차원 전자 가스의 특성을 갖는다. 질화갈륨은, 고전력 전계 효과 트랜지스터, 금속 절연체 반도체 전계 효과 트랜지스터(MISFET; metal insulator semiconductor field effect transistor), 고주파수 트랜지스터, 및 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor)와 같은 다양한 집적 회로 디바이스들을 형성하는 데 사용된다. 상기와 같은 본 발명의 기술 분야에 관한 배경 기술은 미국 특허공보 7,038,252에 개시됩니다.
반도체 디바이스는, 기판 상의 제1 Ⅲ-Ⅴ 화합물 층, 상기 제1 Ⅲ-Ⅴ 화합물 층 상의 제2 Ⅲ-Ⅴ 화합물 층 - 상기 제1 Ⅲ-Ⅴ 화합물 층의 재료는 상기 제2 Ⅲ-Ⅴ 화합물 층의 재료와 상이함 - , 제2 Ⅲ-Ⅴ 화합물 층 상에 배치된 게이트 금속 스택, 게이트 금속 스택의 대향 측에 배치된 소스 컨택 및 드레인 컨택, 게이트 금속 스택과 드레인 컨택 사이에 배치된 게이트 전계판, 소스 컨택 및 드레인 컨택 상에 형성된 반사 방지 코팅(ARC) 층, 및 ARC 층 상에 형성된 에칭 정지 층을 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 16은 본 개시의 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 다양한 단계의 단면도들이다.
도 17 및 도 18은 본 개시의 일부 실시예에 따른 반도체 디바이스의 개략 평면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
도 1 내지 도 16은 본 개시의 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 다양한 단계의 단면도들이다. 도 1에서, 반도체 구조물(100)은, 기판(110), 기판(110) 상에 형성된 제1 Ⅲ-Ⅴ 화합물 층(112), 및 제1 Ⅲ-Ⅴ 층(112) 상에 형성된 제2 Ⅲ-Ⅴ 화합물 층(114)을 포함한다.
기판(110)은 반도체 기판이다. 일부 실시예에서, 반도체 기판은, 예를 들어, 실리콘; 실리콘 카바이드, 인듐 비소화물, 또는 인듐 인화물과 같은 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 합금 반도체로 제조된다. 기판(110)은 또한, 반도체 기판 내의 다양한 도핑 영역, 유전체 특징부, 또는 멀티레벨 상호접속부를 포함할 수 있다.
제1 Ⅲ-Ⅴ 화합물 층(112) 및 제2 Ⅲ-Ⅴ 화합물 층(114)은 원소 주기율표의 Ⅲ-Ⅴ족으로부터 제조된 화합물이다. 그러나, 제1 Ⅲ-Ⅴ 화합물 층(112)과 제2 Ⅲ-Ⅴ 화합물 층(114)은 조성이 서로 상이하다. 반도체 구조물(110)의 일부 실시예에서, 제1 Ⅲ-Ⅴ 화합물 층(112)은 질화갈륨(GaN) 층(GaN 층(112)으로도 지칭됨)을 포함한다. GaN 층(112)은, 적절한 질소 및 갈륨 함유 전구체를 사용하여, 금속 유기 기상 에피텍시(MOVPE; metal organic vapor phase epitaxy)로도 알려진 금속 유기 화학적 기상 증착(MOCVD; metal organic chemical vapor deposition)을 포함한(하지만 이에 한정되는 것은 아님) 다수의 프로세스들에 의해 에픽텍셜 성장될 수 있다. 예를 들어, 예시적인 갈륨 함유 전구체는, TMG(trimethlgallium), TEG(triethylgallium) 또는 기타 적합한 화학 전구체이다. 예시적인 질소 전구체는, 페닐 하이드라진, 디메틸하이드라진, 삼차부틸아민(tertiarybutylamine), 암모니아, 또는 기타 적합한 화학 전구체를 포함하지만, 이에 한정되는 것은 아니다.
일부 실시예에서, 제2 Ⅲ-Ⅴ 화합물 층(114)은 알루미늄 갈륨 질화물(AlGaN) 층(AlGaN 층(114)으로도 지칭됨)을 포함한다. AlGaN 층(114)은 적절한 알루미늄, 질소 및 갈륨 전구체를 사용하여 MOCVD에 의해 에피텍셜 성장될 수 있다. 알루미늄 전구체는 TMA(trimethylaluminum), TEA(triethylaluminum), 또는 적합한 화학 전구체를 포함한다. 예시적인 갈륨 함유 전구체는, TMG, TEG 또는 기타 적합한 화학 전구체이다. 예시적인 질소 전구체는, 페닐 하이드라진, 디메틸하이드라진, 삼차부틸아민, 암모니아, 또는 기타 적합한 화학 전구체를 포함하지만, 이에 한정되는 것은 아니다. AlGaN 층(114)은 또한 배리어 층으로도 지칭될 수 있다. GaN 층(112)과 AlGaN 층(114)은 서로 직접 접촉한다. 기판(110)과 GaN 층(112) 사이에 보통 존재하는 전이(transition) 층은 도시되지 않는다.
반도체 기판(110) 상에 형성된 상이한 재료들은 층들이 상이한 밴드갭을 갖게 한다. GaN 층(112)과 AlGaN 층(114) 사이의 밴드갭 불연속성은, 압전 효과와 함께, GaN 층(112) 내에 높은 이동도의 전도성 전자들의 매우 얇은 층(116)을 생성한다. 얇은 층(116)은, 두 층의 접합 부근의 전도성 2차원 전자 가스(2DEG; two dimensional electron gas) 영역에 기여한다. 얇은 층(116)(2DEG 영역(116)으로도 지칭됨)은 전하가 디바이스를 통해 흐를 수 있게 해준다. AlGaN 층(114)과 같은 이 배리어 층은 도핑되거나 도핑되지 않을 수 있다. 2DEG 영역은 제로 게이트 바이어스로 게이트 하에 존재하기 때문에, 대부분의 질화물 디바이스는 보통 온(on)이거나, 또는 공핍 모드(depletion mode) 디바이스이다.
반도체 구조물은, AlGaN 층(114) 상에 배치된 제3 Ⅲ-Ⅴ 화합물 층(118)을 더 포함한다. 일부 실시예에서, 제3 Ⅲ-Ⅴ 화합물 층(118)은, p 타입 도핑된 GaN 층(도핑된 GaN 층(118)으로도 지칭됨)과 같은 도핑된 Ⅲ-Ⅴ 화합물 층이다. 도핑된 GaN 층(118)은 적절한 알루미늄, 질소, 및 갈륨 전구체를 사용하여 MOCVD에 의해 에피텍셜 성장될 수 있다. 알루미늄 전구체는, TMA, TEA, 또는 적합한 화학 전구체를 포함한다. 예시적인 갈륨 함유 전구체는, TMG, TEG 또는 기타 적합한 화학 전구체이다. 예시적인 질소 전구체는, 페닐 하이드라진, 디메틸하이드라진, 삼차부틸아민, 암모니아, 또는 기타 적합한 화학 전구체를 포함하지만, 이에 한정되지 않는다. AlGaN 층(114)은 또한 배리어 층으로도 지칭될 수 있다.
도 2를 참조하면, 도핑된 GaN 층은, AlGaN 층(114) 상에 도핑된 GaN 영역(120)을 정의하기 위해 패터닝된다. 일부 실시예에서, 도핑된 GaN 층 상에 포토레지스트 층과 같은 마스크 층이 형성되고, 마스크 층은, 도핑된 GaN 층(118) 상에 복수의 특징부(feature) 및 특징부에 의해 정의되는 복수의 개구를 형성하도록, 리소그래피 프로세스에 의해 패터닝된다. 마스크 층의 패턴은 미리 결정된 집적 회로 패턴에 따라 형성된다. 리소그래피 프로세스는, 포토레지스트 코팅, 노광, 노광 후(post-exposure) 베이킹, 및 현상을 포함한다. 그 다음, 도핑된 GaN 영역(120)을 형성하도록 에칭 프로세스가 수행된다.
도 3을 참조하면, 도핑된 GaN 영역(120) 상에 그리고 AlGaN 층(114) 상에 유전체 층(122)이 형성된다. 유전체 층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 낮은 유전 상수의 유전체 재료 또는 이들의 조합으로 제조될 수 있다. 유전체 층(122)은 ALD 프로세스, CVD 프로세스, 또는 PVD 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 유전체 층(122)의 두께는 약 300 옹스트롬 내지 약 3000 옹스트롬 범위이다.
유전체 층(122)은 유전체 층(122)에 복수의 오믹 컨택(ohmic contact) 영역(124)을 정의하도록 더 패터닝된다. 일부 실시예에서, 유전체 층(122)은 오믹 컨택 영역(124)을 정의하도록 선택적으로 에칭되고 세정된다. 예시적인 에칭 프로세스는, 스퍼터 에칭, 반응성 가스 에칭, 화학적 에칭 및 이온 밀링을 포함한다.
도 4를 참조하면, 유전체 층(122) 상에 그리고 오믹 컨택 영역(124)에 오믹 금속 층(130)이 형성된다. 오믹 금속 층(130)은 유전체 층(122) 상에 그리고 오믹 컨택 영역(124)에 성막된다. 성막 프로세스는, 스퍼터 성막, 증발 또는 화학적 기상 증착(CVD)일 수 있다. 예시적인 오믹 금속은, Ta, TaN, Pd, W, WSi2, Ti, Al, TiN, AlCu, AlSiCu 및 Cu를 포함하지만, 이에 한정되지 않는다. 오믹 금속 층(130)의 두께는 약 2000 내지 5000 옹스트롬 범위이다. 그 다음, 오믹 금속과 인접 AlGaN 층(114) 사이의 임의의 원하는 반응을 유도하도록 오믹 금속 층(130)의 성막 후(post deposition) 어닐링이 수행된다. 일부 실시예에서, 오믹 금속 층(130)은 대략 800 ℃ 내지 대략 900 ℃ 범위의 어닐링 온도에서의 급속 열 어닐링(RTA; rapid thermal annealing)에 의해 형성된다.
오믹 금속 층(130) 상에 반사 방지 코팅(ARC; anti-reflective coating) 층(132)이 더 형성된다. ARC 층(132)은 예를 들어 TiN 또는 기타 적합한 재료로 제조된다. ARC 층(132)은 성막 프로세스에 의해 형성된다. 일부 실시예에서, ARC 층(132)은 스퍼터 성막, 증발 또는 CVD에 의해 성막된다. ARC 층(132)은 약 50 내지 500 옹스트롬 범위의 두께를 가질 수 있다.
또한, ARC 층(132) 상에 에칭 정지 층(134)이 형성된다. 에칭 정지 층(134)은 산화물, SiN, 또는 기타 적합한 재료로 제조될 수 있다. 에칭 정지 층(134)은 적합한 기상 증착 프로세스(예를 들어, CVD) 또는 또다른 방법을 사용하여 성막된다. 예시적인 실리콘 질화물(SiN)은, 비정질 SiN, 트리실리콘 테트라나이트라이드, 디실리콘 모노나이트라이드, 및 실리콘 모노나이트라이드를 포함한다. 일부 실시예에서, 에칭 정지 층(134)은 약 100 내지 1000 옹스트롬 범위의 두께로 성막된다.
도 5를 참조하면, 컨택 영역(124)에 오믹 컨택을 정의하도록, 오믹 금속 층(130), ARC 층(132), 및 에칭 정지 층(134)의 일부가 제거된다. ARC 층(132) 및 에칭 정지 층(134)은 오믹 컨택(136) 상에 형성된다. 제거 프로세스는, 하나 이상의 에칭 프로세스를 수행하는 것을 포함한다. 오믹 컨택(136)은 AlGaN 층(114)에 접속된다. 일부 실시예에서, 오믹 컨택(136)은 AlGaN 층(114)에 직접 접속한다. 오믹 컨택(136)은 드레인 전극 및 소스 전극의 일부로서 이용된다.
도 6을 참조하면, 유전체 층(122) 상에 게이트 전계판(140)이 형성된다. 게이트 전계판(140)을 형성하는 프로세스는, 유전체 층(122) 상에 게이트 전계판 금속 층을 형성하고, 게이트 전계판 금속 층을 패터닝하는 것을 포함한다. 게이트 전계판 금속 층은, ALD 프로세스, CVD 프로세스, 또는 PVD 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 패터닝 프로세스는, 하나 이상의 에칭 프로세스를 수행하는 것을 포함한다. 게이트 전계판(140)은 TiN, Ti, Al, AlCu, Cu, 또는 기타 적합한 금속으로 제조될 수 있다. 게이트 전계판(140)의 두께는 100 내지 1200 옹스트롬 범위이다.
게이트 전계판(140)은 도핑된 GaN 영역(120)에 인접하게 배치된다. 게이트 전계판(140)은 도핑된 GaN 영역(120)과 오믹 컨택(136) 중의 하나 사이에 형성된다. 게이트 전계판(140)은 도핑된 GaN 영역(120)을 덮지 않는다. 게이트 전계판(140)은 오믹 컨택(136) 중의 하나에 전기적으로 접속된다.
에칭 정지 층(134)은 게이트 전계판(140)을 에칭하는 프로세스 동안 아래의 ARC 층(132) 및 오믹 컨택(136)을 에칭으로부터 보호하도록 이용된다. ARC 층(132)은 에칭 정지 층(134)에 의해 보호되며, 그리하여 ARC 층(132)의 표면은 평활하게(smooth) 유지될 수 있다. 오믹 컨택(136)도 또한 에칭 정지 층(134)에 의해 보호되며, 그리하여 오믹 컨택(136)의 프로파일이 유지되고, 게이트 전계판(140)을 정의하는 프로세스 동안 오믹 컨택(136)의 금속 손실 문제가 방지될 수 있다.
도 7을 참조하면, 유전체 층(122) 상에 또다른 유전체 층(150)이 형성된다. 유전체 층(150)은 또한, 게이트 전계판(140) 및 오믹 컨택(136)을 덮는다. 유전체 층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 낮은 유전 상수의 유전체 재료 또는 이들의 조합으로 제조될 수 있다. 유전체 층(150)은 ALD 프로세스, CVD 프로세스, 또는 PVD 프로세스와 같은 성막 프로세스에 의해 형성될 수 있다. 유전체 층(150)의 두께는 약 500 옹스트롬 내지 약 5000 옹스트롬 범위이다.
도 8을 참조하면, 도핑된 GaN 영역(120)의 적어도 일부를 노출시키도록 유전체 층들(122 및 150)을 관통하는 개구(152)가 형성된다. 개구(152)를 형성하는 프로세스는, 유전체 층(150)에 형성된 포토레지스트 층과 같은 마스크 층을 형성하는 것을 포함하고, 마스크 층은 유전체 층(150) 상에 복수의 특징부 및 특징부에 의해 정의되는 적어도 하나의 개구를 형성하도록 리소그래피 프로세스에 의해 패터닝된다. 마스크 층의 패턴은 미리 결정된 집적 회로 패턴에 따라 형성되며, 마스크 층의 개구의 위치는 개구(152)의 위치와 실질적으로 동일하다. 리소그래피 프로세스는 포토레지스트 코팅, 노광, 노광 후 베이킹, 및 현상을 포함할 수 있다. 그 다음, 도핑된 GaN 영역(120) 상에 개구(152)를 형성하도록 에칭 프로세스가 수행된다.
도핑된 GaN 영역(120)을 노출시키도록 개구(152)가 형성된 후에, 게이트 금속 스택이 개구(152)에 형성되고 도핑된 GaN 영역(120)에 접속된다. 게이트 금속 스택은 도핑된 GaN 영역(120) 상에 형성되며, 소스 컨택과 드레인 컨택(예를 들어, 오믹 컨택(136)) 사이에 개재된다. 게이트 금속 스택은, 전압 바이어스 및 채널과의 전기적 결합을 위해 구성되는 게이트 전극으로서 기능하는 금속 층과 같은 전도성 재료 층을 포함한다. 다른 실시예에 따르면, 게이트 금속 스택은 상이한 조성을 가질 수 있다. 도 9 내지 도 12는 본 개시의 일부 실시예에 따라 반도체 디바이스의 게이트 금속 스택의 변형예들을 도시한다.
도 9에서, 게이트 금속 스택(160a)은 금속 층(166) 아래에 배치된 하나 이상의 접합 격리 특징부들(junction isolation features)을 포함한다. 도핑된 GaN 영역(120)은 p 타입 도핑된 GaN 영역이다. 접합 격리 특징부는, 하나의 n 타입 도핑된 반도체 층(164), 및 n 타입 도핑된 반도체 층(164)과 p 타입 도핑된 GaN 영역(120) 사이에 배치된 하나의 알루미늄 질화물(AlN) 층(162)을 포함하며, 이 층들은 다이오드로서 구성된다. 일부 실시예에서, AlN 층(162)은 MOCVD 또는 또다른 적합한 기술에 의해 형성될 수 있다. 게이트 금속 스택(160a)은 E-모드(E-mode; enhancement mode) 디바이스를 생산하는 디바이스가 되게 한다. 일부 실시예에서, n 타입 도핑된 반도체 층(164)은 N 타입 도핑된 Ⅲ-Ⅴ 화합물 층이다. 일부 실시예에서, n 타입 도핑된 Ⅲ-Ⅴ 화합물 층은 n 타입 도핑된 GaN 층이다. n 타입 도핑된 GaN 층(164)은, 실리콘, 산소 또는 이들의 조합과 같은(하지만 이에 한정된 것은 아님) n 타입 도펀트에 의해 도핑된다. 일부 실시예에서, n 타입 도핑된 GaN 층(164)은 MOCVD 또는 또다른 적합한 기술에 의해 형성될 수 있다. p 타입 도핑된 GaN 영역(120)은, 마그네슘, 칼슘, 아연, 베릴륨, 탄소, 및 이들의 조합과 같은(하지만 이에 한정된 것은 아님) p 타입 도펀트에 의해 도핑된다. 일부 실시예에서, p 타입 도핑된 GaN 영역(120)은 MOCVD 또는 또다른 적합한 기술에 의해 형성될 수 있다. 금속 층(168)은 Ti, Mo, Pt, Cr, W, Ni, Al, AlCu, AlSiCu, Cu, 또는 다른 적합한 재료를 포함한다. 도 9에 도시된 실시예에서, 게이트 금속 스택(160a), 소스 및 드레인 컨택(136), 및 GaN 층(112) 내의 2DEG 영역(116)(채널로서)은 E-모드 트랜지스터로서 구성되며, 순방향 바이어스를 위해 게이트 스택에 적용된 포지티브 전압이 충분히 클 때, E-모드 트랜지스터가 턴온된다. 이러한 구성의 트랜지스터는 또한, E-모드 HEMT(high electron mobility transistor)로도 지칭된다.
도 10에서, 게이트 금속 스택(160b)의 금속 층(166)이, AlGaN 층(114)에 인접한 p 타입 도핑된 GaN 영역(120) 위에 배치되는 AlN 층(162)과 직접 접촉하여 배치되는 경우, 결과적인 디바이스는 쇼트키 배리어 다이오드 또는 낮은 문턱 전압의 E-모드 디바이스를 생산한다. 일부 실시예에서, AlN 층(162)은 MOCVD 또는 또다른 적합한 기술에 의해 형성될 수 있다. 일부 실시예에서, p 타입 도핑된 GaN 영역(120)은, 마그네슘, 칼슘, 아연, 베릴륨, 탄소, 및 이들의 조합과 같은(하지만 이에 한정된 것은 아님) p 타입 도펀트에 의해 도핑된다. 일부 실시예에서, p 타입 도핑된 GaN 영역(120)은 MOCVD 또는 또다른 적합한 기술에 의해 형성될 수 있다.
도 11에서, p 타입 도핑된 영역(120)이 생략되고, 게이트 금속 스택(160c)의 금속 층(166)은 AlGaN 층(114)과 직접 접촉하여 배치되며, 결과적인 디바이스는 D-모드(D-mode; depletion mode) 디바이스를 생산한다. 일부 실시예에서, 게이트 금속 스택(160c), 소스 및 드레인 컨택(예를 들어, 오믹 컨택(136)), 및 GAN 층(112) 내의 2DEG 영역(116)은 D 모드 트랜지스터로서 구성되며, 디바이스는 제로 게이트-소스 전압에서 보통 온이다. 따라서, D-모드 트랜지스터는 게이트를 네가티브 전압으로 풀링함으로써 턴오프될 수 있다. 이러한 구성의 트랜지스터는 또한 D-모드 HEMT로도 지칭된다.
그러나, 일부 실시예에서, 도 12에 도시된 바와 같이, 반도체 디바이스는 복수의 E-모드 및/또는 D-모드 HEMT를 가질 수 있다. 도 12에서, 게이트 금속 스택(160a), 소스 및 드레인 컨택(136), 및 GaN 층(112)내의 2DEG 영역(116)(채널로서)을 포함하는 E-모드 HEMT(100a)가 기판(110) 상에 형성된다. 게이트 금속 스택(160c), 소스 및 드레인 컨택(예를 들어, 오믹 컨택(136)), 및 GaN 층(112) 내의 2DEG 영역(116)을 포함하는 D 모드 HEMT(100b)가 기판(110) 상에 형성된다. E-모드 HEMT(100a) 및 D-모드 HEMT(100b)는 오믹 컨택(136)을 공유할 수 있다.
도 13을 참조하면, 앞서 기재된 조성 및 구조물을 갖는 임의의 하나 또는 여러 개의 게이트 금속 스택(160a-160c)일 수 있는 게이트 금속 스택(160)이 반도체 구조물(100) 상에 형성된 후에, 게이트 금속 스택(160) 상에 또다른 ARC 층(170)이 형성된다. ARC 층(170)은 예를 들어 TiN, SiON 또는 다른 적합한 재료로 제조된다. ARC 층(170)은 성막 및 에칭 프로세스에 의해 형성된다. 일부 실시예에서, ARC 층(170)은 스퍼터 성막, 증발 또는 CVD에 의해 성막된다. ARC 층(170)은 약 50 내지 1000 옹스트롬 범위의 두께를 가질 수 있다.
도 14를 참조하면, 기판(110) 상에 층간 유전체(ILD; inter-layer dielectric) 층(180)이 성막된다. ILD 층(180)은 유전체 층(150)과 게이트 금속 스택(160), 및 ARC 층(170)을 덮는다. ILD 층(180)은 평행한 전도성 금속 라인들과 같은 커패시터 특징부들을 격리시키고 지지하는데 이용된다. ILD 층(180)은 유전체 재료로 제조된다. 일부 실시예에서, ILD 층(180)은 산화물, 용융 실리카 글래스(FSG; fluorinated silica glass), SiLKTM, SiN, 또는 다른 적합한 유전체 재료와 같은 낮은 유전 상수(k) 재료(즉, '로우 k' 재료)로 제조된다. 일부 실시예에서, ILD 층(180)의 전기적 절연 특성을 개선하도록 어닐링 프로세스가 수행될 수 있다. 추가적으로, ILD 층(180)은 그의 스텝 커버리지 및 어닐링 특성을 개선하도록 탄소 도핑된 산화물 또는 붕소/인 도핑된 산화물과 같이 도핑될 수 있다. ILD 층(180)의 표면은 평탄화된다. ILD 층(180)을 평탄화하는 프로세스는 CMP 프로세스를 수행하는 것을 포함한다.
도 15를 참조하면, ILD 층(180)에 복수의 비아(182)가 형성된다. 비아(182)는 ARC 층(132, 170)으로 이어진다. 비아(182)는 하나 이상의 에칭 프로세스에 의해 형성될 수 있다. ARC 층(132)을 노출시키도록 에칭 정지 층(134)의 일부가 또한 제거된다. 에칭 프로세스에 이용되는 에천트는, ARC 층(132)과, 에칭 정지 층(134), 유전체 층(150), 및 ILD 층(180)과 같은 다른 층 간의 높은 선택도를 가질 수 있다.
ARC 층(132 및 170)을 노출시키도록 비아(182)가 ILD 층(180)에 형성된 후에, 금속 층(190)이 ILD 층(180) 상에 형성되어 비아(182)를 채운다. 금속 층(190)은 하나 이상의 성막 프로세스에 의해 형성될 수 있다. 성막 프로세스는 스퍼터 성막, 증발 또는 화학적 기상 증착(CVD)일 수 있다. 금속 층(190)은, Ti, Mo, Pt, Cr, W, Ni, Al, AlCu, AlSiCu, Cu, 또는 다른 적합한 재료로 제조된다.
도 16을 참조하면, 금속 층은 패터닝되고, 각각 오믹 컨택(136)에 전기적으로 접속되는 복수의 금속 컨택(192)이 된다. 금속 컨택(192)은 ARC 층(132)에 접속하도록 에칭 정지 층(134)을 관통한다. 일부 실시예에서, 오믹 컨택(136), ARC 층(132) 및 하나 이상의 금속 컨택(192) 중의 하나 이상은 소스 전극(200a)을 형성하고, 오믹 컨택(136), ARC 층(132), 및 하나 이상의 금속 컨택(192) 중의 하나 이상은 드레인 전극(200b)을 형성하고, 게이트 금속 스택(160), ARC 층(170), 및 하나 이상의 금속 컨택(192) 중의 하나 이상은 게이트 전극(200c)을 형성한다.
일부 실시예에서, 게이트 전계판(140)은 게이트 전극(200c)과 드레인 전극(200b) 사이에 배열된다. 게이트 전계판(140)은 소스 전극(200a)에 전기적으로 접속된다. 게이트 전계판(140)의 도입은 변조 게이트(modulation gate)의 역할을 하며, 즉 전류 붕괴 효과를 억제하도록 상태 트랩 간의 표면 누설 효과가 있고, 동시에 게이트 전계판(140)의 도입으로 게이트 전극(200c)과 드레인 전극(200b) 사이의 전기장이 재분포되었다. 게이트 전계판을 형성하지 않는 상황에서, 전기장 세기는 게이트 전극(200c)과 드레인 전극(200b) 사이에 피크 영역을 갖는다. 그러나, 게이트 전계판(140)이 게이트 전극(200c)과 드레인 전극(200b) 사이에 형성될 때, 전기장 강도 최대 영역은 드레인 전극(200b)을 향해 쓰이며, 게이트 전극(200c)과 드레인 전극(200b) 사이의 전기장 피크는 감소되고, 이는 디바이스의 항복 전압을 크게 개선할 수 있다. 또한, 게이트 전계판(140)은 또한 게이트-드레인 커패시턴스(Cgd)를 감소시킨다.
도 17을 참조하면, 본 개시의 일부 실시예에 따른 반도체 디바이스의 개략 평면도이다. 반도체 디바이스는 복수의 E-모드 HEMT 또는 D-모드 HEMT를 포함할 수 있다. 반도체 디바이스는 평행하게 배열된 소스 라인(210), 게이트 라인(220), 드레인 라인(230), 및 게이트 전계판(240)을 포함한다. 게이트 라인(220)은 선형으로 배열된 복수의 게이트 전극(200c)을 포함한다. 드레인 라인(230)은 선형으로 배열된 복수의 드레인 전극(200b)을 포함한다. 일부 실시예에서, 게이트 라인(220)은 소스 라인(210)과 드레인 라인(230) 사이에 배열되고, 게이트 전계판(240)은 게이트 라인(220)과 드레인 라인(230) 사이에 배열된다. 반도체 디바이스는 드레인 라인(230)에 접속된 제1 금속 라인(250)을 더 포함하며 이는 드레인 라인(230)에 수직이다. 반도체 디바이스는, 소스 라인(210), 게이트 라인(220), 드레인 라인(230), 및 게이트 전계판(240)에 수직으로 배열된 제2 금속 라인(260)을 더 포함한다. 소스 라인(210) 및 게이트 전계판(240)은 비아를 통해 제2 금속 라인(260)에 접속되며, 그리하여 게이트 전계판(240)은 제2 금속 라인(260)을 통해 소스 라인(210)에 전기적으로 접속된다. 반도체 디바이스는 게이트 라인(220)에 접속된 제3 금속 라인(270)을 더 포함하며 이는 게이트 라인(220)에 수직이다.
도 18을 참조하면, 본 개시의 일부 실시예에 따른 반도체 디바이스의 개략 평면도이다. 반도체 디바이스는 E-모드 HEMT와 D-모드 HEMT 둘 다를 포함할 수 있다. 반도체 디바이스는, 복수의 소스 라인(210), 복수의 게이트 라인(220), 적어도 하나의 드레인 라인(230), 및 복수의 게이트 전계판(240)을 평행 배열들로 포함한다. 각각의 게이트 라인(220)은 선형으로 배열된 복수의 게이트 전극(200c)을 포함한다. 드레인 라인(230)은 선형으로 배열된 복수의 드레인 전극(200b)을 포함한다. 일부 실시예에서, E-모드 HEMT 및 D-모드 HEMT는 드레인 라인(230)을 공유할 수 있다. 게이트 라인(220)은 소스 라인(210)과 드레인 라인(230) 사이에 배열되고, 게이트 전계판(240)은 게이트 라인(220)과 드레인 라인(230) 사이에 배열된다. 즉, 게이트 전계판(240)은 드레인 라인(230)의 대향 측에 배열되고, 게이트 라인(220)은 게이트 전계판(240)의 대향 측에 배열되고, 소스 라인(210)은 게이트 라인(240)의 대향 측에 배열된다. 반도체 디바이스는 드레인 라인(230)에 접속된 제1 금속(250)을 더 포함하며 이는 드레인 라인(230)에 수직이다. 반도체 디바이스는, 소스 라인(210), 게이트 라인(220), 드레인 라인(230), 및 게이트 전계판(240)에 수직으로 배열된 제2 금속 라인(260)을 더 포함한다. 소스 라인(210) 및 게이트 전계판(240)은 비아를 통해 제2 금속 라인(260)에 접속되며, 그리하여 게이트 전계판(240)은 제2 금속 라인(260)을 통해 소스 라인(210)에 전기적으로 접속된다. 반도체 디바이스는 게이트 라인(220)에 접속된 제3 금속 라인(270)을 더 포함하며 이는 게이트 라인(220)에 수직이다.
반도체 디바이스는 ARC 층 상에 형성된 에칭 정지 층을 포함하며, 그리하여 ARC 층은 게이트 전계판을 형성하는 프로세스 동안 에칭 정지 층에 의해 보호된다. 오믹 컨택의 프로파일이 유지되고, 게이트 전계판을 정의하는 프로세스 동안 오믹 컨택의 금속 손실 문제가 방지될 수 있다.
본 개시의 일부 실시예에 따르면, 반도체 디바이스는, 기판 상의 질화갈륨(GaN) 층, GaN 층 상에 배치된 AlGaN 층, AlGaN 층 상에 배치된 게이트 금속 스택, AlGaN 층 상에 배치된 적어도 하나의 오믹 컨택, 오믹 컨택과 게이트 금속 스택 사이에 배치된 게이트 전계판, 오믹 컨택 상에 형성된 반사 방지 코팅(ARC) 층, 및 ARC 층 상에 형성된 에칭 정지 층을 포함한다.
본 개시의 일부 실시예에 따르면, 반도체 디바이스는, 기판 상의 제1 Ⅲ-Ⅴ 화합물 층, 제1 Ⅲ-Ⅴ 화합물 층 상의 제2 Ⅲ-Ⅴ 화합물 층 - 상기 제1 Ⅲ-Ⅴ 화합물 층의 재료는 상기 제2 Ⅲ-Ⅴ 화합물 층의 재료와 상이함 - , 제2 Ⅲ-Ⅴ 화합물 층 상에 배치된 게이트 금속 스택, 게이트 금속 스택의 대향 측에 배치된 소스 컨택 및 드레인 컨택, 게이트 금속 스택과 드레인 컨택 사이에 배치된 게이트 전계판, 소스 컨택 및 드레인 컨택 상에 형성된 반사 방지 코팅(ARC) 층, 및 ARC 층 상에 형성된 에칭 정지 층을 포함한다.
본 개시의 일부 실시예에 따르면, 반도체를 제조하는 방법은, 기판 상에 제1 Ⅲ-Ⅴ 화합물 층을 형성하는 단계, 제1 Ⅲ-Ⅴ 화합물 층 상에 제2 Ⅲ-Ⅴ 화합물 층을 형성하는 단계 - 상기 제1 Ⅲ-Ⅴ 화합물 층의 재료는 상기 제2 Ⅲ-Ⅴ 화합물 층의 재료와 상이함 - , 제2 Ⅲ-Ⅴ 화합물 층 상에 유전체 층을 형성하는 단계, 유전체 층을 관통하며 제2 Ⅲ-Ⅴ 화합물 층에 접속하는 오믹 컨택을 형성하는 단계, 오믹 컨택 상에 반사 방지 코팅(ARC) 층을 형성하는 단계, ARC 층 상에 에칭 정지 층을 형성하는 단계, 및 성막 및 에칭 프로세스를 사용함으로써 유전체 층 상에 게이트 전계판을 형성하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 상의 질화갈륨(GaN) 층;
    상기 GaN 층 상에 배치된 AlGaN 층;
    상기 AlGaN 층 상에 배치된 게이트 금속 스택;
    상기 AlGaN 층 상에 배치된 적어도 하나의 오믹 컨택(ohmic contact);
    상기 오믹 컨택과 상기 게이트 금속 스택 사이에 배치된 게이트 전계판;
    상기 오믹 컨택 상에 형성된 반사 방지 코팅(ARC; anti-reflective coating) 층; 및
    상기 ARC 층 상에 형성된 에칭 정지 층
    을 포함하는 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 에칭 정지 층은 산화물 또는 실리콘 질화물로 제조되는 것인 반도체 디바이스.
  3. 청구항 1에 있어서, 상기 ARC 층은 TiN으로 제조되는 것인 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 게이트 전계판은 TiN, Ti, Al, AlCu, 또는 Cu로 제조되는 것인 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 ARC 층에 접속하기 위해 상기 에칭 정지 층을 관통하는 금속 컨택을 더 포함하는 반도체 디바이스.
  6. 청구항 1에 있어서, 상기 게이트 금속 스택과 상기 AlGaN 층 사이에 형성된 도핑된 GaN 영역을 더 포함하는 반도체 디바이스.
  7. 청구항 1에 있어서, 상기 AlGaN 층과 상기 GaN 층의 접합부에 2차원 전자 가스(2DEG; two dimensional electron gas) 영역을 더 포함하는 반도체 디바이스.
  8. 청구항 1에 있어서, 상기 적어도 하나의 오믹 컨택은 소스 컨택 및 드레인 컨택을 포함하고, 상기 게이트 전계판은 상기 소스 컨택에 전기적으로 접속되는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 상의 제1 Ⅲ-Ⅴ 화합물 층;
    상기 제1 Ⅲ-Ⅴ 화합물 층 상의 제2 Ⅲ-Ⅴ 화합물 층으로서, 상기 제1 Ⅲ-Ⅴ 화합물 층의 재료는 상기 제2 Ⅲ-Ⅴ 화합물 층의 재료와 상이한 것인, 상기 제2 Ⅲ-Ⅴ 화합물 층;
    상기 제2 Ⅲ-Ⅴ 화합물 층 상에 배치된 게이트 금속 스택;
    상기 게이트 금속 스택의 대향 측에 배치된 소스 컨택 및 드레인 컨택;
    상기 게이트 금속 스택과 상기 드레인 컨택 사이에 배치된 게이트 전계판;
    상기 소스 컨택 및 상기 드레인 컨택 상에 형성된 반사 방지 코팅(ARC) 층; 및
    상기 ARC 층 상에 형성된 에칭 정지 층
    을 포함하는 반도체 디바이스.
  10. 반도체를 제조하는 방법에 있어서,
    기판 상에 제1 Ⅲ-Ⅴ 화합물 층을 형성하는 단계;
    상기 제1 Ⅲ-Ⅴ 화합물 층 상에 제2 Ⅲ-Ⅴ 화합물 층을 형성하는 단계로서, 상기 제1 Ⅲ-Ⅴ 화합물 층의 재료는 상기 제2 Ⅲ-Ⅴ 화합물 층의 재료와 상이한 것인, 상기 제2 Ⅲ-Ⅴ 화합물 층 형성 단계;
    상기 제2 Ⅲ-Ⅴ 화합물 층 상에 유전체 층을 형성하는 단계;
    상기 유전체 층을 관통하며 상기 제2 Ⅲ-Ⅴ 화합물 층에 접속하는 오믹 컨택을 형성하는 단계:
    상기 오믹 컨택 상에 반사 방지 코팅(ARC) 층을 형성하는 단계;
    상기 ARC 층 상에 에칭 정지 층을 형성하는 단계; 및
    성막 및 에칭 프로세스를 사용함으로써 상기 유전체 층 상에 게이트 전계판을 형성하는 단계를 포함하는 반도체 제조 방법.
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