CN114586175B - 半导体器件以及制造半导体器件的方法 - Google Patents

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Abstract

一种半导体器件，包括半导体衬底、第一及第二氮化物半导体层、源极/漏极电极、栅极电极以及第一钝化层。第一氮化物半导体层配置在半导体衬底的上方。第二氮化物半导体层配置在第一氮化物半导体层上，且第二氮化物半导体层的能带隙大于第一氮化物半导体层的能带隙，以形成二维电子气区域。源极/漏极配置在第二氮化物半导体层的上方。栅极电极配置在源极/漏极电极之间。第一钝化层配置在第二氮化物半导体层的上方。第一、第二氮化物半导体层以及第一钝化层的边缘共同在半导体衬底上方形成阶梯状侧壁。阶梯状侧壁包括至少一横向延伸部以及连接横向延伸部的至少两个上升部。

Description

半导体器件以及制造半导体器件的方法
技术领域
本发明总体来说为涉及半导体器件。更具体地说，本发明涉及具有阶梯式侧壁的高电子迁移率晶体管(high electron mobility transistor,HEMT)的半导体器件。
背景技术
近年来，在例如是高功率开关、高频应用器件等半导体器件领域中，开始盛行对高电子迁移率晶体管(high electron mobility transistor；HEMT)的深度研究。HEMT利用具有不同能带隙的两种材料之间的异质结(heterojunction)来形成类似于量子阱(quantumwell)的结构，其可以容许形成一个二维电子气(two-dimensional electron gas；2DEG)区域以满足高功率/高频率器件的需求。除了HEMT外，具有异质结结构的器件，其实例还包括：异质结双极晶体管(heterojunction bipolar transistor；HBT)、异质结场效应晶体管(heterojunction field effect transistor；HFET)以及调制掺杂场效应管(modulation-doped FET；MODFET)。目前，HEMT面临提高产能的需求，以符合大量生产的条件。
发明内容
本揭露内容的其中一方面提供了一种半导体器件，其特征在于，半导体器件包括半导体衬底、第一氮化物半导体层、第二氮化物半导体层、一对源极/漏极(S/D)电极、栅极电极以及第一钝化层。第一氮化物半导体层配置在半导体衬底的上方。第二氮化物半导体层配置在第一氮化物半导体层上，且第二氮化物半导体层所具有的能带隙大于第一氮化物半导体层所具有的能带隙，使两者之间形成的异质结具有二维电子气区域。这些源极/漏极电极配置在第二氮化物半导体层上方。栅极电极配置在第二氮化物半导体层上方并位于这些源极/漏极电极之间。第一钝化层配置在第二氮化物半导体层、源极/漏极电极、栅极电极上方，且第一及第二氮化物半导体层以及第一钝化层的边缘在半导体衬底上方共同形成阶梯状侧壁。阶梯状侧壁包括至少一横向延伸部以及至少二连接横向延伸部的上升部。
根据本揭露内容的另一方面，提供了一种半导体芯片，其特征在于，半导体芯片包括半导体衬底、氮化镓高电子迁移率晶体管、钝化结构以及保护层。半导体衬底具有中央区以及包围中央区的外围区，且外围区定义半导体芯片的边界。氮化镓高电子迁移率晶体管(HEMT)配置于半导体衬底的上方并位于中央区中，且氮化镓高电子迁移率晶体管包括第一氮化物半导体层以及第二氮化物半导体层，且氮化镓高电子迁移率晶体管包括形成于所述第一氮化物半导体层和第二氮化物半导体层之间的异质结以及邻近异质结的二维电子气区域。钝化结构配置在中央区中并覆盖氮化镓高电子迁移率晶体管，其中第一氮化物半导体层、第二氮化物半导体层以及钝化层的边缘共同形成阶梯状结构。保护层配置在钝化结构上方并从中央区延伸至外围区，其中保护层覆盖阶梯状结构并与第一氮化物半导体层、第二氮化物半导体层和钝化结构的边缘共形，使保护层具有至少一第一横向延伸部以及至少一上升部。
根据本揭露内容的另一方面，提供了一种制作半导体器件的方法，其特征在于，半导体器件的制作方法包括以下步骤。第一氮化物半导体层形成在半导体衬底上方。第二氮化物半导体层形成在第一氮化物半导体层上，且第二氮化物半导体层的能带隙比第一氮化物半导体层的能带隙大。一对源极/漏极电极形成在第二氮化物半导体层上方。栅极电极形成在第二氮化物半导体层上方，且栅极电极位于对源极/漏极电极之间。钝化结构形成在第二氮化物半导体层上方，且钝化结构覆盖对源极/漏极电极。移除至少部分钝化结构来形成沟槽。将沟槽加宽加深至显露半导体衬底，且使沟槽在半导体衬底上方具有阶梯状侧壁。形成保护层，且保护层从高于钝化结构的位置延伸至沟槽并覆盖被显露的半导体衬底。
通过应用上述配置，在阶梯状侧壁上形成的保护层可以在形态上配合阶梯状侧壁的外型。保护层可以和阶梯状侧壁共形且不会变形。保护层可以提升一致性，避免在切割时剥离，提升半导体器件/半导体芯片制作过程的良率。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
以下所参照的附图为更详细地描述本发明的实施方式，其中：
图1A为根据本揭露内容的一些实施方式绘示的半导体器件的俯视图；
图1B绘示沿着图1A中剖切符号1B-1B’的剖视图；
图2为根据比较例内容绘示的半导体器件的剖视图；
图3A是带有多个层配置其上的晶圆的俯视图；
图3B绘示沿着图3A中剖切符号3B-3B’的剖视图；
图3C至3M为接着图3B之后的不同步骤；
图4为根据本揭露内容的一些实施方式绘示的半导体器件的剖视图；
图5为根据本揭露内容的一些实施方式绘示的制作半导体器件的步骤；
图6为根据本揭露内容的一些实施方式的半导体器件绘示的剖视图；
图7A至7C为根据本揭露内容的一些实施方式绘示的制作半导体器件的步骤；
图8为根据本揭露内容的一些实施方式绘示的半导体器件的剖视图；
图9为根据本揭露内容的一些实施方式绘示的制作半导体器件的步骤；
图10为根据本揭露内容的一些实施方式绘示的半导体器件的剖视图；
图11A至11C为根据本揭露内容的一些实施方式绘示的制作半导体器件的步骤；
图12为根据本揭露内容的一些实施方式绘示的半导体器件的剖视图；
图13为根据本揭露内容的一些实施方式绘示的制作半导体器件的步骤；以及
图14为根据本揭露内容的一些实施方式绘示的半导体器件的俯视图。
具体实施方式
全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。通过以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式布置在空间中，对此的前提为，本揭露内容的实施方式的优点不因如此布置而偏离。
于下面的描述中，半导体器件和其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围和精神的情况下进行修改，包括添加和/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
图1A是根据本揭露内容的一些实施方式绘示的半导体器件100A的俯视图，且图1B绘示沿着图1A中剖切符号1B-1B’的剖视图。半导体器件100可以是半导体芯片，其包括半导体衬底102以及位于半导体衬底102上方的集成电路组件。在一些实施方式中，可以通过对其上具有多个层或元件的晶圆切割/划片取得半导体芯片。
半导体衬底102具有中央区104以及包围中央区104的外围区106，且外围区106定义半导体器件100A的边界。中央区104可以作为主动区。主动元件(例如集成电路组件或晶体管)可以位于中央区104中。半导体衬底102的示范材料可以例如包括硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、P型掺杂硅(p-doped Si)、N型掺杂硅(n-doped Si)、蓝宝石(sapphire)、半导体、像是硅技术(Silicon-On-Insulator,SOI)等在绝缘衬底上的半导体或其他适合的半导体材料，但本揭露内容不限于此。在一些实施方式中，半导体衬底102可以包括III族元素、IV族元素、V族元素或上述的组合(例如三族-五族化合物)，但本揭露内容不限于此。在其他实施方式中，半导体衬底102可以包括其他一个或多个特征，例如掺杂区域、掩埋层、外延层或上述的组合，但本揭露内容不限于此。
半导体器件100A还包括氮化物半导体层110、氮化物半导体层112、栅极结构114、钝化层120、一对源极/漏极电极122及124、钝化结构126、过孔140及142、图案化导电层144及146以及共形钝化层148、150及152。
氮化物半导体层110配置在半导体衬底102上方。氮化物半半导体层110至少配置在中央区104以及外围区106之中。氮化物半导体层110的示范材料可例如包括氮化物或三-五族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、氮化铝铟镓(InxAlyGa(1-x-y)N，其中x+y≤1)、氮化铝镓(AlyGa(1-y)N，其中y≤1)，但本揭露内容不限于此。
在一些实施方式中，半导体器件100A在半导体衬底102和氮化物半导体层110之间还可以包括未绘示的成核层(nucleation layer)。成核层的示范材料可以包括氮化铝(AlN)，但本揭露内容不限于此。在一些实施方式中，半导体器件100A在半导体衬底102和氮化物半导体层110之间还可以包括未绘示的缓冲层(buffer layer)。缓冲层的示范材料可以包括氮化物或三-五族化合物，像是氮化镓(GaN)、砷化镓(GaAs)、氮化铟(InN)、氮化铝(AlN)、氮化铟镓(InGaN)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)或上述的组合，但本揭露内容不限于此。缓冲层是提供来减少半导体衬底102和形成其上(例如外延生长其上)的层之间的晶格及热应力错位，以解决错位导致的缺陷。
氮化物半导体层112配置在氮化物半导体层110上。氮化物半导体层112配置在中央区104以及外围区106之中。氮化物半导体层112的示范材料可例如包括氮化物或三-五族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、氮化铝铟镓(InxAlyGa(1-x-y)N，其中x+y≤1)、氮化铝镓(AlyGa(1-y)N，其中y≤1)，但本揭露内容不限于此。
氮化物半导体层110以及氮化物半导体层112的示范材料经选择使氮化物半导体层112的能带隙(亦即禁带宽度)大于氮化物半导体层110的能带隙，使两者的电亲缘性(electron affinity)不同并产生异质结在两者之间。举例而言，当氮化物半导体层110是未掺杂的氮化镓层并具有大约3.4电子伏特的能带隙，氮化物半导体层112则可以是能带隙大约为4.0电子伏特的氮化铝镓层。因此，氮化物半导体层110以及氮化物半导体层112各自可以作为通道层以及屏障层。通道层以及屏障层两者之间结合而成的介面产生一个三角位能阱，使电子聚集在此三角位能阱中，进而产生邻近异质结的二维电子气区域113。因此，半导体器件100A可以包含具有至少一高电子迁移率晶体管的封装集成电路。
栅极结构114配置在氮化物半导体层112上。栅极结构114配置在中央区104之中。栅极结构114包括P型掺杂三-五族化合物层116以及导电栅极118。P型掺杂三-五族化合物层116以及导电栅极118堆叠在氮化物半导体层112上。P型掺杂三-五族化合物层116位于氮化物半导体层112和导电栅极118之间。在一些实施方式中，栅极结构114在P型掺杂三-五族化合物层116和导电栅极118之间还可以包括未绘示的介电层。
半导体器件100A是增强型(enhancement mode)器件，当导电栅极118的偏压大约为零时，此器件为正常关断状态。具体而言，P型掺杂三-五族化合物层116与氮化物半导体层112产生PN结来耗尽二维电子气区域113，使二维电子气区域113中对应至栅极结构114的下方位置的区域和剩下的二维电子气区域113相比具有不同的特性(亦即不同的电子浓度)，因此可以阻断。通过此机制，半导体器件100A具有正常关断的特性。换句话说，当没有施加电压至导电栅极118或施加至导电栅极118低于阀值电压(亦即在栅极结构114之下形成反转层所需的最低电压)，二维电子气区域中位于栅极结构114下方的区域会维持阻断，没有电流流动。进一步而言，通过提供P型掺杂三-五族化合物层116，关闭状态时栅极漏电流可以降低而阀值电压可以提高。
P型掺杂三-五族化合物层116的示范材料可以包括P型掺杂三-五族氮化物半导体材料，例如是P型氮化镓(GaN)、P型氮化铝镓(AlGaN)、P型氮化铟(InN)、P型氮化铝铟(AlInN)、P型氮化铟镓(InGaN)、P型氮化铝铟镓(AlInGaN)或上述的组合，但本揭露内容不限于此。在一些实施方式中，P型掺杂材料是通过像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)等P型掺杂剂完成。在一些实施方式中，氮化物半导体层110包含未掺杂氮化镓，氮化物半导体层112包含氮化铝镓，P型掺杂三-五族化合物层116是可以将下方的能带结构向上弯曲并耗尽二维电子气区域113的对应区的P型氮化镓层，使半导体器件100A位于关闭状态。在一些实施方式中，导电栅极118可以包括金属或金属化合物。金属或金属化合物的示范材料可以包括钨(W)、金(Au)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、上述材料的合金或其他金属化合物，但本揭露内容不限于此。在一些实施方式中，导电栅极118的示范材料可以包括氮化物、氧化物、硅化物、掺杂半导体或上述的组合。在一些实施方式中，选择性配置的介电层可以通过一层或多层介电材料形成。示范的介电材料可以包括一层或多层氧化物层、SiOx层、SiNx层、高介电常数介电材料(例如如氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化锆铪(HfZrO)、三氧化二钽(Ta2O3)、氧化硅铪(HfSiO4)、二氧化锆(ZrO2)、氧化硅锆(ZrSiO2)等)或是上述的组合。
钝化层120配置在氮化物半导体层112上方。钝化层120配置在中央区104以及外围区106之中。为了达成保护目的，钝化层120覆盖栅极结构114。钝化层120和栅极结构114共形，并因此具有在栅极结构114上的突出外型。钝化层120的示范材料可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、硅硼氮(SiBN)、碳氮硼化硅(SiCBN)、氧化物、氮化物或其组合，但本揭露内容不限于此。在一些实施方式中，钝化层是多层结构，像是氧化铝/氮化硅(Al2O3/SiN)、氧化铝/氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/氧化硅(AlN/SiO2)或其组合的复合介电层，但本揭露内容不限于此。
源极/漏极电极122及124配置在氮化物半导体层112上。源极/漏极电极122及124配置在中央区104之中。源极/漏极电极122及124位于栅极结构114的相反两侧，亦即栅极结构114位于这些源极/漏极电极122及124之间。栅极结构114和源极/漏极电极122、124可以一并和二维电子气区域113形成氮化镓高电子迁移率晶体管。
源极/漏极电极122及124具有穿过钝化层120并和氮化物半导体层112形成介面的底部。源极/漏极电极122及124具有比底部宽的上部。源极/漏极电极122及124的上部在部分钝化层120上方延伸。
在图1B的示范说明中，左侧及右侧的源极/漏极电极122及124可以各自作为源极和漏极电极。源极/漏极电极122及124相对栅极结构114可以选择配置为不对称。左侧的源极/漏极电极122较右侧的源极/漏极电极124接近栅极结构114。本揭露内容不限于此，源极/漏极电极122及124的配置是可以调整的。
在一些实施方式中，每个源极/漏极电极122及124包括一层或多层共形导电层。在一些实施方式中，源极/漏极电极122及124可以包括金属、合金、掺杂半导体材料(像是掺杂晶体硅)、其他导电材料或上述的组合，但本揭露内容不限于此。源极/漏极电极122及124的示范材料可以包括钛(Ti)、铝硅合金(AlSi)、氮化钛(TiN)或上述的组合。在一些实施方式中，每个源极/漏极电极122及124和氮化物半导体层112形成欧姆接触。源极/漏极电极122及124可以使用钛、铝或其他适当材料来完成欧姆接触。在一些实施方式中，像是氮化硅(SiN)的介电层(未绘示)可以配置在氮化物半导体层112和源极/漏极电极122及124之间。
钝化结构126配置在钝化层120以及源极/漏极电极122以及124上方。钝化结构126配置在中央区104以及外围区106之中。钝化结构126覆盖氮化镓高电子迁移率晶体管。钝化结构126包括钝化层128以及钝化层130。钝化层128覆盖源极/漏极电极122及124。钝化层128和源极/漏极电极122及124的侧壁和顶面形成介面。钝化层130配置在钝化层128上。钝化层128可以作为层间介电层(inter-layer dielectric,ILD)，钝化层130可以作为金属间介电层(inter-metal dielectric,IMD)。钝化层128可以具有平坦的最顶端表面，其可以作为水平基底承载后续步骤在其上所形成的层。举例而言，钝化层128可以具有平坦的最顶端表面，其可以承载钝化层130。钝化层128或130的示范材料可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、硅硼氮(SiBN)、碳氮硼化硅(SiCBN)、氧化物、氮化物或其组合，但本揭露内容不限于此。在一些实施方式中，钝化层可以是多层结构，像是氧化铝/氮化硅(Al2O3/SiN)、氧化铝/氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/氧化硅(AlN/SiO2)或其组合的复合介电层，但本揭露内容不限于此。在一些实施方式中，钝化层128的厚度比钝化层120或氮化物半导体层112的厚度高。
过孔140连接源极/漏极电极122及124并至少穿过钝化层128。至少一过孔140更穿过钝化层120来和导电栅极118形成介面。过孔的示范材料可以包括铜、铝或上述的组合，但本揭露内容不限于此。
图案化导电层144配置在钝化层128上并被钝化层130覆盖。为了达成在电路之间彼此连接的目的，图案化导电层144在栅极结构114以及源极/漏极电极122及124上具有多个金属线。这些金属线各自和过孔140接触，使栅极结构114以及源极/漏极电极122及124可以安排于电路中。举例而言，氮化镓高电子迁移率晶体管可以透过图案化导电层144的这些金属线和其他元件电气连接。在他实施方式中，图案化导电层144可以为了相同目的具有焊盘或走线。
过孔142穿过钝化层130连接图案化导电层144的这些金属线。每个过孔142可以包含导电层142a以及覆盖导电层142a的导电层142b。导电层142b在过孔142的形成过程中可以作为蚀刻停止层。导电层142a的示范材料可以包括铜(Cu)、铝(Al)或上述的组合，但本揭露内容不限于此。导电层142b的示范材料可以包括钛(Ti)、氮化钛(TiN)或上述的组合，但本揭露内容不限于此。
氮化物半导体层110及112、钝化层120以及钝化结构126可以在半导体衬底102上共同形成阶梯状侧壁160。此处“阶梯状侧壁”的用词可以意旨半导体衬底102上具有阶梯状外型的结构，其可以包括至少二上升部162及164和至少一连接上升部162及164的横向延伸部166。阶梯状侧壁160也可以称为阶梯状结构。阶梯状侧壁160可以位于外围区106之中。
在图1B的示范说明中，自阶梯状侧壁160的底部开始(亦即从半导体衬底102和氮化物半导体层110之间的介面开始)，具有上升部164、横向延伸部166以及上升部162。最顶端的上升部162连接钝化结构126的最顶端表面。
在图1B的示范说明中，阶梯状侧壁160的横向延伸部166形成在钝化层128的边缘。钝化层128可以具有横向延伸区132，其边缘形成两个上升部162以及164。换句话说，钝化层128具有上侧面134以及下侧面136，横向延伸区132分开这两者。上侧面134以及下侧面136各自连接横向延伸区132的相反两侧(亦即图1B中横向延伸区132的左侧及右侧边缘)。钝化层128的上侧面134和钝化层130的侧面在横向延伸区132/横向延伸部166的上方形成上升部162。钝化层128的下侧面136、钝化层120的侧面、氮化物半导体层110及112的侧面以及半导体衬底102的侧面在横向延伸区132/横向延伸部166的下方形成上升部164。
阶梯状侧壁160的外型可以让在钝化结构126之后形成的层型态上与产生的此结构配合，因此可以改善半导体器件100A的制作过程的良率。以下将进一步提供与此有关的更多详细说明。
共形钝化层148配置在钝化结构126之上/上方。共形钝化层148自位于阶梯状侧壁160上方的位置沿着阶梯状侧壁160向下延伸到半导体衬底102。共形钝化层148从中央区104往外围区106延伸。共形钝化层148可以作为下方这些层的保护层。共形钝化层148可以包括至少一介电材料。示范性介电材料可以包括一层或多层氧化层、氧化硅(SiOx)层、氮化硅(SiNx)层、具有高介电常数的材料层(如氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化锆铪(HfZrO)、三氧化二钽(Ta2O3)、氧化硅铪(HfSiO4)、二氧化锆(ZrO2)、氧化硅锆(ZrSiO2)等)或是上述的组合，但本揭露内容不限于此。
共形钝化层148覆盖阶梯状侧壁160。共形钝化层148至少覆盖氮化物半导体层110及112、钝化层120以及钝化结构126的边缘。共形钝化层148和阶梯状侧壁160共形，因此也具有阶梯状外型。共形钝化层148对应阶梯状侧壁的那些结构具有横向延伸部以及二上升部。共形钝化层148的横向延伸部位于阶梯状侧壁160的横向延伸部166的上方。共形钝化层148的横向延伸部位于钝化词128的横向延伸区132上方。
半导体衬底102可以容纳共形钝化层148。半导体衬底102具有可以容纳共形钝化层148的凹处103。半导体衬底102的凹处103具有互相连接的侧面和底面(亦即具有共同的边缘/边线)。共形钝化层148延伸并经过氮化物半导体层110的侧面和凹处103之间的介面，接着侧向延伸到凹处103的底面。
有鉴于共形钝化层148延伸至半导体衬底102的凹处103的配置，半导体器件100A的制造过程可以通过形成阶梯状侧壁160来避免良率降低。为了演示图1B的配置如何影响良率，图2是根据比较例的半导体器件10绘示的剖面图。半导体器件10包括具有连续侧壁的(亦即没有任何阶梯状外型)多层堆叠结构14位于衬底12上方，以及位于多层堆叠结构14上方的沉积层16。衬底12和多层堆叠结构14形成深角落处18。
沉积层可以通过溅射镀工艺形成。相对而言，沉积层16可以作为电镀过程中的种子层。因为电镀工艺的首要步骤是形成种子层，因此不管使用哪种工艺(溅射镀工艺或电镀工艺)都需要使用沉积技术。然而，当沉积层16是沿着连续侧壁延伸至衬底12，邻近深角落处18的沉积层16会因为连续侧壁的高度过高累积应力。因此，沉积层16在邻近深角落处18的部分会具有无法预测的外型。举例而言，由于应力累积，这部分的沉积层16可能会形成连续侧壁，也可能会变形并与深角落处18分离，降低良率。沉积层16的变形部分可能会和连续侧壁之间具有间隙(亦即空气间隙)，其会导致半导体器件10在后续过程失败。举例而言，在晶圆上制造多个半导体器件的过程中，其中一个步骤是将晶圆切割为多个彼此分离的半导体器件。当半导体器件变形并与底层分离，将会导致半导体器件剥离、损坏。
再参照图1B，由于阶梯状侧壁160可以在上升部162和横向延伸部166之间增加角落，应力的分布得以重新分布，也实质上降低了深角落处累积的应力(亦即凹处103的侧面和底面之间的位置)。此外，阶梯状侧壁160也可以让共形钝化层148减少平均坡度，以避免共形钝化层148过度累积应力。此处所述的“平均坡度”意思可以是共形钝化层148的高度对延伸长度的比例。举例而言，在固定的高度下，阶梯状侧壁160可以让共形钝化层148具有更长的延伸路径，因此共形钝化层148的平均坡度会被降低。
以上述的方式，共形钝化层148在深角落处的型态可以配合深角落处的外型。举例而言，半导体衬底102的凹处103可以容纳共形钝化层148，且共形钝化层148覆盖凹处103的侧面和底面。在一些实施方式中，共形钝化层148可以完全覆盖凹处103的侧面和底面。因此，除去不需要的变形，共形钝化层148可以改善一致性，因此可以避免在切割过程产生剥离，并改善半导体器件100A制作过程的良率。
此外，相对于凹处103的底面，这些上升部162及164中至少一个可以形成钝角，其可以有助于降低共形钝化层148的平均坡度。在图1B的示范说明中，上升部162及164都相对凹处103的底面倾斜并在两者之间形成钝角。在一些实施方式中，两个上升部162及164相对于凹处103的底面可以形成的两个相同的钝角。在一些其他实施方式中，两个上升部162及164相对于凹处103的底面可以形成两个不同的钝角。
此外，阶梯状侧壁160的横向延伸部166形成在钝化层128的边缘，因此钝化层128相较于其他邻近的层其厚度较高。举例而言，钝化层128的厚度相较氮化物半导体层112以及钝化层120的厚度高。因此，阶梯状侧壁160的横向延伸部166可以避免形成在两个不同的层体之间，以避免降低良率。万一阶梯状侧壁160的横向延伸部166形成在不同层体之间的介面，上层会容易与下层分离，导致良率降低。
共形钝化层150配置在共形钝化层148之上/上方。共形钝化层152配置在共形钝化层150之上/上方。这些共形钝化层150、152从阶梯状侧壁160上方的位置往下朝半导体衬底102的凹处103延伸。这些共形钝化层150及152从中央区104往外围区106延伸。这些共形钝化层150及152可以作为下放各层的保护层。
共形钝化层150可以包括金属或金属化合物。金属或金属化合物例如可以包括钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、上述材料形成的合金或其他金属化合物，但本揭露内容不限于此。共形钝化层152可以包括至少一介电材料。示范性介电材料可以包括一层或多层氧化层、氧化硅(SiOx)层、氮化硅(SiNx)层、具有高介电常数的材料层(如氧化铪(HfO2)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化锆铪(HfZrO)、三氧化二钽(Ta2O3)、氧化硅铪(HfSiO4)、二氧化锆(ZrO2)、氧化硅锆(ZrSiO2)等)或是上述的组合，但本揭露内容不限于此。
本揭露内容提供一种半导体器件的制作方法。图3A至3M绘示半导体器件100A的制作方法中的不同阶段。图3A是承载有多个层的晶圆的俯视图，图3B是根据图3A中剖切符号3B-3B’的剖视图，且图3C至图3M为图3B之后的不同阶段。
参照图3A及图3B，晶圆经设计可以具有多个半导体器件区域302，且这些半导体器件区域302具有主动区204。通过切割划片道(scribe line)，这些半导体器件区域202可以彼此分离。在一些实施方式中，划片道是由沟槽形成，并沿着沟槽切割。以下将提供关于这些沟槽的细节。
如图3B所示，本实施方式提供了半导体衬底102，而氮化物半导体层110以及氮化物半导体层112依序形成在半导体衬底102上方。在一些实施方式中，氮化物半导体层110以及112可以通过沉积技术形成。沉积技术可以包括原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、有机金属化学气相沉积(metal organic chemical vapor deposition,MOCVD)、外延生长或其他适当工序。
栅极结构114形成在氮化物半导体层110及112上方。栅极结构114的形成步骤包括依序形成P型掺杂三-五族化合物层116以及形成导电栅极118。栅极结构114的形成可以通过沉积技术以及一连串的光刻工艺完成。沉积技术可以包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、外延生长或其他适合的工艺，但本揭露内容不限于此。一连串的光刻工艺包括提供光阻层、蚀刻、显影且/或其他适合工艺。
钝化层120被形成来覆盖栅极结构114。钝化层120可以利用沉积技术形成。沉积技术可以包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、外延生长或其他适合的工艺，但本揭露内容不限于此。在形成钝化层120之后，部分钝化层120以至少一蚀刻工艺移除，而形成的开口可以作为源极/漏极区域。
源极/漏极电极122及124形成在这些源极/漏极区域之中以及钝化层120的上方。在一些实施方式中，源极/漏极电极的形成步骤包括利用沉积技术以及一连串的光刻工艺形成多层结构。沉积技术可以包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、外延生长或其他适合的工艺，但本揭露内容不限于此。一连串的光刻工艺包括提供光阻层、蚀刻、显影且/或其他适合工艺，以将多层结构可以图案化为源极/漏极电极122及124。
钝化层128形成在氮化物半导体层112上并覆盖栅极结构114以及源极/漏极电极122及124。在一些实施方式中，钝化层128可以通过沉积技术形成。沉积技术可以包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、外延生长或其他适合的工艺，但本揭露内容不限于此。
在形成钝化层之后，部分钝化层128被移除来在钝化层128之中形成过孔140。过孔140的形成步骤包括在钝化层128之中及上方形成导电层128并移除导电层的剩馀部分。在一些实施方式中，平坦化工艺被使用来移除导电层的剩馀部分。在一些实施方式中，平坦化工艺包括化学机械平坦化(chemical mechanical polish)工艺。
图案化导电层144形成在钝化层128上。图案化导电层144的形成步骤包括利用沉积技术在钝化层128上形成覆盖的导电层。沉积技术可以包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、外延生长或其他适合的工艺，但本揭露内容不限于此。图案化导电层144是通过在覆盖的导电层上实施图案化工艺，使图案化导电层144包含各自和这些过孔140连接的金属线。图案化工艺可以包括光刻、曝光、显影、蚀刻、其他适当工艺或上述的组合。
钝化层130形成在钝化层128上并覆盖图案化导电层144。在一些实施方式中，钝化层130可以通过沉积技术形成。沉积技术可以包括原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、有机金属化学气相沉积(MOCVD)、外延生长或其他适合的工艺。钝化层128以及钝化层130可以一并作为钝化结构126。
在形成钝化层126之后，移除部分钝化层130来让导电层210、212形成在钝化层130之中及其上方。导电层210在导电层212形成之前形成。部分导电层210位于钝化层130以及导电层212之间。
参照图3C，在导电层212的回蚀步骤中，导电层210作为蚀刻停止层，因此回蚀过程会实施至曝光导电层210为止。在回蚀之后，在钝化层上方的部分钝化层210会被移除。导电层210及212的剩馀部分可以作为连接图案化导电层144的这些金属线的过孔142。
参照图3D，具有开口222的光阻层220形成在钝化结构126之上。光阻层220覆盖过孔142。至少一部分钝化层126被光阻层220的开口222暴露。具有开口222的光阻层220可以依序由多个处理方式完成，例如涂层(像是旋涂)、光刻、曝光、显影以及其他适当的工艺。
参照图3E，部分钝化层128及130是利用光阻层移除(亦即图3D中的光阻层220)。沟槽224是通过移除部分钝化层128及130形成。沟槽224可以通过蚀刻技术(像是湿蚀刻或干蚀刻的蚀刻工艺)、雷射技术(雷射穿孔或雷射切割)或其他合适的技术。沟槽224通过蚀刻工艺形成在光阻层的开口(亦即图3D中光阻层220的开口222)的下方。沟槽224的底部226位于钝化层128。此处所述“底部226位于钝化层128”可以指此底部226在钝化层128的最高表面之下并在钝化层128的最底部表面之上。沟槽224具有在其底部上形成钝角的侧壁228。在完成蚀刻工艺之后，移除光阻层。
参照图3F，具有开口232的光阻层230形成在钝化结构126上。光阻层230的开口232比沟槽224的顶部宽。光阻层230的开口232比上述步骤所完成的光阻层的开口宽(亦即图3D中光阻层220的开口222)。光阻层230的开口232暴露部分钝化层126的最顶面。具有开口232的光阻层230可以依序由多个处理方式完成，例如涂层(像是旋涂)、光刻、曝光、显影以及其他适当的工艺。
参照图3G，部分钝化层126、部分钝化层120、部分氮化物半导体层110及112以及部分半导体衬底102是通过光阻层(亦即图3F的光阻层230)移除。移除方法可以通过蚀刻技术(像是干蚀刻或湿蚀刻的蚀刻工艺)、雷射技术(雷射钻孔或雷射切割)或其他适当的技术，但本揭露内容不限于此。
在蚀刻过程中，沟槽224被加宽加深。蚀刻过程在半导体衬底102被沟槽224暴露后终止。在蚀刻过程终止后，半导体衬底102具有蚀刻过程最终形成的沟槽103。因为施加的光阻层(亦即图3F中的光阻层230)具有比沟槽(亦即图3F中的沟槽)还宽的开口，其暴露钝化结构126(如图3F所示)的最顶端部分以及其下的下层部分，通过移除钝化结构126的最顶端部分以及其下的下层部分可以让沟槽224加宽。通过移除沟槽224的底部之下的部分，沟槽224可以加深。因此，蚀刻过程可以让钝化结构126、钝化层120、氮化物半导体层110及112以及半导体衬底102的边缘具有阶梯，进而通过这些元件形成阶梯状侧壁160。由于沟槽224的外型/边界可以被钝化结构126、钝化层120、氮化物半导体层110及112、半导体衬底102的边缘定义，沟槽224在半导体衬底102上也具有的阶梯状侧壁。在蚀刻完毕后，光阻层将被移除。
参照图3H，导电层146形成在钝化结构126之上。导电层146是形成并容纳在半导体衬底102的凹处103的覆盖层。导电层146从高于钝化结构126的位置延伸至沟槽224中并覆盖暴露的半导体衬底102。导电层146可以由沉积工艺形成。举例而言，沉积工艺是物理气相沉积工艺，像是溅射沉积。在一些实施方式中，导电层146可以作为电镀工艺的种子层。如上所述，阶梯状侧壁160可以提升导电层146的一致性，因为导电层146的应力可以分散，而应力可以避免累积在半导体衬底102的凹处103的深角落处，因此导电层146可以避免变形。
参照图3I，具有多个开口的光阻层240形成在导电层146上。光阻层240不会延伸至沟槽224中。导电层146随后的图案化过程是借由所形成的此光阻层240。在随后的图案化过程后，光阻层240可以定义导电层146的位置和形状。在光阻层240下的导电层146在随后的图案化过程后得以保留。具有开口的光阻层240可以依序由多个处理方式完成，例如涂层(像是旋涂)、光刻、曝光、显影以及其他适当的工艺。
参照图3J，图案化工艺利用光阻层(亦即图3I中的光阻层240)在导电层146上实施。如上述内容，被光阻层暴露的部分导电层146会被移除，也因此在沟槽224中的部分导电层146也会被移除。剩馀的导电层146称为图案化导电层146，其可以作为和过孔接触的金属线。
参照图3K，共形钝化层148形成在钝化结构126上方。共形钝化层148覆盖图案化导电层146的这些金属线。共形钝化层148延伸到沟槽224之中。相似而言，阶梯状侧壁160可以防止共形钝化层148的应力累积在半导体衬底102的凹处103的深角落处，其有助于改善所述工艺的良率。
参照图3L，共形钝化层150及共形钝化层152形成在共形钝化层148上方。借由共形钝化层148的阶梯状外型，可以防止共形钝化层150及152在深角落处变形。在一些实施方式中，可以忽略共形钝化层150及152，而共形钝化层148则为形成结构中的最高的层。在一些实施方式中，至少一未绘示的共形钝化层仍可以形成在共形钝化层152上方。共形钝化层的数量是可以调整的。
参照图3M，上述说明的具有多层结构的晶圆被切割为多个彼此分离且不同的半导体器件。在切割过程中，沟槽224可以作为划片区/道250。在一些实施方式中，切割工具可以被控制来沿着和沟槽224重叠的划片区/道250切割共形钝化层140、150及152以及半导体衬底102。由于共形钝化层148、150及152可以和沟槽224的外型完全配合，其可以在切割过程中避免剥落/分离。经切割产生的结构绘示于图1A及图1B。此外，因为共形钝化层148、150、152以及半导体衬底102可以同时切割，它们可以具有呈现连续轮廓的不同侧面。
以下将提供具有阶梯状侧壁的多个不同结构，显示本揭露内容中具有阶梯状侧壁的半导体器件具有高度适应性，且其制作过程具有足够的灵活度。
图4是根据本揭露内容的一些实施方式的半导体器件100B的剖视图。在本实施方式中，图案化导电层146进一步延伸并覆盖半导体衬底102。具体而言，图案化导电层146从位于钝化层126上方的位置进一步向下延伸至半导体衬底102。图案化导电层146直接覆盖阶梯状侧壁160。半导体衬底102的凹处103容纳图案化导电层146。
共形钝化层148位于图案化导电层146的上方。共形钝化层148填满图案化导电层146的这些金属线之间的空间。在半导体衬底102的凹处103中，共形钝化层148的位置位于图案化导电层146的上方。相似地，半导体器件100B是由切割晶圆而得，而图案化导电层146、共形钝化层148、150、152以及半导体衬底102可以具有不同的侧面但具有连续的轮廓。
制作半导体器件100B的过程相似于应用于半导体器件100A的过程。图5是根据本揭露内容的一些实施方式绘示的制作半导体器件100B的其中一步骤。在图5中，光阻层260被修改来进一步覆盖沟槽224中的导电层146。借由光阻层260，图案化导电层146会在图案化过程后直接覆盖阶梯状侧壁160。接着，共形钝化层148、150及152被依序形成在图案化导电层146上，接着在执行晶圆切割后，可以得到图4所绘示的半导体器件100B。
图6是根据本揭露内容的一些实施方式中半导体器件100C的剖视图。在图6中，阶梯状侧壁160的横向延伸部166形成在氮化物半导体层100的边缘。氮化物半导体层110可以在边缘具有横向延伸区111来形成两个上升部162、164。
氮化物半导体层110可以具有被横向延伸区111分开的上侧面110U以及下侧面110L。横向延伸区111的相反两侧(图6中横向延伸区111的左侧和右侧)各自连接上侧面110U以及下侧面110L。上侧面110U以及下侧面110L被共形钝化层148覆盖。横向延伸区111位于共形钝化层148的横向延伸部下方。在一些实施方式中，上侧面110U以及下侧面110L完全被共形钝化层148覆盖。
氮化物半导体层110的上侧面110U和氮化物半导体层112、钝化层120以及钝化结构126的侧面在横向延伸区111上形成上升部162。氮化物半导体层110的下侧面110L以及半导体衬底102的凹处103的侧面在横向延伸区111下方形成上升部164。
因为氮化物半导体层110的厚度相对于邻近的层的厚度高，阶梯状侧壁160的横向延伸部166形成在氮化物半导体层110的边缘。举例而言，氮化物半导体层110的厚度相对较氮化物半导体层112以及钝化层120的厚度高。因此，阶梯状侧壁160的横向延伸部166可以避免形成在不同层之间的介面上，所以可以避免良率降低。
制作半导体器件100C的过程相似于应用于半导体器件100A的过程。图7A至图7C是根据本揭露内容的一些实施方式绘示的制作半导体器件100C的多个步骤。在图7A中，沟槽224的深度较图3E的沟槽224的深度深。沟槽224暴露氮化物半导体层110。蚀刻过程会在部分氮化物半导体层110被移除后停止。沟槽224是通过移除部分的钝化结构126、钝化层120以及氮化物半导体层110以及112来形成。
参照图7B，具有开口272的光阻层270形成在钝化结构126上。光阻层270的开口272比沟槽224的最高部分还宽。光阻层270的开口272比上述蚀刻过程所完成的光阻层的开口宽(亦即图3D中光阻层220的开口222)。光阻层270的开口272暴露部分钝化层126的最顶面。具有开口272的光阻层270可以依序由多个处理方式完成，例如涂层(像是旋涂)、光刻、曝光、显影以及其他适当的工艺。
参照图7C，部分钝化层126、部分钝化层120、部分氮化物半导体层110及112以及部分半导体衬底102是由光阻层移除(亦即图7A中的光阻层270)。移除方法可以通过蚀刻技术(像是干蚀刻或湿蚀刻的蚀刻工艺)、雷射技术(雷射钻孔或雷射切割)或其他适当的技术，但本揭露内容不限于此。
在蚀刻过程中，沟槽224被加宽及加深。蚀刻过程在半导体衬底102被暴露后停止。半导体衬底102在蚀刻过程结束后具有蚀刻过程所留下的凹处103。通过将沟槽224加宽加深，蚀刻过程可以将钝化结构126、钝化层120、氮化物半导体层110及112以及半导体衬底102的边缘具有阶梯，以在半导体衬底102的上方形成阶梯状侧壁160。在此之后，图案化导电层146及这些共形钝化层148、150及152依序形成在钝化结构126上，接着对晶圆切割，进而取得图6所示的半导体器件100C。
图8是根据本揭露内容的一些实施方式绘示的半导体器件100D的剖视图。在图8的实施方式中，图案化导电层146延伸并覆盖半导体衬底102。具体而言，图案化导电层146更从位于钝化结构126上方的位置向下延伸至半导体衬底102。图案化导电层146直接覆盖阶梯状侧壁160。图案化导电层146在氮化物半导体层110改变两次延伸方向。半导体衬底102的凹处103容纳图案化导电层146。
共形钝化层148在图案化导电层146上方。共形钝化层148填满图案化导电层146的这些金属线之间的空间。在半导体衬底102的凹处103中，共形钝化层148的位置位于图案化导电层146的上方。相似地，因为是通过切割晶圆来获得半导体器件100D，图案化导电层146、共形钝化层148、150、152以及半导体衬底102具有不同的侧面但具有连续的轮廓。
制作半导体器件100D的过程相似于应用于半导体器件100C的过程。图9是根据本揭露内容的一些实施方式绘示的制作半导体器件100D的步骤。在图9中，被修改的光阻层280覆盖了沟槽224中的导电层146。在利用光阻层280执行图案化过程之后，图案化导电层146会直接覆盖阶梯状侧壁160。在此之后，共形钝化层148、150及152依序形成在图案化导电层146上，接着切割晶圆，获得图8所绘示的半导体器件100D。
图10是根据本揭露内容的一些实施方式绘示的半导体器件100E的剖视图。在图10中，阶梯状侧壁160具有三个上升部162、164及165。阶梯状侧壁160更具有两个各自形成在氮化物半导体层110边缘及钝化层128边缘的横向延伸部166、167。横向延伸部166连接上升部162以及上升部164。横向延伸部167连接上升部164以及上升部165。半导体器件100E的阶梯状侧壁160的外型为半导体器件100A及100C的这些阶梯状侧壁160的组合。上升部162、164及165以及横向延伸部166、167一并形成/产生阶梯状侧壁160的多个阶梯。
钝化层130的侧面以及钝化层128的上侧面形成上升部162。钝化层128的下侧面、钝化层120及氮化物半导体层112的这些侧面以及氮化物半导体层110的上侧面形成上升部164。钝化层128的下侧面以及以及半导体衬底102的凹处103的侧面形成上升部165。钝化层128的下侧面和氮化物半导体层110的上侧面位于横向延伸部166和横向延伸部167之间。
制作半导体器件100E的过程相似于应用于半导体器件100A及半导体器件100C的过程。图11A至11C是根据本揭露内容的一些实施方式绘示的制作半导体器件100E的多个步骤。在图11A中，沟槽224比图3G的沟槽224浅。沟槽224有经过一次加宽及加深。沟槽224暴露氮化物半导体层110。蚀刻过程在移除部分氮化物半导体层110后停止。通过去除部分钝化结构126，钝化层120以及氮化物半导体层110和112来加宽和加深沟槽224。沟槽224的底部和半导体衬底之间被氮化物半导体层110的至少一部分隔开，而半导体衬底102则在第一次加宽和加深之后维持相同的状态。
参照图11B，具有开口292的光阻层290形成在钝化层126上。光阻层290的开口292比沟槽224的最顶部宽。光阻层290的开口292比上述蚀刻过程所完成的光阻层的开口宽(亦即初期形成沟槽224或用来第一次加宽及加深的沟槽224的光阻层)。部分钝化结构126的最顶部表面被光阻层290的开口292暴露。具有开口292的光阻层可以依序由多个处理方式完成，例如涂层(像是旋涂)、光刻、曝光、显影以及其他适当的工艺。
参照图11C，通过使用光组层(亦即图11B的光阻层290)去除部分钝化结构126、部分钝化层120、部分氮化物半导体层110和112以及部分半导体衬底102。移除方法可以通过蚀刻技术(像是干蚀刻或湿蚀刻的蚀刻工艺)、雷射技术(雷射钻孔或雷射切割)或其他适当的技术，但本揭露内容不限于此。
在蚀刻过程中，沟槽224被加宽和加深，且蚀刻阔成在暴露半导体衬底102之后停止。当蚀刻过程停止时，半导体衬底102具有由蚀刻过程产生的凹部103。通过加宽和加深沟槽224，蚀刻工艺可以使钝化结构126，钝化层120，氮化物半导体层110和112以及半导体衬底102的边缘具有阶梯状侧壁160，其在半导体衬底102上方具有两个台阶。在此之后，在钝化结构126上依序形成图案化的导电层146和共形钝化层148、150和152，接着切割晶圆，从而获得如图10所示的半导体器件100E。
图12是根据本揭露内容的一些实施方式绘示的半导体器件100F的剖视图。本实施例与先前实施例之间的至少一个区别是图案化导电层146延伸以覆盖半导体衬底102。具体而言，图案化导电层146进一步从钝化结构126的上方位置向下延伸至半导体衬底102。图案化导电层146直接覆盖阶梯状侧壁160。图案化导电层146在钝化结构126的边缘处改变两次延伸方向，然后在氮化物基半导体层110改变两次延伸方向。半导体衬底102的凹处103容纳图案化导电层146。
共形钝化层148位于图案化导电层146上方。共形钝化层148填满图案化导电层146的这些金属线之间的空间。在半导体衬底102的凹处103中，共形钝化层148位于在图案化导电层146上方的位置。相似地，因为是通过切割晶圆而获得半导体器件100F，因此图案化导电层146，共形钝化层148、150和152以及半导体衬底102具有不同的侧面但具有连续的轮廓。
制作半导体器件100F的过程相似于应用于半导体器件100E的过程。图13是根据本揭露内容的一些实施方式绘示的制作半导体器件100F的步骤。在图13中，修改后的光阻层294进一步覆盖沟槽224中的导电层146。在用光阻层294执行图案化过程后，图案化导电层146直接覆盖阶梯状侧壁160。在此之后，在图案化导电层146上依序形成保形钝化层148、150和152，接着切割晶圆，从而获得如图12所示的半导体器件100F。
图14是根据揭露内容中的一些实施方式绘示的半导体器件100G的俯视图。在图14中，半导体器件100G的阶梯状侧壁160L以及160R具有不同的宽度W1以及W2。阶梯状侧壁160L和160R位于中心区域104的相对两侧并且在同一外围区106内。不同的宽度W1和W2可能是通过对晶圆作不对称切割。举例而言，从半导体装置100G的左侧的划片道到半导体装置100G的中心的距离与从半导体装置100G的右侧的划片道到半导体装置100G的中心的距离不同。
本揭露内容的上述内容是提供来举例说明，其目的并非将本揭露内容耗尽或限制至这些详细说明内容。本领域技术人员可以对其作多种显而易见的修改、改良。
以上所选、所述的实施方式是为了最清楚说明本揭露内容的原理以及实际应用，使本领域的其他技术人员能够理解本揭露内容的各种实施方式和适合于特定用途的各种修改。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。当这些用语和事件或情况一并使用时，其包括此事件或情况精确发生的实施方式，以及类似此事件或情况发生的实施方式。举例而言，当这些用语和数值一并使用时，此用词可以包括相等此数值的±10％或更少的数值范围，像是相等此数值的±5％或更少的范围、相等此数值的±4％或更少的范围、相等此数值的±3％或更少的范围、相等此数值的±2％或更少的范围、相等此数值的±1％或更少的范围、相等此数值的±0.5％或更少的范围、相等此数值的±0.1％或更少的范围、相等此数值的±0.05％或更少的范围。“实质上共平面”意旨两个表面位于数千分尺以内或相同平面的范围，像是位于40千分尺以内、30千分尺以内、20千分尺以内、10千分尺以内、1千分尺以内或位在相同平面。
例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本公开的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。

Claims (20)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
第一氮化物半导体层，配置在所述半导体衬底的上方；
第二氮化物半导体层，配置在所述第一氮化物半导体层上，且所述第二氮化物半导体层的能带隙比所述第一氮化物半导体层的能带隙大，以在所述第一氮化物半导体层和所述第二氮化物半导体层之间形成具有二维电子气区域的异质结；
一对源极/漏极电极，配置在所述第二氮化物半导体层的上方；
栅极电极，配置在所述第二氮化物半导体层的上方并位于所述源极/漏极电极之间；
第一钝化层，配置在所述第二氮化物半导体层、所述源极/漏极电极以及所述栅极电极的上方，其中所述第一氮化物半导体层、所述第二氮化物半导体层以及所述第一钝化层的边缘共同在所述半导体衬底上形成阶梯式侧壁，且所述阶梯式侧壁包括至少一横向延伸部以及至少二个上升部，且所述二个上升部连接所述横向延伸部；以及
共形钝化层，配置于所述第一钝化层的上方，所述共形钝化层从所述阶梯状侧壁上方的位置沿着所述阶梯状侧壁朝下延伸至所述半导体衬底，其中所述半导体衬底具有凹处，所述凹处容置所述共形钝化层，且每个所述上升部与所述凹处的底面形成钝角。
2.如权利要求1所述的半导体器件，其特征在于，所述第一氮化物半导体层在其边缘具有横向延伸区域，所述横向延伸区域形成所述阶梯式侧壁的所述二个上升部。
3.如权利要求2所述的半导体器件，其特征在于，所述第一氮化物半导体层具有上侧面以及下侧面，且所述上侧面以及所述下侧面各自连接所述横向延伸区域的相反两侧，且所述第一氮化物半导体层的所述下侧面和所述半导体衬底的侧面具有连续的轮廓(continuous profile)。
4.如权利要求1所述的半导体器件，其特征在于，所述第一钝化层在其边缘具有横向延伸区域，所述横向延伸区域形成所述阶梯式侧壁的所述二个上升部。
5.如权利要求4所述的半导体器件，其特征在于，所述第一钝化层具有上侧面以及下侧面，且所述上侧面和所述下侧面各自连接所述横向延伸区域的相反两侧，且所述第一钝化层的所述下侧面以及所述半导体衬底的侧面形成相同的所述上升部。
6.如权利要求1所述的半导体器件，其特征在于，所述第一氮化物半导体层以及所述第一钝化层各自在其边缘具有第一横向延伸区域和第二横向延伸区域，以形成多个阶梯。
7.如权利要求6所述的半导体器件，其特征在于，所述第一钝化层具有下侧面，所述第一氮化物半导体层具有上侧面，其低于所述第一钝化层的所述下侧面，且所述第一钝化层的所述下侧面以及所述第一氮化物半导体层的所述上侧面位于所述第一横向延伸区域和所述第二横向延伸区域之间。
8.如权利要求1所述的半导体器件，其特征在于，还包括：
多个第一过孔，穿过所述第一钝化层并各自连接源极/漏极电极以及栅极电极；
第一图案化导电层，在所述第一钝化层上，所述多个第一过孔各自连接所述第一图案化导电层；
第二钝化层，配置在所述第一钝化层上并覆盖所述第一图案化导电层；
多个第二过孔，穿过所述第二钝化层并连接所述第一图案化导电层；以及
第二图案化导电层，配置在所述第二钝化层上并覆盖所述多个第二过孔，其中所述共形钝化层从所述第二图案化导电层上方的位置向下延伸。
9.如权利要求8所述的半导体器件，其特征在于，所述半导体衬底具有凹处，所述凹处容置所述第二图案化导电层，所述第二图案化导电层延伸并覆盖于所述凹处中共同形成边界的侧面以及底面。
10.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底和所述共形钝化层具有连续的末端侧面。
11.一种半导体芯片，其特征在于，包括：
半导体衬底，具有中央区以及包围所述中央区的外围区，且所述外围区定义所述半导体芯片的边界；
氮化镓高电子迁移率晶体管(HEMT)配置于所述半导体衬底的上方并位于所述中央区中，且所述氮化镓高电子迁移率晶体管包括第一氮化物半导体层以及第二氮化物半导体层，且所述氮化镓高电子迁移率晶体管包括形成于所述第一氮化物半导体层和所述第二氮化物半导体层之间的异质结以及邻近所述异质结的二维电子气区域；
钝化结构，配置在所述中央区中并覆盖所述氮化镓高电子迁移率晶体管，其中所述第一氮化物半导体层、所述第二氮化物半导体层以及所述钝化结构的边缘共同形成阶梯状结构；以及
保护层，配置在所述钝化结构上方并从所述中央区延伸至所述外围区，其中所述保护层覆盖阶梯状结构并与所述第一氮化物半导体层、所述第二氮化物半导体层和所述钝化结构的边缘共形，使所述保护层具有至少一第一横向延伸部以及至少一上升部，其中所述半导体衬底具有凹处，所述凹处容置所述保护层，且所述上升部与所述凹处的底面形成钝角。
12.如权利要求11所述的半导体芯片，所述第一氮化物半导体层具有第二横向延伸部，所述第二横向延伸部位于所述第一横向延伸部之下。
13.如权利要求12所述的半导体芯片，所述第一氮化物半导体层具有上侧面以及下侧面，所述上侧面和所述下侧面被所述保护层覆盖并各自连接所述第二横向延伸部的相反两侧。
14.如权利要求11所述的半导体芯片，所述钝化结构包括第一钝化层，所述第一钝化层具有第二横向延伸部，所述第二横向延伸部位于所述第一横向延伸部下方。
15.如权利要求14所述的半导体芯片，所述第一钝化层具有上侧面以及下侧面，所述上侧面和所述下侧面被所述保护层覆盖并各自连接所述第二横向延伸部的相反两侧，且所述第一钝化层的所述下侧面以及所述半导体衬底的侧面形成相同的所述上升部。
16.如权利要求11所述的半导体芯片，所述第一氮化物半导体层以及所述钝化结构各自具有第一横向延伸部以及第二横向延伸部，所述第一横向延伸部以及所述第二横向延伸部在所述阶梯状结构中产生至少二阶梯。
17.如权利要求16所述的半导体芯片，所述钝化结构具有下侧面，所述第一氮化物半导体层具有上侧面，其位置低于所述钝化结构的所述下侧面，且所述钝化结构的所述下侧面以及所述第一氮化物半导体层的所述上侧面位于所述第一横向延伸部以及所述第二横向延伸部之间。
18.一种制作半导体器件的方法，包括：
在半导体衬底上方形成第一氮化物半导体层；
在所述第一氮化物半导体层上形成第二氮化物半导体层，且所述第二氮化物半导体层的能带隙比所述第一氮化物半导体层的能带隙大；
形成一对源极/漏极电极在所述第二氮化物半导体层上方；
形成栅极电极在所述第二氮化物半导体层上方，且所述栅极电极位于所述对源极/漏极电极之间；
在所述第二氮化物半导体层上方形成钝化结构，且所述钝化结构覆盖所述对源极/漏极电极；
移除至少部分所述钝化结构来形成沟槽；
将所述沟槽加宽加深至显露所述半导体衬底，且使所述沟槽在所述半导体衬底上方具有阶梯状侧壁；以及
形成保护层，所述保护层从高于所述钝化结构的位置延伸至所述沟槽并覆盖被显露的所述半导体衬底，其中所述保护层还延伸至半导体衬底的凹处，使得所述凹处容置所述保护层，且所述保护层的一部分与所述凹处的底面形成钝角。
19.如权利要求18所述的方法，还包括：
在形成所述沟槽之前，形成具有第一孔的第一光阻层在所述钝化结构上，并通过第一蚀刻过程在所述第一孔下方形成所述沟槽；以及
在形成所述沟槽之后，形成具有第二孔的第二光阻层在所述钝化结构上，且所述第二孔较所述沟槽宽，且第二蚀刻过程利用所述第二光阻层对所述沟槽进行所述加宽加深的步骤。
20.如权利要求18所述的方法，还包括：
沿着和所述沟槽重叠的切割线切割所述保护层以及所述半导体衬底。
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