CN118103991A - 氮化物基半导体器件及其制造方法 - Google Patents

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Abstract

一种氮化物基半导体器件，包括第一氮化物基半导体层，第二氮化物基半导体层，源极，漏极，掺杂的氮化物基半导体层以及栅极。源极设置在第二氮化物基半导体层上，并包括第一导电层和第二导电层。漏极设置在第二氮化物基半导体层上，并包括第三导电层和第四导电层。掺杂的氮化物基半导体层设置在第二氮化物基半导体层上并位于源极和漏极之间。栅极设置在掺杂的氮化物基半导体层上并位于源极和漏极之间，并包括第五导电层和第六导电层。第二导电层，第四导电层和第六导电层具有相同的材料。

Description

氮化物基半导体器件及其制造方法
技术领域
一般地，本发明涉及氮化物基半导体装置。更具体地说，本发明涉及一种具有氮化物基导电层的氮化物基半导体封装器件。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的研究越来越盛行，特别是对于高功率开关和高频应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面以形成量子阱状结构，其容纳二维电子气(2DEG)区域，以满足高功率/频率器件的需求。除了HEMT之外，具有异质结构的器件的例子还包括异质结双极晶体管(HBT)，异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
发明内容
在一个方面中，本发明提供了一种氮化物基半导体器件。所述氮化物基半导体器件包括第一氮化物基半导体层，第二氮化物基半导体层，源极，漏极，掺杂的氮化物基半导体层和栅极。第二氮化物基半导体层设置在第一氮化物基半导体层上，并且其带隙大于第一氮化物基半导体层的带隙。源极设置在第二氮化物基半导体层上，并包括第一导电层和堆叠在第一导电层上的第二导电层。漏极设置在第二氮化物基半导体层上，并包括第三导电层和堆叠在第三导电层上的第四导电层。掺杂的氮化物基半导体层设置在第二氮化物基半导体层上并位于源极和漏极之间。栅极设置在掺杂的氮化物基半导体层上并位于源极和漏极之间，并且包括第五导电层和堆叠在第五导电层上的第六导电层。第二导电层，第四导电层和第六导电层具有相同的材料。
在另一个方面中，本发明提供了一种用于制造氮化物基半导体器件的方法。形成第一氮化物基半导体层。在第一氮化物基半导体层上形成第二氮化物基半导体层。在第二氮化物基半导体层上形成掺杂的氮化物基半导体层。在掺杂的氮化物基半导体层上形成氮化物基导电层。形成保护层以覆盖掺杂的氮化物基半导体层和氮化物基导电层。在保护层中形成第一孔和第二孔，以分别暴露第二氮化物基半导体层的一部分和氮化物基导电层的一部分。通过相同的光刻工艺，在第一孔中形成源极并且在第二孔中形成栅极。
在再一个方面中，本发明提供了一种氮化物基半导体器件。该氮化物基半导体器件包括第一氮化物基半导体层，第二氮化物基半导体层，掺杂的氮化物基半导体层，保护层，源极，漏极和栅极。第二氮化物基半导体层设置在第一氮化物基半导体层上，并且其带隙大于第一氮化物基半导体层的带隙。掺杂的氮化物基半导体层设置在第二氮化物基半导体层上。保护层设置在第二氮化物基半导体层上并覆盖掺杂的氮化物基半导体层。源极和漏极设置在第二氮化物基半导体层上并穿透保护层以与第二氮化物基半导体层接触。栅极设置在掺杂的氮化物基半导体层上并位于源极和漏极之间。源极，漏极和栅极的端部位于保护层的顶表面上并具有基本上相同的厚度。
通过上述配置，在本发明中，在形成源极，漏极和栅极之前，在掺杂的氮化物基半导体层上形成氮化物基导电层以在它们之间形成肖特基接触。氮化物基导电层可以避免欧姆导电层对肖特基接触的影响，从而可以保持肖特基接触的电特性。这样，源极，漏极和栅极可以在相同的制造阶段形成，从而源极，漏极和栅极可以具有相似或相同的电极结构。因此，氮化物基半导体器件可具有低制造成本。
附图说明
当结合附图阅读时，可以根据以下详细描述容易理解本发明的各个方面。应当注意的是，各种特征可以不按比例绘制。即，为清楚起见，可以任意增加或减小各种特征的尺寸。在下文中参考附图更详细地描述本发明的实施例，其中：
图1是根据本发明的一些实施例的氮化物基半导体器件的垂直截面图；
图2A，图2B，图2C和图2D示出了根据本发明的一些实施例的用于制造氮化物基半导体器件的方法的不同阶段；
图3是根据本发明的一些实施例的氮化物基半导体器件的垂直截面图；以及
图4是根据本发明的一些实施例的氮化物基半导体器件的垂直截面图。
具体实施方式
在附图和详细描述中使用相同的附图标记来表示相同或相似的部件。根据以下详细描述并结合附图将容易理解本发明的实施例。
诸如“上”，“下”，“左”，“右”，“顶”，“底”，“垂直”，“水平”，“侧”，“较高”，“较低”等的空间描述是相对于某一部件或某一组部件，或一个部件或一组部件的某一平面来指定的，以用于图中所示部件的定向。应当理解的是，这里使用的空间描述仅用于说明的目的，并且这里描述的结构的具体实现可以以任何取向或方式在空间上布置，只要这种布置不偏离本发明的精神。
此外，应注意的是，受限于器件制造条件，在实际器件中，描绘为近似矩形的各种结构的实际形状可以是弯曲的，或具有圆角，或具有稍微不均匀的厚度等。直线和直角仅用于方便表示层和特征。
在下面的描述中，半导体器件/晶粒/封装以及用于制造其的方法被阐述为优选示例。显而易见的是，在不脱离本发明的范围和精神的情况下，可以进行修改，包括添加和/或替换。可以省略具体细节以免出现混淆。然而，撰写本发明的目的是为了使本领域技术人员能够实践其教导而无需过多的实验。
图1是根据本发明的一些实施例的氮化物基半导体器件的垂直截面图。
参考图1，氮化物基半导体器件1A包括衬底10，缓冲层12，氮化物基半导体层14、16，源极20，漏极22，掺杂的氮化物基半导体层30，氮化物基导电层32，栅极34和保护层40。
衬底10可以是半导体衬底。衬底10的示例性材料可以包括，但不限于，Si，SiGe，SiC，砷化镓，p掺杂的Si，n掺杂的Si，蓝宝石，绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底10可以包括(但不限于)III族元素，IV族元素，V族元素，或其组合(例如，III-V化合物)。在其它实施例中，衬底10可以包括(但不限于)一个或多个其它特征，例如掺杂区，掩埋层，外延(epi)层或其组合。
缓冲层12设置在衬底10和氮化物基半导体层14之间。缓冲层12可以配置成减少衬底10与氮化物基半导体层14之间的晶格及热失配，从而克服由失配/差异引起的缺陷。缓冲层12可以包括III-V化合物。III-V化合物可包括，但不限于，铝，镓，铟，氮或其组合。因此，缓冲层12的示例性材料可以进一步包括，但不限于，GaN，AlN，AlGaN，InAlGaN或其组合。
在一些实施例中，半导体器件1A还可以包括成核层(未示出)。成核层可以形成在衬底10和缓冲层之间。成核层可以被配置为提供过渡以适应衬底10和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可以包括，但不限于，AlN或任何其合金。
氮化物基半导体层14可以设置在缓冲层12上。氮化物基半导体层16可以设置在氮化物基半导体层14上。氮化物基半导体层14的示例性材料可以包括，但不限于，氮化物或III-V族化合物，例如GaN，AlN，InN，InxAlyGa(1-x-y)N(其中x+y≤1)，或AlxGa(1-x)N(其中x≤1)。氮化物基半导体层16的示例性材料可以包括，但不限于，氮化物或III-V族化合物，例如GaN，AlN，InxAlyGa(1-x-y)N(其中x+y≤1)，或AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层14和16的示例性材料，以使得氮化物基半导体层16的带隙(即，禁带宽度)大于/高于氮化物基半导体层14的带隙，从而使其电子亲和力彼此不同并在其间形成异质结。例如，当氮化物基半导体层14是带隙约为3.4eV的未掺杂GaN层时，氮化物基半导体层16可以选择为带隙约为4.0eV的AlGaN层。这样，氮化物基半导体层14和16可以分别用作沟道层和阻挡层。在沟道层和阻挡层之间的键合界面处产生三角形阱电位，使得电子在三角形阱中累积，从而产生与异质结相邻的二维电子气(2DEG)区。因此，半导体器件1A可以包括至少一个基于GaN的高电子迁移率晶体管(HEMT)。
通常，需要源极/漏极具有低接触电阻以避免降低器件的效率，因此源极/漏极与其下的氮化物基半导体层之间的接触可选择为欧姆接触。要求栅极具有相对较高的接触电阻以避免过大的导通电流，因此栅极与其下的氮化物基半导体层之间的接触可选择为肖特基接触。
为了实现不同的电接触，应当在不同的制造阶段制造栅极和源/漏极，这导致了高制造成本。
至少为了避免上述问题，本发明提供了一种新颖的结构。详细的结构及其制造方法将在下面充分描述。
首先，在形成栅极34、源极20和漏极22之前，在氮化物基半导体层16上依次形成用于使器件达到期望状态(例如，增强模式)的掺杂的氮化物基半导体层30和氮化物基导电层32。
所形成的掺杂的氮化物基半导体层30设置在氮化物基半导体层16上。掺杂的氮化物基半导体层30与氮化物基半导体层16接触。
所形成的氮化物基导电层32设置在氮化物基半导体层30上。氮化物基导电层32与掺杂的氮化物基半导体层30接触。氮化物基导电层32可以形成为比掺杂的氮化物基半导体层30更窄。
在一些实施例中，掺杂的氮化物基半导体层30可以是p型掺杂的III-V半导体层。掺杂的氮化物基半导体层30的示例性材料可以包括，但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型GaN，p型AlGaN，p型InN，p型AlInN，p型InGaN，p型AlInGaN或其组合。在一些实施例中，通过使用p型杂质(例如Be，Zn，Cd和Mg)来实现p型掺杂材料。在一些实施例中，氮化物基导电层32可以是氮化钛(TiN)。因此，可以在其间形成肖特基接触SC(或肖特基二极管)。
然后，形成中间保护层以覆盖所得的结构。在中间保护层上执行构图工艺以形成孔H1-H3，从而形成具有孔H1-H3的保护层40。预先设置孔H1，H3以分别容纳源极20和漏极22。孔H1，H3暴露氮化物基半导体层16的顶表面162的不同部分。孔H1的位置可以看作是源区。孔H3的位置可以看作是漏区。孔H1由保护层40的侧表面SS1限定。孔H3由保护层40的侧表面SS3限定。孔H1，H3可以具有基本上相同的深度。
应注意的是，在前述图案化工艺期间，不仅移除中间保护层的一部分，而且移除氮化物基导电层32的一部分，使得氮化物基导电层32具有凹陷的顶表面RS和连接到凹陷的顶表面RS的侧表面SS21。凹陷的顶表面RS背离掺杂的氮化物基半导体层30。氮化物基导电层32的凹陷的顶表面RS由蚀刻工艺形成。氮化物基导电层32可用于保护掺杂的氮化物基半导体层30。由于氮化物基导电层32提供比氮化物基导电层32更简本发明的功能，因此与在掺杂的氮化物基半导体层30上发生的损伤相比，氮化物基导电层32上的轻微损伤是可接受的。对掺杂的氮化物基半导体层30的损伤可能导致不希望的漏电流。
预设为容纳栅极34的孔H2由氮化物基导电层32的凹陷的顶表面RS和侧表面SS21以及保护层40的侧表面SS22共同限定。孔H2暴露氮化物基导电层32的凹陷的顶表面RS。孔H2的位置可以看作是栅极区域。由于氮化物基导电层32和掺杂的氮化物基半导体层30的结构，孔H2的深度形成为比孔H1，H3的深度浅。
在一些实施例中，氮化物基导电层32和保护层40的侧表面SS21，SS1，SS22，SS3可以是倾斜的侧表面。
在一些实施例中，源极20，漏极22和栅极34中的每一个(但不限于)被设计为形成为具有复合电极结构，这意味着源极20，漏极22和栅极34中的每一个具有多个堆叠的导电层(例如，图1中的两个堆叠的导电层)。
为了形成这种复合电极结构，可以通过沉积技术在所得的结构上依次形成多个单毯覆式导电层。然后，执行沉积工艺以在所得的结构上沉积两个单毯覆式导电层。应当注意的是，形成为与氮化物基半导体层16的顶表面162和氮化物基导电层32的凹陷的顶表面RS接触的最底部的本发明层式导电层应当包括欧姆导电层以形成欧姆接触，从而满足源极20和漏极22的电气要求。
在一些实施例中，欧姆导电层可以包括，但不限于，钛(Ti)。可以保持肖特基接触SC的电气特性，而不是由于氮化物基导电层32的阻碍而受到欧姆导电层的影响。最上面的单毯覆式导电层可以包括金属合金。在一些实施例中，最顶部的单毯覆式导电层的金属合金可以包括Al-Cu合金，钛(Ti)和氮化钛(TiN)。在一些实施例中，最顶部的单毯覆式导电层的金属合金可以包括Al-Si合金，钛(Ti)和氮化钛(TiN)。
在沉积工艺之后，可以形成单毯覆式导电层的部分以填充到孔H1-H3中。单毯覆式导电层的部分覆盖保护层40的顶表面402。然后，可以通过同一光刻工艺对单毯覆式导电层进行图案化，从而去除其多余部分。单毯覆式导电层的剩余部分可用作源极20，漏极22和栅极电极34。这样，可以获得源极20，漏极22和栅极34。
再次参考图1，形成的源极20和形成的漏极22设置在氮化物基半导体层16上。源极20和漏极22穿透保护层40以与氮化物基半导体层16接触。源极20包括多个导电层202，204。漏极22包括导电层222，224。形成的栅极34设置在掺杂的氮化物基半导体层30和氮化物基导电层32上。氮化物基导电层32设置在掺杂的氮化物基半导体层30和栅极34之间。栅极34位于源极20和漏极22之间。栅极34穿透保护层40并延伸到氮化物基导电层32中。栅极34与保护层40和氮化物基导电层32接触。应注意的是，导电层202，222，342是最底部导电层的剩余部分，且导电层204，224，344是最顶部导电层的剩余部分。
对于源极20，导电层202与保护层40的顶表面402和侧表面SS1以及氮化物基半导体层16的顶表面162接触，使得导电层202具有U形轮廓。导电层202具有沿着保护层40的顶表面402延伸的两个端部，并且具有抵接保护层40的两个端部倾斜延伸部分。导电层204共形地堆叠/设置在导电层202上，使得导电层204也具有U形轮廓。导电层204与导电层202接触。导电层204可以比导电层202厚。
对于漏极22，导电层222与保护层40的顶表面402和侧表面SS3以及氮化物基半导体层16的顶表面162接触，使得导电层222具有U形轮廓。导电层222具有沿着保护层40的顶表面402延伸的两个端部，并且具有抵接保护层40的两个倾斜延伸部分。导电层224共形地堆叠/设置在导电层222上，使得导电层224也具有U形轮廓。导电层224与导电层222接触。导电层224可以比导电层222厚。
对于栅极34，导电层342与保护层40的侧表面SS22和侧表面SS21以及氮化物基导电层32的凹陷的顶表面RS接触，使得导电层342具有U形轮廓。导电层342具有沿着保护层40的顶表面402延伸的两个端部，并且具有抵接保护层40和氮化物基导电层32的两个倾斜延伸部分。导电层344共形地堆叠/设置在导电层342上，使得导电层344也具有U形轮廓。导电层344与导电层342接触。导电层344可以比导电层342厚。导电层344的倾斜延伸部分比导电层204，224的倾斜延伸部分厚。
对于源极20，漏极22和栅极34，由于它们在相同的制造阶段中制造，所以它们可以拥有相同或类似的电极结构(即，它们在相同的沉积工艺和相同的光刻工艺中制造)。更具体地，源极20，漏极22和栅极34的形成在相同的时间点开始并且也在相同的时间点终止，这可以称为同时性。
例如，源极20的导电层202，栅极34的导电层342和漏极22的导电层222由包括欧姆金属(例如钛)的同一最底部的单毯覆式导电层制成。因此，导电层202，222，342可以具有相同的导电材料(例如，钛)。导电层202，222，342可以具有基本上相同的厚度。
另一方面，源极20的导电层204，栅极34的导电层344和漏极22的导电层224由同一最顶层的单毯覆式导电层(例如，Al-Cu合金，钛(Ti)和氮化钛(TiN))制成。类似地，导电层204，224，344可具有不同于导电层202，222，342的相同导电材料(例如，Al-Cu合金，钛(Ti)及氮化钛(TiN))。导电层204，224，344可以具有基本上相同的厚度。导电层204，224，344的厚度比导电层202，222，342的厚度大。
此外，源极20，漏极22和栅极34的端部位于保护层40的顶表面402上。源极20，漏极22和栅极34的这些端部可以具有基本上相同的厚度，并且位于相同的高度水平。
在一些实施例中，源极20的两个端部可以具有基本上相同的宽度/延伸长度。漏极22的两个端部可以具有基本上相同的宽度/延伸长度。栅极34的两个端部可以具有基本上相同的宽度/延伸长度。
另外，由于孔H1-H3的深度关系，栅极34具有与源极20和漏极22不同的轮廓线。栅极34的最底部位于比源极20和漏极22的最底部高的位置。
基于上述内容，在本发明中，在形成源极20，漏极22和栅极34之前，在掺杂的氮化物基半导体层30上形成氮化物基导电层32以形成肖特基接触SC。氮化物基导电层32可以防止欧姆导电层影响肖特基接触SC的电气特性。这样，可以在相同的制造阶段中制造源极20，漏极22和栅极34。因此，通过上述制造方法制造的氮化物基半导体器件1A可以具有较低的制造成本和较高的制造效率。
所形成的保护层40设置在氮化物基半导体层16上。保护层40与氮化物基半导体层16接触。保护层40覆盖掺杂的氮化物基半导体层30和氮化物基导电层32。
保护层40的示例性材料可以包括，但不限于，介电材料。例如，保护层40可以包括，但不限于，SiNx，SiOx，Si3N4，SiON，SiC，SiBN，SiCBN，氧化物，氮化物，等离子体增强氧化物(PEOX)或其组合。在一些实施例中，保护层40可以是多层结构，例如Al2O3/SiN，Al2O3/SiO2，AlN/SiN，AlN/SiO2或其组合的复合介电层。
在一些实施例中，可选的介电层可以由本发明层或多层介电材料形成。示例性的介电材料可包括(但不限于)一个或多个氧化物层，SiOx层，SiNx层，高k介电材料(例如，HfO2，Al2O3，TiO2，HfZrO，Ta2O3，HfSiO4，ZrO2，ZrSiO2等)或其组合。
在图1的示例性说明中，氮化物基半导体器件1A是增强型器件，其在栅极34处于近似零偏压时处于常关状态。具体地，掺杂的氮化物基半导体层30可以与氮化物基半导体层16产生至少一个p-n结以耗尽2DEG区域，使得对应于对应的栅极34下方的位置的2DEG区域的至少一个区带具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，并且因此被阻断。
由于这种机理，氮化物基半导体器件1A具有常关特性。换言之，当没有电压施加到栅极34或施加到栅极34的电压小于阈值电压(即，在栅极34下方形成反型层所需的最小电压)时，栅极34下方的2DEG区域的区带保持被阻断，因此没有电流流过。
在一些实施例中，氮化物基半导体层14包括未掺杂的GaN，氮化物基半导体层16包括AlGaN，并且掺杂的氮化物基半导体层30是p型GaN层，其可以向上弯曲下面的能带结构并耗尽2DEG区域的相应区带，从而将氮化物基半导体器件1A置于关断状态。
在下面描述的图2A，图2B，图2C和图2D中示出了用于制造半导体封装器件1A的方法的不同阶段。在下文中，沉积技术可包括(但不限于)原子层沉积(ALD)，物理气相沉积(PVD)，化学气相沉积(CVD)，金属有机CVD(MOCVD)，等离子体增强CVD(PECVD)，低压CVD(LPCVD)，等离子体辅助气相沉积，外延生长或其它适合的工艺。
参考图2A，提供了衬底10。缓冲层12形成在衬底10上。在缓冲层12上形成氮化物基半导体层14。在氮化物基半导体层14上形成氮化物基半导体层16。在氮化物基半导体层16上形成掺杂的氮化物基半导体层30。在掺杂的氮化物基半导体层30上形成中间氮化物基导电层42。中间氮化物基导电层42形成得比掺杂的氮化物基半导体层30窄。
掺杂的氮化物基半导体层30和中间的氮化物基导电层42的形成包括沉积技术和图案化工艺。在一些实施例中，可执行沉积技术以形成毯覆层，且可执行图案化工艺以移除其多余部分。在一些实施例中，图案化工艺可包括光刻，曝光和显影，蚀刻，其它合适的工艺或其组合。
参考图2B，形成中间保护层44以覆盖掺杂的氮化物基半导体层30，中间氮化物基导电层42，以及氮化物基导电层16的顶表面。
参照图2C，在中间保护层44中形成孔H1-H3。在形成孔H1-H3期间，去除部分中间保护层44和部分中间氮化物基导电层42。由此形成具有孔H1-H3的保护层40。在形成孔H2之后，氮化物基导电层32具有凹陷的顶表面RS。中间氮化物基导电层42可在形成孔H2期间用于保护氮化物基半导体层30。
参照图2D，多个单毯覆式导电层46，48依次沉积在图2C中的所得的结构上。具体地，形成单毯覆式导电层46以覆盖图2C中的所得的结构，使得单毯覆式导电层46可以与保护层40的内侧表面接触。单毯覆式导电层46的部分填充到孔H1-H3中。形成另一毯覆式导电层48以覆盖单毯覆式导电层46。毯覆式导电层48与毯覆式导电层46接触。单毯覆式导电层48的部分填充到孔H1-H3中。
然后，通过相同的光刻工艺，图案化单毯覆式导电层46，48以分别在孔H1，H3，H2中形成源极20，漏极22和栅极34。形成的源极20，漏极22和栅极34彼此分离。这样，可以获得图1中的氮化物基半导体器件1A。
图3是根据本发明的一些实施例的氮化物基半导体器件1B的垂直截面图。氮化物基半导体器件1B类似于参照图1描述和说明的半导体封装器件1A，不同之处在于源极20B具有导电层202，204，206，漏极22B具有导电层222，224，226，栅极34B具有导电层342，344，346。此外，氮化物基半导体器件1B具有保护层50，多个导电通孔52(或接触通孔)和图案化的电路层54。
至少为了实现源极20B/栅极34B/漏极22B与对应的导电通孔52之间的更好连接，在一些实施例中，可形成导电填充物以与源极20B，栅极34B，漏极22B连接。
更具体地，图3中的源极20B具有附加导电层206。导电层206设置/堆叠在导电层204上。导电层206与导电层204接触。导电层206填充由导电层202，204形成的凹槽，使得源极20B的顶表面是平坦的。源极20B的顶表面的总面积大于源极20的顶表面的总面积。
图3中的漏极22B具有附加导电层226。导电层226设置/堆叠在导电层224上。导电层226与导电层224接触。导电层226填充由导电层222，224形成的凹陷，使得漏极22B的顶表面是平坦的。漏极22B的顶表面的总面积大于漏极20的顶表面的总面积。
图3中的栅极34B具有附加的导电层346。导电层346设置/堆叠在导电层344上。导电层346与导电层344接触。导电层346填充由导电层342，344形成的凹槽，使得栅极34B的顶表面是平坦的。栅极34B的顶表面的总面积大于栅极34的顶表面的总面积。
应当注意的是，导电层206，226，346由相同的单毯覆式导电层制成，使得导电层206，226，346可以具有相同的材料。在一些实施例中，导电层206，226，346的材料不同于导电层202，222，342(或导电层204，224，344)的材料，因此可将回蚀工艺应用于导电层206，226，346的形成。
图3中的源极20B，漏极22B和栅极34B中的每一个可以具有导电填充物以形成平坦的顶表面，这有利于在随后的制造阶段中形成导电通孔52。这种结构可以改善氮化物基半导体器件1B的良率。
导电通孔52设置在保护层50内。导电通孔52穿透保护层50。导电通孔52纵向延伸以与图案化的电路层54电耦合。导电通孔52分别设置在源极20B，漏极22B和栅极34B的顶表面上方。导电通孔52分别与源极20B，漏极22B和栅极34B的顶表面接触。导电通孔52的示例性材料可以包括，但不限于，导电材料，例如金属或合金。
保护层50覆盖源极20B，漏极22B，栅极34B以及保护层40。导电通孔52的顶表面没有保护层50的覆盖。保护层50的示例性材料可以与保护层40的材料相同或相似。
图案化的电路层54设置在导电通孔52的顶表面上。图案化的电路层54通过导电通孔52电连接到源极20B，漏极22B和栅极34B。图案化的导电层54可具有金属线，焊盘，迹线或其组合，使得图案化的导电层54可形成至少一个电路。图案化的导电层54的示例性材料可以包括，但不限于，导电材料。图案化的导电层54可包括具有Ag，Al，Cu，Mo，Ni，Ti，其合金，其氧化物，其氮化物或其组合的单层膜或多层膜。
图4是根据本发明的一些实施例的氮化物基半导体器件1C的垂直截面图。氮化物基半导体器件1C类似于参照图1描述和示出的半导体封装器件1A，不同之处在于源极20C，漏极22C和栅极34C中的每一个形成为具有沿保护层40的顶表面402延伸的两个端部。
在本实施例中，扩大源极20C，漏极22C和栅极34C的占据面积，以通过相对的端部进一步形成平坦的顶表面，其中端部中的一个被形成为具有比另一个更大的延伸长度/宽度。
图4中的源极20C，漏极22C和栅极34C中的每一个可以具有扩大的顶部表面积，这有利于在随后的制造阶段中形成导电通孔52。这种结构可以提高氮化物基半导体器件1C的良率。
另外，保护层50C填充由源极20C的导电层202C，204C形成的凹部，由漏极22C的导电层222C，224C形成的凹部，以及由导电层342C，344C形成的凹部。保护层50C延伸到保护层40中。保护层50C的示例性材料可以与保护层40的材料相同或相似。
基于上文，在本发明中，在形成源极，漏极及栅极之前，在掺杂的氮化物基半导体层上形成氮化物基导电层以在其间形成肖特基接触。氮化物基导电层的结构可以避免欧姆导电层的影响，从而可以保持栅极的肖特基接触的电气性能。这样，源极，漏极和栅极可以通过相同的金属沉积工艺和相同的光刻工艺形成。因此，所形成的氮化物基半导体器件具有低制造成本。
选择和描述这些实施例是为了最好地解释本发明的原理及其实际应用，由此使得本领域的其他技术人员能够理解本发明的各种实施例以及适合于预期的特定用途的各种修改。
如本文所用且未另外定义，术语“基本上”，“实质上”，“大约”和“约”用于描述和说明小的变化。当结合某个事件或情况使用时，该术语可以包括事件或情况精确发生的情况以及事件或情况近似发生的情况。例如，当与数值结合使用时，这些术语可以涵盖小于或等于该数值的±10％的变化范围，如小于或等于±5％，小于或等于±4％，小于或等于±3％，小于或等于±2％，小于或等于±1％，小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可指沿同一平面放置的微米级距离内的两个表面，如沿同一平面放置的40μm、30μm、20μm、10μm或1μm内的两个表面。
如本文所用，单数术语“一个”，“一种”和“该”可包括复数指示物，除非上下文另外明确指出。在一些实施例的描述中，“在另一组件上”或“在另一组件上方”设置的组件可涵盖前一组件直接设置在后一组件上(例如，与后一组件物理接触)的情况，以及一个或一个以上中间组件位于前一组件与后一组件之间的情况。
虽然已经参考本发明的具体实施例描述和说明了本发明，但是这些描述和说明不是限制性的。本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的真实精神和范围的情况下，可以进行各种改变并且可以替代等同物。图示未必按比例绘制。由于制造工艺和公差，本发明中的艺术再现与实际装置之间可能存在区别。此外，应当理解的是，由于诸如共形沉积，蚀刻等的制造工艺，实际的器件和层可以偏离附图的矩形层描绘，并且可以包括角表面或边缘，圆角等。可能存在未具体示出的本发明的其它实施例。说明书和附图被认为是说明性的而不是限制性的。可进行修改以使特定情况、材料、物质组成、方法或过程适应本发明的目标、精神和范围。所有这些修改都包括在所附权利要求的范围内。虽然已经参考以特定顺序执行的特定操作描述了本文公开的方法，但应当理解的是，在不脱离本发明的教导的情况下，这些操作可以被组合、细分或重新排序以形成等同的方法。因此，除非在此特别指出，操作的顺序和分组不是限制性的。

Claims (25)

1.一种氮化物基半导体器件，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其设置在所述第一氮化物基半导体层上并其带隙大于所述第一氮化物基半导体层的带隙；
源极，设置在所述第二氮化物基半导体层上，并包括第一导电层和堆叠在所述第一导电层上的第二导电层；
漏极，其设置在所述第二氮化物基半导体层上，并包括第三导电层和堆叠在所述第三导电层上的第四导电层；
掺杂的氮化物基半导体层，所述掺杂的氮化物基半导体层设置在所述第二氮化物基半导体层并且位于所述源极和所述漏极之间；以及
栅极，其设置在所述掺杂的氮化物基半导体层上并且位于所述源极和所述漏极之间，并且包括第五导电层和堆叠在所述第五导电层上的第六导电层，其中所述第二导电层，所述第四导电层和所述第六导电层具有相同的材料。
2.根据权利要求1所述的氮化物基半导体器件，其中所述第一导电层，所述第三导电层和所述第五导电层具有相同的材料。
3.根据权利要求2所述的氮化物基半导体器件，其中所述第二导电层，所述第四导电层和所述第六导电层的材料与所述第一导电层，所述第三导电层和所述第五导电层的材料不同。
4.根据权利要求2所述的氮化物基半导体器件，其中所述第二导电层，所述第四导电层和所述第六导电层包括铝(Al)。
5.根据权利要求1所述的氮化物基半导体器件，其中所述第一导电层，所述第三导电层和所述第五导电层包括钛(Ti)。
6.根据权利要求1所述的氮化物基半导体器件，其中所述第一导电层，所述第三导电层和所述第五导电层中的每一个具有U形轮廓。
7.根据权利要求6所述的氮化物基半导体器件，其中所述第二导电层，所述第四导电层和所述第六导电层中的每一个都具有U形轮廓。
8.根据权利要求1所述的氮化物基半导体器件，进一步包括：
保护层，设置在所述第二氮化物基半导体层上并覆盖所述掺杂的氮化物基半导体层，
其中所述第一导电层，所述第三导电层和所述第五导电层沿所述保护层的顶表面水平延伸。
9.根据权利要求8所述的氮化物基半导体器件，其中所述第一导电层，所述第三导电层和所述第五导电层分别具有抵接所述保护层的倾斜延伸部分。
10.根据权利要求9所述的氮化物基半导体器件，其中所述第六导电层的倾斜延伸部分比所述第二导电层和所述第四导电层的倾斜延伸部分厚。
11.根据权利要求1所述的氮化物基半导体器件，其中所述第六导电层比所述第五导电层厚。
12.根据权利要求1所述的氮化物基半导体器件，进一步包括：
设置在掺杂的氮化物基半导体层和栅极之间的氮化物基导电层。
13.根据权利要求12所述的氮化物基半导体器件，其中所述氮化物基导电层具有背向所述掺杂的氮化物基半导体层的凹陷的顶表面。
14.根据权利要求1所述的氮化物基半导体器件，其中所述源极还包括堆叠在所述第二导电层上的第七导电层，所述漏极还包括堆叠在所述第四导电层上的第八导电层，并且所述栅极还包括堆叠在所述第六导电层上的第九导电层，
其中所述第七导电层，所述第八导电层和所述第九导电层具有相同的材料。
15.根据权利要求14所述的氮化物基半导体器件，其中所述第九导电层具有与所述第五导电层和所述第六导电层的材料不同的至少一种材料。
16.一种用于制造氮化物基半导体器件的方法，包括：
形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上形成掺杂的氮化物基半导体层；
在所述掺杂的氮化物基半导体层上形成氮化物基导电层；
形成覆盖所述掺杂的氮化物基半导体层和所述氮化物基导电层的保护层；
在所述保护层中形成第一孔和第二孔，以分别暴露所述第二氮化物基半导体层的一部分和所述氮化物基导电层的一部分；以及
通过同一光刻工艺，在第一孔中形成源极，并且在第二孔中形成栅极。
17.根据权利要求16所述的方法，其中形成第一孔和第二孔的步骤包括去除所述氮化物基导电层的一部分。
18.根据权利要求17所述的方法，其中在形成所述第二孔之后，所述氮化物基导电层具有凹陷的顶表面。
19.根据权利要求16所述的方法，其中形成所述源极和所述栅极的步骤包括：
图案化单毯覆式导电层以形成彼此分离的源极和栅极。
20.根据权利要求19所述的方法，其中所述单毯覆式导电层填充到所述第一孔和所述第二孔中。
21.一种氮化物基半导体器件，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其设置在所述第一氮化物基半导体层上并其带隙大于所述第一氮化物基半导体层的带隙；
掺杂的氮化物基半导体层，其设置在所述第二氮化物基半导体层上；
保护层，其设置在所述第二氮化物基半导体层上并覆盖所述掺杂的氮化物基半导体层；
源极和漏极，所述源极和漏极设置在所述第二氮化物基半导体层上，并穿透所述保护层以与所述第二氮化物基半导体层接触；以及
设置在所述掺杂的氮化物基半导体层上方且位于所述源极与所述漏极之间的栅极，其中所述源极，所述漏极和所述栅极的端部位于所述保护层的顶表面上并具有基本上相同的厚度。
22.根据权利要求21所述的氮化物基半导体器件，其中所述源极，所述漏极和所述栅极的端部位于相同的高度水平。
23.根据权利要求21所述的氮化物基半导体器件，其中所述源极，所述漏极和所述栅极中的每一个均为U形轮廓。
24.根据权利要求23所述的氮化物基半导体器件，其中所述栅极具有与源极和漏极不同的轮廓线。
25.根据权利要求21所述的氮化物基半导体器件，其中所述栅极具有最底部，所述最底部的位置高于所述源极和所述漏极的最底部。
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JP2009054623A (ja) * 2007-08-23 2009-03-12 Toshiba Corp 半導体装置
US9318593B2 (en) * 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
JP6767741B2 (ja) * 2015-10-08 2020-10-14 ローム株式会社 窒化物半導体装置およびその製造方法
JP7175727B2 (ja) * 2018-11-30 2022-11-21 ローム株式会社 窒化物半導体装置
CN114068711A (zh) * 2020-08-07 2022-02-18 世界先进积体电路股份有限公司 半导体装置及操作电路
CN113140630B (zh) * 2021-04-12 2023-09-26 广东省科学院半导体研究所 增强型HEMT的p型氮化物栅的制备方法及应用其制备增强型氮化物HEMT的方法
CN114783866A (zh) * 2022-03-23 2022-07-22 深圳方正微电子有限公司 一种TiN膜层形貌的刻蚀方法及TiN膜层

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