JP5845638B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5845638B2 JP5845638B2 JP2011124288A JP2011124288A JP5845638B2 JP 5845638 B2 JP5845638 B2 JP 5845638B2 JP 2011124288 A JP2011124288 A JP 2011124288A JP 2011124288 A JP2011124288 A JP 2011124288A JP 5845638 B2 JP5845638 B2 JP 5845638B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- gate electrode
- drain electrode
- field plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 150000004767 nitrides Chemical class 0.000 claims description 30
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 229910002601 GaN Inorganic materials 0.000 claims description 9
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 7
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 claims description 3
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000001629 suppression Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- AUCDRFABNLOFRE-UHFFFAOYSA-N alumane;indium Chemical compound [AlH3].[In] AUCDRFABNLOFRE-UHFFFAOYSA-N 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は半導体装置に関する。
高電圧動作する増幅回路等に用いられるＦＥＴ（Field Effective Transistor：電界効果トランジスタ）では、ゲート電極とドレイン電極との間の絶縁膜上にフィールドプレートを設ける技術が知られている（例えば特許文献１）。
しかしながら、フィールドプレートにより、ソース・ドレイン間容量Ｃｄｓが増大することがある。Ｃｄｓの増大により、ＦＥＴのドレイン効率が悪化するおそれがある。特に高周波動作の場合には、ドレイン効率が大きく悪化する可能性がある。その一方、フィールドプレートを設けない場合、電流コラプスが増大するおそれがある。
本発明は上記課題に鑑み、ソース・ドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能な半導体装置を提供することを目的とする。
本発明は、基板と、前記基板上に形成され、チャネル層及び電子供給層を含む窒化物半導体層と、前記窒化物半導体層上に設けられたソース電極、ゲート電極、及びドレイン電極と、少なくとも前記ゲート電極、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面を覆う絶縁膜と、前記窒化物半導体層上であって、前記ゲート電極と前記ドレイン電極との間に設けられたフィールドプレートと、を具備し、前記ゲート電極の側面を覆う領域を除いた、前記ゲート電極と前記ドレイン電極との間の領域の前記絶縁膜上における前記フィールドプレートの幅は０．１μｍ以上、１．６μｍ以下であり、前記フィールドプレートの前記ドレイン電極側の端部と、前記窒化物半導体層と前記ドレイン電極との接触面における前記ドレイン電極の前記ゲート電極側の端部との距離は、３．５μｍ以上、７μｍ以下であり、動作周波数が４ＧＨｚ以下、２．６ＧＨｚ以上であり、前記絶縁膜の厚さは４００〜５００ｎｍであり、前記絶縁膜は窒化シリコンからなり、前記チャネル層は窒化ガリウムからなり、前記電子供給層は窒化アルミニウムガリウムからなる半導体装置である。本発明によれば、ソース・ドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能である。
上記構成において、前記ドレイン電極と前記ソース電極との間の容量は０．２ｐＦ／ｍｍ以下である構成とすることができる。この構成によれば、高い効率を得ることができる。
上記構成において、前記フィールドプレートの幅は０．２μｍ以上である構成とすることができる。この構成によれば、効果的に電流コラプスを抑制することができる。
上記構成において、前記絶縁膜は、少なくとも前記ゲート電極の上面及び側面、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面に接触し、前記フィールドプレートは前記絶縁膜の表面を覆う構成とすることができる。
上記構成において、前記電子供給層は前記チャネル層の上に設けられ、前記絶縁膜は前記電子供給層の上に設けられている構成とすることができる。
上記構成において、前記窒化物半導体層はキャップ層を含み、前記キャップ層は前記電子供給層の上に設けられ、前記絶縁膜は前記キャップ層の上に設けられている構成とすることができる。
上記構成において、前記半導体装置は、エンベローブトラッキングアンプの増幅素子として使用される構成とすることができる。
本発明によれば、ソース・ドレイン間容量の低下と、電流コラプスの抑制とを両立することが可能な半導体装置を提供することができる。
まず比較例について説明する。図１（ａ）は、比較例に係るＦＥＴを例示する断面図である。なお、本発明において、ＦＥＴとはＨＥＭＴを含む。
図１（ａ）に示すように、ＦＥＴ１００Ｒは、基板１１０と、窒化物半導体層１１１と、絶縁膜１２０及び絶縁膜１２２と、ソース電極１２４と、ドレイン電極１２６と、ゲート電極１２８と、フィールドプレート１３０と、を備える。
窒化物半導体層１１１は基板１１０の上に設けられている。窒化物半導体層１１１は、バリア層１１２、チャネル層１１４、電子供給層１１６、及びキャップ層１１８を含む。基板１１０に近い方から、バリア層１１２、チャネル層１１４、電子供給層１１６、及びキャップ層１１８の順に積層されている。チャネル層１１４と電子供給層１１６との界面には二次元電子ガス（２ＤＥＧ）が形成される。
キャップ層１１８の上には、キャップ層１１８に接触するようにソース電極１２４、ドレイン電極１２６及びゲート電極１２８が設けられている。キャップ層１１８の上に、ゲート電極１２８を覆うように絶縁膜１２０が設けられている。絶縁膜１２０の上であって、ゲート電極１２８とドレイン電極１２６との間には、フィールドプレート１３０が設けられている。フィールドプレート１３０の一部は、ゲート電極１２８上に位置する。絶縁膜１２０、ソース電極１２４、ドレイン電極１２６及びフィールドプレート１３０の上に、絶縁膜１２２が設けられている。ソース電極１２４とフィールドプレート１３０とは、電気的に接続されているため、フィールドプレート１３０は、ソース電極１２４と同じ電位を有する。ソース電極１２４とドレイン電極１２６との間の容量（ソース・ドレイン間容量）は、フィールドプレート１３０とドレイン電極１２６との間の容量も含むものとする。
フィールドプレート１３０により、電界緩和及びフィードバック容量Ｃｄｇの低下を図ることができる。しかしながら、高周波動作においては、ＦＥＴの効率が低下することがある。効率の低下について説明する。図１（ｂ）は、ＦＥＴの出力側の等価回路を説明する図である。
図１（ｂ）に示すように、ＦＥＴの出力側を等価回路で示すと、ＦＥＴ本体は電流源４４とチャネル抵抗を示す抵抗Ｒ２、ソース・ドレイン間容量を示すＣｄｓとが並列に接続された構成とみなすことができる。そして、ＦＥＴのドレイン側は、ドレイン引き出し抵抗であるＲ３を介して、ドレイン端子４２と接続されている。ＦＥＴのソース側は、ソース引き出し抵抗である抵抗Ｒ１を介してソース端子４０と接続されている。
容量Ｃｄｓは、ソース・ドレイン間容量に対応する。容量Ｃｄｓのインピーダンスは、角周波数ω用いて１／ｊωＣｄｓと表される。このことから、動作周波数が高くなると、容量Ｃｄｓのインピーダンスが低下することが理解できる。その結果、ＦＥＴの効率が低下する。特に、３．９世代（ＬＴＥ：Long Term Evolution）、第４世代の携帯電話に対応した通信規格では、２．６ＧＨｚ〜４ＧＨｚのように、ＦＥＴの動作周波数は高くなる。このような高周波動作においては、ＦＥＴの効率が大きく低下するおそれがある。現行の２ＧＨｚ帯で動作するＦＥＴに比べて、容量Ｃｄｓの低減が必要であることを見出した。本願は、特に２．６ＧＨｚ〜４ＧＨｚで高周波動作するＦＥＴにおいて、容量Ｃｄｓの低減を図り、ＦＥＴの効率を目指すものである。
エンベロープトラッキング方式に対応した増幅回路にＦＥＴを用いることがある。このようなエンベロープトラッキングアンプは、６５％以上の出力効率が必要である。その理由は、６５％に満たない効率は、計算上、他の方式でも実現可能だからである。そして、エンベラープトラッキングアンプにおいて６５％以上の効率を実現するためには、その増幅素子であるＦＥＴには、７０％以上のドレイン効率を実現する必要がある。
容量と効率との関係について説明する。図２は、容量Ｃｄｓとドレイン効率との関係を示す図である。横軸は容量Ｃｄｓ、縦軸はドレイン効率をそれぞれ示す。
図２に示すように、容量Ｃｄｓの低下に伴い、ドレイン効率は上昇する。図２は、４ＧＨｚ時のドレイン効率である。測定条件は、Ｖｄｓ＝５０Ｖ、Ｖｇｓ＝−１．５Ｖとした。点線で示すように、４ＧＨｚ以下の動作周波数において、７０％以上の効率を得るためには、容量Ｃｄｓは０．２ｐＦ／ｍｍ以下である必要があることが分かる。
ところで、フィールドプレートは、電流コラプスの低減のために設けられるものである。また、２ＧＨｚより低い動作周波数では、フィールドプレートによるＣｄｓ設計に関わらず、効率は常に７０％を超えていた。これらの理由から、フィールドプレートによるＣｄｓへの影響について、これまでは注意を払う必要がなかった。
図面を用いて、本発明の実施例について説明する。
図３は、実施例１に係るＦＥＴを例示する断面図である。図１（ａ）に示した構成と同じ構成については、説明を省略する。
図３に示すように、実施例１に係るＦＥＴ１００（半導体装置）は、基板１０と、窒化物半導体層１１と、絶縁膜２０及び絶縁膜２２と、ソース電極２４と、ドレイン電極２６と、ゲート電極２８と、フィールドプレート３０と、を備える。ＦＥＴ１００の動作周波数は、例えば２．６ＧＨｚ以上である。
基板１０は例えば炭化シリコン（ＳｉＣ）からなる。バリア層１２は、例えば窒化アルミニウム（ＡｌＮ）等からなる。チャネル層１４は、例えば窒化ガリウム（ＧａＮ）等からなる。電子供給層１６は、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）等からなる。キャップ層１８は、例えばＧａＮ等からなる。絶縁膜２０及び絶縁膜２２は、例えば窒化シリコン（ＳｉＮ）等の絶縁体からなる。ソース電極２４及びドレイン電極２６は、例えば下から順にチタン／アルミニウム（Ｔｉ／Ａｌ）、又はタンタル／アルミニウム（Ｔａ／Ａｌ）等の金属を積層してなるオーミック電極である。なお、ソース電極２４及びドレイン電極２６の上には、例えば金（Ａｕ）からなる配線が積層されている。ゲート電極２８は、例えば下から順にニッケル／金（Ｎｉ／Ａｕ）等の金属を積層してなる。
バリア層１２の厚さは例えば５０ｎｍである。チャネル層１４の厚さは例えば１０００ｎｍである。電子供給層１６の厚さは例えば２０ｎｍである。キャップ層１８の厚さは例えば５ｎｍである。絶縁膜２０の厚さは例えば４５０ｎｍであり、絶縁膜２２の厚さは例えば６００ｎｍである。フィールドプレート３０の厚さは例えば２００〜３００ｎｍである。なお、厚さ方向は図３の上下方向であり、幅方向は図３の左右方向である。
容量Ｃｄｓを調整するためには、フィールドプレート３０のゲート電極２８とドレイン電極２６との間における幅Ｗを変化させればよい。フィールドプレート３０の幅Ｗは、図１（ａ）に示したフィールドプレート１３０の幅よりも小さい。ゲート電極２８とドレイン電極２６との距離Ｌ２が一定である場合、幅Ｗを小さくすることは、窒化物半導体層１１の表面の面方向におけるフィールドプレート３０とドレイン電極２６との距離Ｌ１を大きくすることを意味する。
なお、幅Ｗとは、例えば窒化物半導体層１１と対向するフィールドプレート３０の下面の、ゲート電極２８とドレイン電極２６との一方から他方に向かう方向における幅である。言い換えれば幅Ｗとは、ゲート電極２８の側面を覆う領域を除いた、ゲート電極２８とドレイン電極２６との間の領域の絶縁膜２０上におけるフィールドプレート３０の幅である。距離Ｌ１とは、例えばフィールドプレート３０の下面のドレイン電極２６側端部と、ドレイン電極２６下面のフィールドプレート３０側端部との距離である。下面とは、窒化物半導体層１１（キャップ層１８）との接触面である。またゲート電極２８とドレイン電極２６との距離（ゲート・ドレイン間距離）Ｌ２とは、例えばゲート電極２８及びドレイン電極２６各々の窒化物半導体層１１への接触面間の最短距離である。次に幅Ｗ及び距離Ｌ１と、電流コラプス及び容量Ｃｄｓとの関係について説明する。
電流コラプスの大きさを検証するため、ＦＥＴ１００をサンプルとして、幅Ｗを変化させながら、ドレイン電流Ｉｄの測定を行った。ソース・ドレイン間電圧Ｖｄｓ＝０Ｖ及びＶｄｓ＝５０Ｖを基準電圧に、ゲート・ソース間電圧Ｖｇｓ及びソース・ドレイン間電圧Ｖｄｓのパルス信号を入力した際のドレイン電流Ｉｄ（５０Ｖ）及びＩｄ（０Ｖ）を測定した。電流コラプスの大きさは、Ｖｄｓ＝５Ｖ及びＶｇｓ＝２Ｖの信号を入力した際の、ドレイン電流Ｉｄ（５０Ｖ）と、Ｉｄ（０Ｖ）との比（電流比）、Ｉｄ（５０Ｖ）／Ｉｄ（０Ｖ）と定義した。電流比Ｉｄ（５０Ｖ）／Ｉｄ（０Ｖ）が小さいほど、電流コラプスが増大していることを意味する。ＦＥＴ１００の構成（材質、厚さ）は、上に例示したもの、及び以下のものを用いた。
ゲート長 ：０．６μｍ
ゲート・ドレイン間距離Ｌ２：５．５μｍ
絶縁膜２０の厚さ ：４５０ｎｍ
ゲート長 ：０．６μｍ
ゲート・ドレイン間距離Ｌ２：５．５μｍ
絶縁膜２０の厚さ ：４５０ｎｍ
図４（ａ）は、幅Ｗと電流コラプスとの関係を示す図である。横軸は幅Ｗ、縦軸は電流比Ｉｄ（５０Ｖ）／Ｉｄ（０Ｖ）を表す。
図４（ａ）に示すように、フィールドプレート３０の幅Ｗが小さいほど電流コラプスは増大する。例えば幅Ｗ＝０、すなわちフィールドプレート３０を設けない場合、電流比は約５０％であり、電流コラプスによるドレイン電流の減少が大きいことが分かる。このように、幅Ｗを小さくする、またはフィールドプレート３０を取り除いた場合、容量Ｃｄｓを低下させることができるが、電流コラプスが増大する。
これに対し、図中に点線で示すように、フィールドプレート３０の幅Ｗが０．１μｍの場合、電流比は約７５％である。また幅Ｗが０．２〜０．３μｍにおいて、電流比は８０％に近づく。幅Ｗが０．４μｍ以上になると、電流比は約８０％となる。このように、幅Ｗが０．１μｍ以上において、電流コラプスは抑制される。
図４（ｂ）は、距離Ｌ１と容量Ｃｄｓとの関係を示す図である。横軸は距離Ｌ１を、縦軸は容量Ｃｄｓを表す。容量Ｃｄｓは等価回路解析により求めた。測定条件はＶｄｓ＝５０Ｖ、Ｖｇｓ＝−１．５Ｖとした。
図４（ｂ）に示すように、距離Ｌ１の増大に伴い、容量Ｃｄｓは小さくなる。図中に点線で示したように、距離Ｌ１が３．５μｍ以上の場合、容量Ｃｄｓは約０．２ｐＦ／ｍｍである。距離Ｌ１が３．５μｍより大きくなると、容量Ｃｄｓは約０．２ｐＦ／ｍｍ以下となる。図２に示したように、容量Ｃｄｓが０．２ｐＦ／ｍｍ以下となることで、ドレイン効率が７０％以上となる。すなわち、距離Ｌ１が３．５μｍ以上の場合、容量Ｃｄｓが０．２ｐＦ／ｍｍとなり、ドレイン効率が７０％以上となる。
実施例１に係るＦＥＴ１００は、窒化物半導体層１１と、ソース電極２４、ゲート電極２８及びドレイン電極２６と、絶縁膜２０と、フィールドプレート３０と、を具備する。窒化物半導体層１１は、チャネル層１４と、電子供給層１６とを含む。絶縁膜２０は、ゲート電極２８及びゲート電極２８とドレイン電極２６との間の窒化物半導体層１１の表面を覆う。また、ゲート電極２８の側面を追う領域を除いた、ゲート電極２８とドレイン電極２６との間の領域の絶縁膜２０上における、フィールドプレート３０の幅Ｗは０．１μｍ以上である。フィールドプレート３０のドレイン電極２６側の端部と、窒化物半導体層１１とドレイン電極２６との接触面におけるドレイン電極２６のゲート電極２８側の端部との距離Ｌ１は３．５μｍ以上である。
図４（ａ）及び図４（ｂ）に示したように、フィールドプレート３０の幅Ｗを０．１μｍ以上、フィールドプレート３０とドレイン電極２６との距離Ｌ１を３．５μｍ以上とすることにより、容量Ｃｄｓの低下と、電流コラプス抑制とを両立することができる。言い換えれば、ソース・ドレイン間容量の低下と、電流コラプスの抑制とを両立することができる。
また幅Ｗが小さすぎる場合、フィールドプレート３０を精度高く製造することが難しいことがある。従って幅Ｗを０．１μｍ以上とすることで、精度高くフィールドプレート３０を製造し、かつ容量Ｃｄｓの低下と、電流コラプスの抑制とを両立することができる。また幅Ｗを０．１５μｍ以上、及び０．２μｍ以上とすることにより、電流コラプスを効果的に抑制することができる。さらに幅Ｗを０．３μｍ以上、及び０．４μｍ以上とすることで、電流コラプスをより効果的に抑制することができる。特に図４（ａ）に点線で示したように、幅Ｗが０．２μｍ以上の場合、電流コラプス抑制の効果は大きくなる。
距離Ｌ１を３．７μｍ以上、及び４μｍ以上とすることにより、容量Ｃｄｓを大きく低下させることが可能となる。図４（ｂ）に示すように、距離Ｌ１を約４．２μｍ以上とすることにより、容量Ｃｄｓを０．１５ｐＦ／ｍｍ以下とすることができる。これにより、高い効率を得ることができる。
なお幅Ｗを０．１μｍ、０．１５μｍ、０．２μｍ、０．３μｍ及び０．４μｍの各々より大きくしてもよい。距離Ｌ１を、３．５μｍ、３．７μｍ、及び４μｍの各々より大きくしてもよい。
ゲート・ドレイン間距離Ｌ２は、０．１μｍ以上の幅Ｗが、３．５μｍ以上の距離Ｌ１を実現できる大きさであればよい。ただし、距離Ｌ２が大きくなることにより、特性が劣化することがある。また、半導体装置の小型化も困難となり得る。従って、距離Ｌ２は７μｍ以下であることが好ましく、６μｍ以下、及び５μｍ以下とすることもできる。これにより、半導体装置の特性劣化を抑制し、かつ小型化が容易となる。
絶縁膜２０の厚さは２００〜８００ｎｍとしてもよいし、３００〜６００ｎｍとしてもよいし、４００〜５００ｎｍとしてもよい。特に、絶縁膜２０をＳｉＮから形成し、かつ厚さを４００〜５００ｎｍとすることで、ＦＥＴ１００を図４（ａ）及び図４（ｂ）の結果を得た構成に近づけることができる。また、絶縁膜２０及び絶縁膜２２は、例えば酸化シリコン（ＳｉＯ）又は酸化窒化シリコン（ＳｉＯＮ）からなるとしてもよい。基板１０はＳｉＣ以外に例えばサファイア、又はガラスエポキシ等の絶縁体からなるとしてもよい。容量Ｃｄｓは、絶縁膜２０の厚さ、及び誘電率により変化することがある。容量Ｃｄｓが０．２ｐＦ／ｍｍ以下となるような厚さ及び材質を用いればよい。
ＦＥＴ１００の製造方法について説明する。まず、例えばＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）を用いて、基板１０上に、窒化物半導体層１１をエピタキシャル成長させる。例えばプラズマＣＶＤ法（Plasma Chemical Vapor Deposition）により、第１ＳｉＮ層を設ける。例えばエッチング法により、第１ＳｉＮ層に開口部を形成する。開口部からはキャップ層１８が露出する。なお、残存した第１ＳｉＮ層は絶縁膜２０の一部となる。
例えば蒸着法等により、キャップ層１８に、オーミック電極を形成し、アニール処理を行う。オーミック電極はソース電極２４及びドレイン電極２６である。第１ＳｉＮ層に別の開口部を形成する。別の開口部から露出したキャップ層１８に、例えば蒸着法により、キャップ層１８上にゲート電極２８を設ける。第１ＳｉＮ層、ソース電極２４、ドレイン電極２６及びゲート電極２８上に、例えばプラズマＣＶＤ法により、第２ＳｉＮ層を設ける。第１ＳｉＮ層と第２ＳｉＮ層とが、絶縁膜２０となる。なお、第１ＳｉＮ層の形成とオーミック電極の形成とは、順番を入れ替えてもよい。
例えば蒸着法により、絶縁膜２０上の、ゲート電極２８とドレイン電極２６との間に、フィールドプレート３０を設ける。例えばプラズマＣＶＤ法により、絶縁膜２０上に、絶縁膜２２を設ける。例えばエッチング法により、絶縁膜２０及び絶縁膜２２に、ソース電極２４及びドレイン電極２６が露出するような開口部を設ける。例えばメッキ法により、ソース電極２４及びドレイン電極２６と接続する、Ａｕからなる配線（不図示）を設ける。以上の工程により、ＦＥＴ１００が形成される。
図３では、フィールドプレート３０の一部はゲート電極２８の上に位置するとしたが、構成はこれに限定されない。フィールドプレート３０の一部はゲート電極２８の上に位置せず、フィールドプレート３０がゲート電極２８とドレイン電極２６との間に位置するとしてもよい。絶縁膜２０は、キャップ層１８全体を覆わなくてもよい。キャップ層１８は例えばゲート電極２８、及びゲート電極２８とドレイン電極２６との間のキャップ層１８の表面を覆えばよい。
窒化物半導体とは、窒素（Ｎ）を含む半導体である。窒化物半導体としては、ＡｌＮ、ＧａＮ及びＡｌＧａＮ以外に、例えば例えば窒化インジウム（ＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）等がある。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１１ 窒化物半導体層
１２ バリア層
１４ チャネル層
１６ 電子供給層
１８ キャップ層
２０、２２ 絶縁膜
２４ ソース電極
２６ ドレイン電極
２８ ゲート電極
３０ フィールドプレート
１００ ＦＥＴ
１１ 窒化物半導体層
１２ バリア層
１４ チャネル層
１６ 電子供給層
１８ キャップ層
２０、２２ 絶縁膜
２４ ソース電極
２６ ドレイン電極
２８ ゲート電極
３０ フィールドプレート
１００ ＦＥＴ
Claims (7)
- 基板と、
前記基板上に形成され、チャネル層及び電子供給層を含む窒化物半導体層と、
前記窒化物半導体層上に設けられたソース電極、ゲート電極、及びドレイン電極と、
少なくとも前記ゲート電極、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面を覆う絶縁膜と、
前記窒化物半導体層上であって、前記ゲート電極と前記ドレイン電極との間に設けられ、前記ソース電極と電気的に接続されたフィールドプレートと、を具備し、
前記ゲート電極の側面を覆う領域を除いた、前記ゲート電極と前記ドレイン電極との間の領域の前記絶縁膜上における前記フィールドプレートの幅は０．１μｍ以上、１．６μｍ以下であり、
前記フィールドプレートの前記ドレイン電極側の端部と、前記窒化物半導体層と前記ドレイン電極との接触面における前記ドレイン電極の前記ゲート電極側の端部との距離は、３．５μｍ以上、７μｍ以下であり、
動作周波数が４ＧＨｚ以下、２．６ＧＨｚ以上であり、
前記絶縁膜の厚さは４００〜５００ｎｍであり、
前記絶縁膜は窒化シリコンからなり、前記チャネル層は窒化ガリウムからなり、前記電子供給層は窒化アルミニウムガリウムからなることを特徴とする半導体装置。 - 前記ドレイン電極と前記ソース電極との間の容量は０．２ｐＦ／ｍｍ以下であることを特徴とする請求項１記載の半導体装置。
- 前記フィールドプレートの幅は０．２μｍ以上であることを特徴とする請求項１又は２記載の半導体装置。
- 前記絶縁膜は、少なくとも前記ゲート電極の上面及び側面、及び前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面に接触し、
前記フィールドプレートは前記絶縁膜の表面を覆うことを特徴とする請求項１記載の半導体装置。 - 前記電子供給層は前記チャネル層の上に設けられ、
前記絶縁膜は前記電子供給層の上に設けられていることを特徴とする請求項１から４のいずれか一項記載の半導体装置。 - 前記窒化物半導体層はキャップ層を含み、
前記キャップ層は前記電子供給層の上に設けられ、
前記絶縁膜は前記キャップ層の上に設けられていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。 - 前記半導体装置は、エンベローブトラッキングアンプの増幅素子として使用されることを特徴とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011124288A JP5845638B2 (ja) | 2011-06-02 | 2011-06-02 | 半導体装置 |
| US13/487,761 US8629454B2 (en) | 2011-06-02 | 2012-06-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011124288A JP5845638B2 (ja) | 2011-06-02 | 2011-06-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012253181A JP2012253181A (ja) | 2012-12-20 |
| JP5845638B2 true JP5845638B2 (ja) | 2016-01-20 |
Family
ID=47261003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011124288A Active JP5845638B2 (ja) | 2011-06-02 | 2011-06-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8629454B2 (ja) |
| JP (1) | JP5845638B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8772833B2 (en) * | 2011-09-21 | 2014-07-08 | Electronics And Telecommunications Research Institute | Power semiconductor device and fabrication method thereof |
| JP2014086707A (ja) * | 2012-10-26 | 2014-05-12 | Furukawa Electric Co Ltd:The | 半導体装置およびその製造方法、並びにショットキーバリアダイオードおよび電界効果トランジスタ |
| TWI555209B (zh) * | 2013-07-29 | 2016-10-21 | 高效電源轉換公司 | 具有降低的輸出電容之氮化鎵裝置及其製法 |
| CN103594508A (zh) * | 2013-11-26 | 2014-02-19 | 电子科技大学 | 一种栅单场板的氮化镓高电子迁移率晶体管 |
| JP2015195288A (ja) | 2014-03-31 | 2015-11-05 | 住友電工デバイス・イノベーション株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN104393043B (zh) * | 2014-11-18 | 2017-04-19 | 西安电子科技大学 | 氮化镓基直角漏场板高电子迁移率晶体管 |
| WO2016157718A1 (ja) * | 2015-04-02 | 2016-10-06 | パナソニック株式会社 | 窒化物半導体装置 |
| US10056478B2 (en) * | 2015-11-06 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company Ltd. | High-electron-mobility transistor and manufacturing method thereof |
| CN107316892B (zh) * | 2017-06-23 | 2020-08-21 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107275385B (zh) * | 2017-06-23 | 2020-08-21 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107248526B (zh) * | 2017-06-23 | 2020-10-16 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107316890A (zh) * | 2017-06-23 | 2017-11-03 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107393963B (zh) * | 2017-06-23 | 2020-09-25 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107248524B (zh) * | 2017-06-23 | 2020-08-21 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107316893A (zh) * | 2017-06-23 | 2017-11-03 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| CN107293578B (zh) * | 2017-06-23 | 2020-08-07 | 深圳市晶相技术有限公司 | 氮化镓半导体器件及其制备方法 |
| US20210193805A1 (en) * | 2019-12-18 | 2021-06-24 | Monolithic Power Systems, Inc. | Lateral transistor with lateral conductive field plate over a field plate positioning layer |
| WO2022067644A1 (en) * | 2020-09-30 | 2022-04-07 | Innoscience (Suzhou) Technology Co., Ltd. | Semiconductor device and method for manufacturing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3723780B2 (ja) | 2002-03-29 | 2005-12-07 | ユーディナデバイス株式会社 | 半導体装置及びその製造方法 |
| JP4902131B2 (ja) * | 2005-03-31 | 2012-03-21 | 住友電工デバイス・イノベーション株式会社 | 半導体装置およびその製造方法 |
| WO2006132418A1 (ja) * | 2005-06-10 | 2006-12-14 | Nec Corporation | 電界効果トランジスタ |
| TW200735361A (en) * | 2005-12-14 | 2007-09-16 | Koninkl Philips Electronics Nv | MOS transistor and a method of manufacturing a MOS transistor |
| JPWO2008099489A1 (ja) * | 2007-02-15 | 2010-05-27 | パナソニック株式会社 | 電力増幅器 |
-
2011
- 2011-06-02 JP JP2011124288A patent/JP5845638B2/ja active Active
-
2012
- 2012-06-04 US US13/487,761 patent/US8629454B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012253181A (ja) | 2012-12-20 |
| US20120305936A1 (en) | 2012-12-06 |
| US8629454B2 (en) | 2014-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5845638B2 (ja) | 半導体装置 | |
| KR101992565B1 (ko) | 고 전자이동도 트랜지스터 및 그 제조 방법 | |
| US10249715B2 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| JP6133191B2 (ja) | 窒化物半導体装置、ダイオード、および電界効果トランジスタ | |
| US8004022B2 (en) | Field effect transistor | |
| JP5765147B2 (ja) | 半導体装置 | |
| US10134850B2 (en) | Semiconductor device | |
| US9300223B2 (en) | Rectifying circuit and semiconductor device | |
| JP2016511544A (ja) | 半導体デバイスの電極及びその製造方法 | |
| WO2006132418A1 (ja) | 電界効果トランジスタ | |
| JP2014003222A (ja) | 電界効果トランジスタ | |
| JP2007273640A (ja) | 半導体装置 | |
| US20170352753A1 (en) | Field-effect transistor | |
| WO2014174550A1 (ja) | 窒化物半導体装置 | |
| CN211578757U (zh) | 高电子迁移率晶体管 | |
| JP2008244002A (ja) | 電界効果半導体装置 | |
| JP2015056457A (ja) | 半導体装置 | |
| TW201839985A (zh) | 高電子遷移率電晶體 | |
| US20180269290A1 (en) | Nitride semiconductor device | |
| US7990223B1 (en) | High frequency module and operating method of the same | |
| JP2015012177A (ja) | 半導体装置及びその製造方法 | |
| US20180301528A1 (en) | High electron mobility transistor | |
| JP2017208556A (ja) | 半導体装置 | |
| JP2015192060A (ja) | 電界効果トランジスタおよびその製造方法 | |
| US20160079403A1 (en) | Field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150915 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151027 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151109 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5845638 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |