JP2015192060A

JP2015192060A - 電界効果トランジスタおよびその製造方法

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Publication number: JP2015192060A
Application number: JP2014068782A
Authority: JP
Inventors: 一考高木; Kazutaka Takagi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-03-28
Filing date: 2014-03-28
Publication date: 2015-11-02

Abstract

【課題】ゲート・ドレイン間容量を低減可能な電界効果トランジスタおよびその製造方法を提供する。
【解決手段】電界効果トランジスタは、積層体１１と、フィンガーソース電極１８と、フィンガードレイン電極２０と、フィンガーゲート電極２２と、第１絶縁層２４と、第２絶縁層２６と、ソースフィールドプレート２８と、を有する。第１絶縁層２４は、フィンガーゲート電極２２の第１側面２２ａと、第２側面２２ｂと、積層体１１の表面と、を覆う。第２絶縁層２６は、第１絶縁層２４の上面と、フィンガーゲート電極２２の上面２２ｃおよび第２側面２２ｂと、を少なくとも覆う。ソースフィールドプレート２８は、フィンガーゲート電極２２の第２側面２２ｂを覆うフィンガー部２８ａと、接続部２８ｂと、を有し、フィンガー部２８ａの下面と２次元電子ガス層１５との垂直距離は、フィンガーゲート電極２２の第２側面２２ｂから離間するとともに大きくなる。
【選択図】図１

Description

本発明の実施形態は、電界効果トランジスタおよびその製造方法に関する。

ヘテロ接合を有する電界効果トランジスタは、マイクロ波帯以上で、高電圧かつ高温動作が容易であり、移動無線基地局やレーダー装置などに応用可能である。

電界効果トランジスタにおいて、フィンガーゲート電極とフィンガードレイン電極との間にソースフィールドプレートを設けると、電磁シールド効果によりゲート・ドレイン間容量が低減され最大安定利得を高めることができる。

しかしながら、ドレイン・ソース間容量が増加するため、動作周波数が高くなるに従いドレイン・ソース容量に流れる高周波電流が増加し電力付加効率が低下する。

特表２００７−５３７５９３号公報

ドレイン・ソース間容量の増加を最低限に抑えつつ、ソースフィールドプレートの電磁シールド効果によりゲート・ドレイン間容量を低減できる電界効果トランジスタおよびその製造方法を提供する。

実施形態の電界効果トランジスタは、積層体と、フィンガーソース電極と、フィンガードレイン電極と、フィンガーゲート電極と、第１絶縁層と、第２絶縁層と、ソースフィールドプレートと、を有する。前記積層体は、２次元電子ガス層を生じるヘテロ接合を有し、半導体からなる。前記フィンガーソース電極は、前記積層体の表面に設けられる。前記フィンガードレイン電極は、前記積層体の前記表面に前記フィンガーソース電極と平行に設けられる。前記フィンガーゲート電極は、前記フィンガーソース電極の側の第１側面と、前記フィンガードレイン電極の側の第２側面と、上面と、を有し、前記積層体の前記表面に前記フィンガーソース電極と平行に設けられる。前記第１絶縁層は、前記フィンガーゲート電極の前記第１側面と前記フィンガーソース電極との間の前記積層体の前記表面と、前記フィンガーゲート電極の前記第２側面と前記フィンガードレイン電極との間の前記積層体の前記表面と、を覆う。前記第２絶縁層は、第１絶縁層の上面と、前記フィンガーゲート電極の上面と、前記フィンガーゲート電極の第２側面と、を少なくとも覆う。前記ソースフィールドプレートは、前記第２絶縁層を挟んで前記フィンガーゲート電極の前記第２側面を少なくとも覆いかつ前記フィンガーソース電極と平行になるように設けられたフィンガー部と、前記フィンガーソース電極の一部と接続された接続部と、を有する。前記ソースフィールドプレートの前記フィンガー部の下面と前記２次元電子ガス層との垂直距離は、前記フィンガーゲート電極の前記第２側面から離間するとともに大きくなる。

図１（ａ）は第１の実施形態にかかる電界効果トランジスタの模式平面図、図１（ｂ）は領域Ｋの部分拡大模式平面図、図１（ｃ）はＡ−Ａ線に沿った模式断面図、である。図２（ａ）は第１の実施形態の変形例にかかる電界効果トランジスタの模式平面図、図２（ｂ）はＡ−Ａ線に沿った模式断面図である。図３（ａ）〜（ｅ）は、第１の実施形態の変形例にかかる電界効果トランジスタの製造方法を説明する模式断面図である。図４（ａ）は比較例にかかる電界効果トランジスタの模式断面図、図４（ｂ）はその模式平面図、である。図５（ａ）はソースフィールドプレート長に対する比較例のゲート・ソース間容量依存性、図５（ｂ）はソースフィールドプレート長に対する比較例のゲート・ドレイン間容量依存性、図５（ｃ）はソースフィールドプレート長に対する比較例のドレイン・ソース間容量依存性、を表すグラフ図である。出力電力に対する電力付加効率依存性を表すグラフ図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１（ａ）は第１の実施形態にかかる電界効果トランジスタの模式平面図、図１（ｂ）は領域Ｋの部分拡大模式平面図、図１（ｃ）はＡ−Ａ線に沿った模式断面図、である。
第１の実施形態において、電界効果トランジスタはＨＥＭＴ（High Electron Mobility Transisitor）とする。ただし、本発明はこれに限定されず、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect transistor)をなどであってもよい。

ＨＥＭＴは、基板１０と、基板１０の上に設けられ半導体からなる積層体１１と、フィンガーソース電極１８と、フィンガーゲート電極２２と、フィンガードレイン電極２０と、ソースフィールドプレート２８と、第１絶縁層２４と、第２絶縁層２６と、を有している。

第１の実施形態において、積層体１１は、Ｉｎ_ｘＧａ_ｙＡｌ_{１−ｘ−ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）なる組成式で表され、ドナーやアクセプタとなる元素を含んでいても良いものとする。なお、積層体１１は、ＡｌＧａＡｓであってもよい。

積層体１１は、ＧａＮなどからなるバッファ層１２と、バッファ層１２の上に設けられＧａＮなどからなるチャネル層１４、チャネル層１４とヘテロ接合を構成しＡｌ_０．２Ｇａ_０．８Ｎなどからなる電子供給層１６と、を含む。バッファ層１２の厚さは、たとえば、０．１〜１μｍなどの範囲とすることができる。チャネル層１４の厚さは、たとえば、３〜２０ｎｍなどの範囲とすることができる。電子供給層１６の厚さは、たとえば、５〜１００ｎｍなどとすることができる。また、チャネル層１４と、電子供給層１６とは、ノンドープとすることができる。

電子供給層１６からチャネル層１４へ移動した電子は、２次元電子ガス（２ＤＥＧ：two-dimensional electron gas）層１５を形成して、高移動度、かつ高密度の電子ガスとなることができる。

フィンガーソース電極１８およびフィンガードレイン電極２０は、積層体１１の表面１１ａを構成する電子供給層１６の表面に設けることができる。フィンガーゲート電極２２は、フィンガーソース電極１８と、フィンガードレイン電極２０と、の間の電子供給層１６の表面に設けることができる。フィンガーゲート電極２２がＮｉ／Ａｕからなるものとすると、Ｎｉと電子供給層１６とがショットキー障壁を構成する。フィンガーゲート電極２２に制御電圧を印加すると、ドレイン電流を制御できる。

たとえば、ゲート長Ｌｇは０．２〜１μｍ、ソースフィールドプレート２８とフィンガードレイン電極２０との間隔Ｌ_ＦＰＤは１〜５μｍなどとすることができる。

ソースフィールドプレート２８は、フィンガーゲート電極２２の第２側面２２ｂの位置よりもフィンガードレイン電極２０の側に向けて張り出している。

第２絶縁層２６は、ＳｉＮ（Ｓｉ_ｘＮ_ｙなどを含む）やＳｉＯ_２とすることができ、フィンガーゲート電極２２および第１絶縁層２４を覆う。ＳｉＮとすると、パッシベーション膜として機能するので好ましい。

ソースフィールドプレート２８は、第２絶縁層２６の表面のうち、フィンガーゲート電極２２からフィンガードレイン電極２０に向かって張りでたフィンガー部２８ａと、フィンガーソース電極１８の一部と接続する接続部２８ｂと、を有する。ソースフィールドプレート２８のフィンガー部２８ａの下面２８ｄと２ＤＥＧ層１５との垂直距離Ｄ１は、前記フィンガーゲート電極２２の第２側面２２ｂから離間するとともに大きくなる。フィンガーゲート電極２２の第２側面２２ｂの近傍において、フィンガー部２８ａの下面２８ｄの下端部２８ｃと２ＤＥＧ層１５の表面との垂直距離Ｄ１は、最短となる。

ソースフィールドプレート２８の先端部（フィンガーソース電極１８から最も離間した位置）の電位をフィンガーソース電極１８の接地電位に近づけることにより、フィンガーゲート電極２２のフィンガードレイン電極２０の側の第２側面２２ｂの近傍領域に生じる電界を低減できる。このため、降伏電圧を高くできるので、漏洩電流の低減や信頼性の改善が容易となる。また、大信号高周波電圧を印加することができるので、高出力化が容易となる。

また、ソースフィールドプレート２８のフィンガー部２８ａの下面と前記２次元電子ガス層との垂直距離は、フィンガーゲート電極２２の第２側面２２ｂから離間するとともに大きくすることにより、ドレイン・ソース間容量の増加を最低限に抑えることができる。

図１（ａ）に表す模式平面図は、ＨＥＭＴチップの一部分を表す。ＨＥＭＴを構成するセルは、積層体１１の一領域と、その表面に設けられたフィンガーゲート電極２２と、フィンガーソース電極１８と、フィンガードレイン電極２０と、を含み、単位トランジスタとして動作する。図１（ａ）に表すように、セルを並列に多数配置することにより、高出力を得ることができる。なお、図１（ｃ）は、図１（ａ）のＡ−Ａ線に沿った断面を表す。

図２（ａ）は第１の実施形態の変形例にかかる電界効果トランジスタの模式平面図、図２（ｂ）はＡ−Ａ線に沿った模式断面図である。

本変形例は、フィンガーゲート電極に対して第１絶縁膜の形状が対称なので第１の実施形態よりもつくりやすい。

図３（ａ）〜（ｅ）は、第１の実施形態の変形例にかかる電界効果トランジスタの製造方法を説明する模式断面図である。
まず、基板１０の上に、バッファ層１２、チャネル層１４、電子供給層１６を含む積層体１１を、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition)法などを用いて形成する。続いて、フィンガーソース電極１８、フィンガードレイン電極２０を形成する。

続いて、積層体１１の表面１１ａに、ＳｉＮなどからなる第１絶縁層２４を形成する。第１絶縁層２４のうち、フィンガーゲート電極２２を形成する領域に開口部２４ａを設ける。この場合、図３（ａ）に表すように、開口部２４ａのサイドウォールが上方に向かって拡幅するテーパー状または曲面状とすることが好ましい。このような断面形状は、サイドエッチングを制御することなどにより形成できる。

続いて、図３（ｂ）に表すように、フォトレジスト５０のパターニングを行う。この場合、フォトレジスト５０に設けられる開口部５０ａは、第１絶縁層２４の開口部２４ａの底部と略同一の大きさとなるように、急峻な傾斜を有する側面とすることが好ましい。なお、図３（ａ）のサイドウォール形成工程に用いたフォトレジストをマスクとして、セルフアライン法によりフィンガーゲート電極２２を形成することもできる。

続いて、図３（ｃ）に表すように、フィンガーゲート電極２２を形成する。さらに、フォトレジスト５０を除去する。フィンガーゲート電極２２の第１側面２２ａと第１絶縁層２４との間、およびフィンガーゲート電極２２の第２側面２２ｂと第１絶縁層２４との間、には第１溝部Ｖが設けられる。

続いて、図３（ｄ）に表すように、第１絶縁層２４の上面と、フィンガーゲート電極２２の第１側面２２ａ、第２側面２２ｂ、上面２２ｃを覆うように第２絶縁層２６を形成する。第２絶縁層２６は、第１溝部Ｖを覆うように設けられ、第１溝部Ｖに対応した第２溝部２６ａを有する。第２絶縁層２６は、たとえば、ＳｉＮなどとすることができる。

続いて、図３（ｅ）のように、ソースフィールドプレート２８を設ける。フィンガー部２８ａは、第２絶縁層２６の上面に、第２絶縁層２６の第２溝部２６ａを充填するように設けられる。また、接続部２８ｂは、第２絶縁層２６の上面に、フィンガーソース電極１８の一部と接続するように設けられる。フィンガーゲート電極２２の第２側面２２ｂの近傍において、ソースフィールドプレート２８の下端部２８ｃと２ＤＥＧ層１５の表面との垂直距離Ｄ１は短いので、電界緩和を高く保つことができる。

フォトリソグラフィーなどを用いて、フィンガーゲート電極２２の第２側面２２ｂの近傍にフィールドプレートを形成するプロセスでは、水平方向の幅を所定値以下に制御することが困難であり、量産性が不十分となる。これに対して、第１の実施形態およびその変形例の製造方法では、ソースフィールドプレート２８をフィンガーゲート電極２２の第２側面２２ｂから離間するとともに大きくすることにより、水平方向の幅を所定値以下に制御したことと等価なソースフィールドプレート２８を簡単なプロセスで形成可能である。

こののち、フィンガードレイン電極２０に接続されたドレイン端子電極５０、フィンガーゲート電極２２に接続されたゲート端子電極５２、フィンガーソース電極１８をチップの裏面電極に接続するためのバイヤホール４８ｖを有するソース端子電極４８、などを設けることができる。このようにして、図１に表すＨＥＭＴが完成する。なお、第１溝部および第２溝部は、フィンガーゲート電極２２と、フィンガードレイン電極２０と、の間にのみ設けてもよい。

図４（ａ）は比較例にかかる電界効果トランジスタの模式断面図、図４（ｂ）はその模式平面図である。
比較例では、ＳｉＮからなる絶縁層１２６は、フィンガーソース電極１１８とフィンガーゲート電極１２２とにはさまれた領域と、フィンガードレイン電極１２０とフィンガーゲート電極１２２とにはさまれた領域と、フィンガーゲート電極１２２の上面と２つの側面１２２ａ、１２２ｂとを覆う。また、ソースフィールドプレート１２８は、フィンガーゲート電極１２２の上面の中心線１２２ｃからフィンガードレイン電極１２０に向かって、長さＬ_ＦＰ張り出したフィンガー部１２８ａと、フィンガーソース電極１１８に接続される接続部１２８ｂと、を有する。なお、図４（ａ）は、図４（ｂ）におけるＡ−Ａ線に沿った模式断面図である。

図５（ａ）はソースフィールドプレート長に対する比較例のゲート・ソース間容量依存性、図５（ｂ）はソースフィールドプレート長に対する比較例のゲート・ドレイン間容量依存性、図５（ｃ）はソースフィールドプレート長に対する比較例のドレイン・ソース間容量依存性、を表すグラフ図である。
縦軸は容量の相対値、横軸はソースフィールドプレート長、である。

図５（ａ）に表すように、ソースフィールドプレート１２８を設けると、ゲート・ソース間容量Ｃｇｓ（ｐＦ）は、略３４％増加した。また、ゲート・ソース間容量Ｃｇｓ（ｐＦ）は、ソースフィールドプレート長Ｌ_ＦＰが０．５〜１．５μｍの範囲でその変動が２％以下と小さかった。なお、ゲート・ソース間容量Ｃｇｓ（ｐＦ）が増加すると、利得を含む周波数特性が低下するので好ましくない。

また、図５（ｂ）に表すように、ソースフィールドプレート２８を設けると、ゲート・ドレイン間容量Ｃｇｄ（ｐＦ）は、略２９％低下した。また、ゲート・ドレイン間容量Ｃｇｄ（ｐＦ）は、ソースフィールドプレート長Ｌ_ＦＰが０．５〜１．５μｍの範囲でその変動が１％以下と小さかった。このように、フィンガーソース電極１１８に接続されたソースフィールドプレート２８を設けると、シールド効果によりゲート・ドレイン間容量Ｃｇｄを、略７１％に低減できる。このため、入力端子であるフィンガーゲート電極１２２と、出力端子であるフィンガードレイン電極１２０と、の間でＳ_１２（Ｓパラメータの１つで入出力間のアイソレーションを表す）を低減できる。

増幅素子の安定化係数Ｋが１よりも小さい場合、ＨＥＭＴの最大利得ＭＳＧ（Maximum Stable Gain）は、４端子回路のＳパラメータ（逆方向伝達係数：Ｓ_１２、順方向伝達係数：Ｓ_２１）を用いて、式（１）で表される。

すなわち、ソースフィールドプレート１２８を設け逆方向伝達係数Ｓ_１２を低減することにより、最大安定利得ＭＳＧを高めることができる。

また、図５（ｃ）に表すように、ソースフィールドプレート長Ｌ_ＦＰが０．５μｍのとき、ドレイン・ソース間容量Ｃｄｓ（ｐＦ）の相対値は０．１３、ソースフィールドプレート長Ｌ_ＦＰが１μｍのとき、ドレイン・ソース間容量Ｃｄｓ（ｐＦ）の相対値は０．２１なった。また、ソースフィールドプレート長Ｌ_ＦＰが１．５μｍのとき、ドレイン・ソース間容量Ｃｄｓ（ｐＦ）の相対値は０．２９となり、フィンガーソース電極１１８に接続されたソースフィールドプレートを設けないときの相対値０．０６の略５倍となった。すなわち、ドレイン・ソース間容量Ｃｄｓ（ｐＦ）は、ソースフィールドプレート長Ｌ_ＦＰに略比例して増大した。

図６は、出力電力に対する電力付加効率依存性を表すグラフ図である。
測定周波数は１０ＧＨｚ、ドレイン・ソース間電圧Ｖｄｓは２４Ｖとした。縦軸は、電力付加効率（％）、横軸は出力電力（ｄＢｍ）、である。
出力電力が３２．５ｄＢｍのとき、ソースフィールドプレート長Ｌ_ＦＰが０．５μｍのとき、電力付加効率は６０％であった。これに対して、ソースフィールドプレート長Ｌ_ＦＰが１μｍのとき、電力付加効率は、５１％となり、９％低下した。

以上から、ソースフィールドプレート長Ｌ_ＦＰを小さくすると、ドレイン・ソース間容量Ｃｄｓを低く保ちつつゲート・ドレイン間容量Ｃｇｄが低減することができることが判明した。このため、ドレイン・ソース間容量Ｃｄｓに流れる高周波電流が低下し、ドレイン抵抗で無駄に消費される電力が低減され、電力付加効率を高めることができる。

他方、高周波特性を保つために、ゲート・ソース間容量Ｃｇｓも低くする必要があり、ソースフィールドプレート２８と、フィンガーゲート電極１８とを接続する接続部２８ｃの面積を狭くする。

ゲート・ドレイン間容量Ｃｇｄを抑制するために水平方向の幅を所定値以下にする必要があるが、微細な電極を形成すると量産性が不十分となる。そこでソースフィールドプレート２８をフィンガーゲート電極２２の第２側面２２ｂから離間するとともに大きくすることにより、ゲート・ドレイン間容量Ｃｇｄを抑制するために水平方向の幅を所定値以下に制御したことと等価なソースフィールドプレート２８を高いパターン加工精度を必要とせずに、ドレイン・ゲート容量が低減されたソースフィールドプレートを有する電界効果トランジスタの量産性に富む製造方法を提供できる。

本実施形態によれば、最大安定利得を保ちつつ、電力付加効率を改善可能な電界効果トランジスタが提供される。この電界効果トランジスタは、レーダー装置や移動無線基地局などに広く利用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１積層体、１５二次元電子ガス（２ＤＥＧ）層、１８フィンガーソース電極、２０フィンガードレイン電極、２２フィンガーゲート電極、２２ａ第１側面、２２ｂ第２側面、２４第１絶縁層、２６第２絶縁層、２６ａ第２溝部、２８ソースフィールドプレート、２８ａフィンガー部、２８ｂ接続部、２８ｃ下端部、２８ｄ下面、Ｌ_ＦＰソースフィールドプレート長、Ｄ１垂直距離、Ｖ第１溝部

Claims

２次元電子ガス層を生じるヘテロ接合を有し、半導体からなる積層体と、
前記積層体の表面に設けられたフィンガーソース電極と、
前記積層体の前記表面に前記フィンガーソース電極と平行に設けられたフィンガードレイン電極と、
前記フィンガーソース電極の側の第１側面と、前記フィンガードレイン電極の側の第２側面と、上面と、を有し、前記積層体の前記表面に前記フィンガーソース電極と平行に設けられたフィンガーゲート電極と、
前記フィンガーゲート電極の前記第１側面と前記フィンガーソース電極との間の前記積層体の前記表面と、前記フィンガーゲート電極の前記第２側面と前記フィンガードレイン電極との間の前記積層体の前記表面と、を覆う第１絶縁層と、
前記第１絶縁層の上面と、前記フィンガーゲート電極の前記上面と、前記フィンガーゲート電極の前記第２側面と、を少なくとも覆う第２絶縁層と、
前記第２絶縁層を挟んで前記フィンガーゲート電極の前記第２側面を少なくとも覆いかつ前記フィンガーソース電極と平行になるように設けられたフィンガー部と、前記フィンガーソース電極の一部と接続された接続部と、を有するソースフィールドプレートと、
を備え、
前記ソースフィールドプレートの前記フィンガー部の下面と前記２次元電子ガス層との垂直距離は、前記フィンガーゲート電極の前記第２側面から離間するとともに大きくなる電界効果トランジスタ。
前記フィンガーゲート電極の前記第１側面と前記第１絶縁層との間、および前記フィンガーゲート電極の前記第２側面と前記第１絶縁層との間には第１溝部が設けられ、
前記第２絶縁層は、前記第１溝部に応じた形状の第２溝部を有し、
前記ソースフィールドプレートの前記フィンガー部の下面と前記２次元電子ガス層との垂直距離は、前記フィンガーゲート電極の前記第１側面から離間するとともにそれぞれ大きくなる請求項１記載の電界効果トランジスタ。
前記ソースフィールドプレートのフィンガー部および接続部は、前記第２溝部に接しない請求項２記載の電界効果トランジスタ。
前記第１絶縁層は、窒化シリコンからなる請求項１〜３のいずれか１つに記載の電界効果トランジスタ。
２次元電子ガス層を生じるヘテロ接合を有し、窒化物半導体からなる積層体を形成する工程と、
前記積層体の表面にフィンガーソース電極およびフィンガードレイン電極を形成する工程と、
前記フィンガーソース電極と前記フィンガードレイン電極との間の前記積層体の前記表面のうち、所定領域を除いた領域に第１絶縁層を形成する工程であって、前記第１絶縁層の厚さは、前記所定領域に向かって小さくなるように形成される、工程と、
前記所定領域にフィンガーゲート電極を形成する工程と、
少なくとも前記フィンガーゲート電極の上面および側面と前記第１絶縁層とを覆い、前記側面と前記第１絶縁層との間に生じた第１溝部に対応した第２溝部を有する第２絶縁層を形成する工程と、
前記第２絶縁層の上に設けられ、外縁と前記フィンガードレイン電極とが離間し、前記第２絶縁層の上方で前記フィンガーゲート電極を覆い、前記第２溝部に接せず、前記フィンガーソース電極の一部と接続されたソースフィールドプレートを形成する工程と、
を備えた電界効果トランジスタの製造方法。