CN111656517A - 半导体装置及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置及其制造方法。所述半导体装置包含衬底、安置于所述衬底上的III‑V族层、安置于所述III‑V族层上的电介质层，以及从所述电介质层延伸到所述衬底的倾斜侧壁。其中所述衬底包括与所述倾斜侧壁相对地朝向的相对粗糙表面。

Description

半导体装置及其制造方法
技术领域
本公开涉及半导体装置及其制造方法，且更具体地说涉及具有III-V族层的半导体装置。
背景技术
包含直接带隙半导体材料(例如，III-V族材料或III-V族化合物(类别：III-V化合物))的半导体组件可归因于其性质而在各种条件下(例如，在不同电压及频率下)操作。
此半导体组件可包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、经调制掺杂FET(MODFET)等。
氮化镓(GaN)是氮与镓的化合物，且是可用于制造III-V半导体组件的III-V材料。III-V半导体组件可在饱和电子速度、高电子迁移率等方面具有较好的电子特性。
发明内容
在本公开的一些实施例中，提供一种半导体装置。所述半导体装置包含衬底、安置于衬底上的III-V族层、安置于III-V族层上的电介质层，以及从电介质层延伸到衬底的倾斜侧壁。其中，所述衬底包括与倾斜侧壁相对的相对粗糙表面。
在本公开的一些实施例中，提供一种半导体结构。所述半导体结构包括衬底；安置于衬底上的III-V族层；以及安置于III-V族层上的电介质层。所述半导体结构包括第一侧壁，其从电介质层延伸到衬底中；以及第二侧壁，其与所述第一侧壁相对安置且从电介质层延伸到衬底中，其中所述第一侧壁和所述第二侧壁限定凹槽。
在本公开的一些实施例中，提供一种用于制造半导体装置的方法。所述方法包含提供具有衬底、III-V族层和电介质层的半导体结构。所述方法包含形成从电介质层延伸到衬底的凹槽，以及形成覆盖电介质层和凹槽的金属层。所述方法包含在金属层上形成光致抗蚀剂层。所述方法包含对光致抗蚀剂层执行第一光刻工艺和第二光刻工艺。第一光刻工艺的对焦设置不同于第二光刻工艺的对焦设置。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各种特征可能未按比例绘制。实际上，各种特征的尺寸可能出于论述的清楚起见而任意增大或减小。
图1A是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图1B是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图1C是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出根据本公开的一些实施例的制造半导体结构的方法。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I-1和图2J-1示出根据本公开的一些实施例的制造半导体结构的方法。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I-2和图2J-2示出根据本公开的一些实施例的制造半导体结构的方法。
图3A展示根据本公开的某些实施例的包括多个半导体装置和预切割沟槽的晶片的一部分的平面图的简化示意图。
图3B是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图3C展示根据本公开的某些实施例的半导体装置的一部分。
图3D展示根据本公开的某些实施例的半导体装置的一部分。
图3E展示根据本公开的某些实施例的半导体装置的一部分。
图4A展示根据本公开的某些比较性实施例的包括多个半导体装置和预切割沟槽的晶片的一部分的平面图的简化示意图。
图4B是根据本公开的某些比较性实施例的半导体晶片的一部分的简化示意横截面图。
图4C展示根据本公开的某些比较性实施例的半导体装置的一部分。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些只是实例且并不希望为限制性的。在本公开中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。此外，本公开可能在各个实例中重复参考标号和/或字母。此重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供了可在多种多样的特定上下文中体现的许多适用的概念。所论述的特定实施例仅仅是说明性的且并不限制本公开的范围。
例如III-V族化合物等直接带隙材料可包含(但不限于)例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1A是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图1A展示根据本公开的某些实施例的半导体结构100。如图1A所示，半导体结构100包含衬底10、III-V族层12和14、电介质层16、18和20、金属层22以及钝化层24。半导体结构100进一步包含凹槽100t。在一些实施例中，凹槽100t也可被称作沟槽。
衬底10可包含但不限于硅(Si)、经掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可包含但不限于蓝宝石、绝缘体上硅(SOI)或其它合适的材料。在一些实施例中，衬底10可进一步包含掺杂区(图1A中未示出)，例如p阱、n阱等。
III-V族层12和14可安置于衬底10上。III-V族层12和14可堆叠于衬底10上.在一些实施例中，III-V族层12和14可为经掺杂III-V族层。在一些实施例中，半导体结构100可包含两个以上III-V族层。在一些实施例中，半导体结构100可包含仅一个III-V族层。
III-V族层12和14可以包含(但不限于)例如经掺杂氮化镓(经掺杂GaN)、经掺杂氮化铝镓(经掺杂AlGaN)、经掺杂氮化铟镓(经掺杂InGaN)和其它经掺杂III-V化合物。III-V族层12和14可以包含(但不限于)例如p型掺杂剂、n型掺杂剂或其它掺杂剂。在一些实施例中，示例性掺杂剂可包含例如(但不限于)镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。
电介质层16、18和20可以包含(但不限于)例如氧化物或氮化物，例如氮化硅(SiN)、氧化硅(SiO2)等。电介质层16、18和20可包含例如(但不限于)氧化物与氮化物的复合物层，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2等。
在一些实施例中，半导体结构100可包含三个以上电介质层。在一些实施例中，半导体结构100可包含仅一个电介质层。
金属层22可位于电介质层20上。在一些实施例中，金属层22可以包含(但不限于)例如耐火金属或其化合物。举例来说，金属层22可以包含(但不限于)例如铌(Nb)、钼(Mo)、钽(Ta)、钨(W)、铼(Re)、钛(Ti)、钒(V)、铬(Cr)、锆(Zr)、铪(Hf)、钌(Ru)、锇(Os)、铱(Ir)和其它金属，或者这些金属的化合物，例如氮化钽(TaN)、氮化钛(TiN)和碳化钨(WC)等。
钝化层24可安置于电介质层20上。钝化层24可安置于金属层22上。钝化层24可覆盖电介质层20的至少一部分。钝化层24可覆盖金属层22的至少一部分。
参看图1A，凹槽100t从电介质层20延伸到衬底10。钝化层24可被安置成覆盖凹槽100t的侧壁100w。钝化层24可安置成覆盖衬底10的表面10s。
半导体结构100可包含一或多个接触件。在一些实施例中，半导体结构100可包含安置于电介质层16和18内的金属接触件18c1。在一些实施例中，半导体结构100可包含安置于电介质层16和18内的金属接触件18c2。在一些实施例中，半导体结构100可包含安置于电介质层20内的金属接触件20c1。在一些实施例中，半导体结构100可包含安置于电介质层20内的金属接触件20c2。
半导体结构100可包含一或多个层间连接元件。在一些实施例中，半导体结构100可包含电连接在金属接触件18c1和金属接触件20c1之间的层间连接元件18v1。在一些实施例中，半导体结构100可包含电连接在金属接触件18c2和金属接触件20c2之间的层间连接元件18v2。在一些实施例中，半导体结构100可包含电连接在金属接触件20c1和金属层22之间的层间连接元件20v1。在一些实施例中，半导体结构100可包含电连接在金属接触件20c2和金属层22之间的层间连接元件20v2。
层间连接元件18v1、18v2、20v1和20v2中的每一个可称为通孔。
参看图1A，半导体结构100包含区100A、100B和100C。区100A可称为切划线或切划区。半导体结构100可沿着区100A通过切割/锯切技术被划分或分割成一些半导体装置(图1A中未表示，其可包含区100B和100C中的结构)。
可用于切割/锯切半导体结构100的技术包含(但不限于)机械切割或锯切、激光剥蚀或激光开槽、等离子体切割、槽或沟槽的湿式蚀刻或干式蚀刻，和/或激光引发的裂解/拆分。
区100B可包含保护结构(例如密封环)。举例来说，密封环可安置在集成电路(其可安置于区100C中)周围以实施保护。举例来说，当沿着区100A将切割技术应用于这些半导体结构100时，区100B中的密封环可阻止开裂(其可从切划区100A显现)扩散以便保护区100C内的结构。
包含金属接触件18c1、层间连接元件18v1、金属接触件20c1、层间连接元件20v1和金属层22的结构可具有金属、合金或其它合适的材料以保护电路(例如区100C内的内部电路)使其不受破坏。
包含金属接触件18c2、层间连接元件18v2、金属接触件20c2、层间连接元件20v2和金属层22的结构可具有金属、合金或其它合适的材料以保护电路(例如区100C内的内部电路)使其不受破坏。
区100C可为被电路或集成电路占据的区域。区100C可称为有源装置区域。
半导体结构100的区100A中的凹槽100t下方的相对薄部分(图1A中未表示)可节省成本。举例来说，半导体结构100上的切割/锯切操作的时间可缩短。举例来说，由切割/锯切操作消耗的功率可最小化。举例来说，切割工具(例如刀或刀的刀片)的寿命可延长。
半导体结构100的区100A中的凹槽100t下方的相对薄部分(图1A中未表示)还阻止开裂或分层。凹槽100t内进行的分割工艺并不通过层间介面(例如，衬底10和III-V族层12之间的介面)，且因此可避免由晶格失配导致的开裂或分层。
衬底10和III-V族层12之间的晶格失配可能致使衬底10和III-V族层12之间的介面在将切割技术应用于半导体结构100时易受损。限定区100A中的凹槽100t的钝化层24可覆盖衬底10和III-V族层12之间的介面以实施保护。因此，制造的良率可得以改进。举例来说，可通过钝化层24覆盖在衬底10的侧壁和III-V族层12上来阻止由于切割操作所导致的开裂或分层在衬底10和钝化层24之间的介面上扩散。
图1B是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图1B展示根据本公开的某些实施例的半导体结构100'。如图1B所示，半导体结构100'包含衬底10、III-V族层12和14、电介质层16、18和20、金属层22和钝化层24'。半导体结构100'进一步包含凹槽100t。在一些实施例中，凹槽100t也可被称作沟槽。
图1B中展示的半导体结构100'类似于图1A中所展示的半导体结构100，只是半导体结构100'的钝化层24'包含在凹槽100t的底部附近的开口24h1。开口24h1暴露凹槽100t的底部的一部分。开口24h1暴露衬底10的一部分。开口24h1暴露衬底10的表面10s的一部分。
参看图1B，钝化层24'包含安置于衬底10的表面10s上的部分24a。钝化层24'包含安置于衬底10的表面10s上的部分24b。开口24h1可由部分24a和部分24b限定。
可沿着开口24h1切割/锯切半导体结构100'。沿着开口24h1切割/锯切半导体结构100'可带来许多益处。举例来说，衬底10的被开口24h1暴露的部分具有比半导体结构100'的其它部分小的厚度，沿着开口24h1切割/锯切半导体结构100'可减小总体制造工艺的成本。
此外，沿着开口24h1切割/锯切半导体结构100'仅涉及切割/锯切衬底10，其为单层结构。因此，不会在制造工艺中引入开裂或分层。
在一些实施例中，可利用开口24h1作为半导体结构100'的预切割程序期间的对准标记。在一些实施例中，开口24h1可增加预切割程序的准确性。在一些实施例中，开口24h1可增加预切割程序的速度。在一些实施例中，开口24h1可改进半导体结构100'的良率。
现参看图1B中展示的点线圆A。在一些实施例中，部分24a覆盖凹槽100t的隅角100r。在一些实施例中，部分24a覆盖衬底10和III-V族层12之间的介面10i。部分24a可阻止湿气进入衬底10和III-V族层12之间的介面10i。部分24a可阻止污染物进入衬底10和III-V族层12之间的介面10i。此外，部分24a可阻止由于切割操作所导致的开裂或分层在衬底10和钝化层24之间的介面上扩散。
图1C是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。
图1C展示根据本公开的某些实施例的半导体结构100”。如图1C所示，半导体结构100”包含衬底10、III-V族层12和14、电介质层16、18和20、金属层22和钝化层24”。半导体结构100”进一步包含凹槽100t。在一些实施例中，凹槽100t也可被称作沟槽。
图1C中展示的半导体结构100”类似于图1A中所展示的半导体结构100，只是半导体结构100”的钝化层24”包含开口24h2。开口24h2暴露凹槽100t的底部的一部分。开口24h2暴露衬底10的一部分。开口24h2暴露衬底10的表面10s的一部分。
凹槽100t可包含倾斜侧壁100w。侧壁100w可包含侧壁12w、14w、16w、18w和20w。侧壁100w邻近于包含保护结构的区100B。侧壁12w连接III-V族层14和衬底10。侧壁14w连接III-V族层12和电介质层16。侧壁16w连接III-V族层14和电介质层18。侧壁18w连接电介质层16和电介质层20。侧壁100w从电介质层20延伸到衬底10。侧壁100w将钝化层24”的上表面24s”连接到衬底10的表面10s。
凹槽100t可包含倾斜侧壁100w2。侧壁100w2可包含侧壁12w2、14w2、16w2、18w2和20w2。侧壁100w2邻近于包含保护结构的区100B。
开口24h2暴露凹槽100t的侧壁100w。如图1C所示，III-V族层12的侧壁12w暴露。III-V族层14的侧壁14w暴露。电介质层16的侧壁16w暴露。电介质层18的侧壁18w暴露。电介质层20的侧壁20w暴露。
可沿着凹槽100t切割/锯切半导体结构100”。如先前论述，沿着凹槽100t切割/锯切半导体结构100”可带来许多益处。在一些实施例中，可利用凹槽100t作为半导体结构100”的预切割程序期间的对准标记。在一些实施例中，凹槽100t可增加预切割程序的准确性。在一些实施例中，凹槽100t可增加预切割程序的速度。在一些实施例中，凹槽100t可改进半导体结构100”的良率。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H示出根据本公开的一些实施例的制造半导体结构的方法。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H中展示的操作可用以产生类似于图1A中所展示的半导体结构100的半导体结构。
参看图2A，提供衬底10，且III-V族层12和14安置在衬底10的上表面上。电介质层16、18和20接着安置于III-V族层14的上表面上。在电介质层20上提供(例如形成)图案化光致抗蚀剂层30。图案化光致抗蚀剂层30限定开口30h。开口30h暴露电介质层20的一部分。开口30h暴露电介质层20的表面20s。
参看图2B，移除衬底10、III-V族层12和14以及电介质层16、18和20的部分且形成凹槽100t。随后，接着移除图案化光致抗蚀剂层30。
在一些实施例中，可通过蚀刻工艺形成凹槽100t。在一些实施例中，可通过干式蚀刻、湿式蚀刻或干式蚀刻与湿式蚀刻的组合来形成凹槽100t。在一些实施例中，可通过激光剥蚀或激光开槽来形成凹槽100t。在一些实施例中，可通过任何其它合适的技术来形成凹槽100t。
侧壁100w和衬底10的表面10s之间存在角θ。角θ取决于用于形成凹槽100t的技术而变。
在一些实施例中，角θ在90度到100度的范围内。在一些实施例中，角θ在100度到110度的范围内。在一些实施例中，角θ在110度到120度的范围内。在一些实施例中，角θ在120度到130度的范围内。在一些实施例中，角θ在130度到140度的范围内。在一些实施例中，角θ在140度到150度的范围内。在一些实施例中，角θ在90度到150度的范围内。
参看图2C，金属层22形成于电介质层20和凹槽100t上。金属层22覆盖电介质层20的上表面。金属层22覆盖凹槽100t的侧壁100w。金属层22覆盖衬底10的表面10s。
在一些实施例中，金属层22可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、镀敷和/或其它合适的沉积步骤而形成。
参看图2D，光致抗蚀剂层31提供(例如形成)在金属层22上。光致抗蚀剂层31可保形地形成于金属层22上。
参看图2E，执行光刻工艺以移除光致抗蚀剂层31的特定部分以便形成图案化光致抗蚀剂层。在光刻工艺之后，留下光致抗蚀剂层31的部分31a、31b、31c和31d。
在部分31a、31b、31c和31d当中，需要部分31a和31b，同时应移除部分31b和31c。
如果未移除部分31b和31c，则金属层22的在部分31b和31c下方的部分无法在后续程序中移除且因此将保留在凹槽100t中。剩余金属层将位于凹槽100t的底部隅角周围。凹槽100t内的剩余金属层可能会不利地影响半导体结构的切割/锯切程序。举例来说，凹槽100t内的剩余金属层可能经由凹槽100t对用于切割/锯切晶片的晶片锯切/切割机器造成损坏。
部分31b和31c可由所使用的光刻设备的对焦设置产生。也就是说，因为凹槽100t具有深度，所以如果根据凹槽100t的顶部设置聚焦，则凹槽100t的底部处的光致抗蚀剂层31将脱离聚焦范围。另一方面，如果根据凹槽100t的底部设置聚焦，则凹槽100t的顶部周围的光致抗蚀剂层31将脱离聚焦范围。
为了产生从凹槽的顶部向底部延伸的图案化光致抗蚀剂层，提出两步光刻工艺(也就是说，图2E和2F中展示的操作)。
参看图2F，执行光刻工艺以移除部分31b和31c。剩余部分31a和31d可称为图案化光致抗蚀剂层31'。在一些实施例中，图2E中展示的操作中使用的聚焦不同于图2F中展示的操作中使用的聚焦。在一些实施例中，图2E中展示的操作中使用的聚焦短于图2F中展示的操作中使用的聚焦。
在一些实施例中，图2E中展示的操作中使用的聚焦是根据凹槽100t的顶部和光刻设备之间的距离而选择。在一些实施例中，图2F中展示的操作中使用的聚焦是根据凹槽100t的底部和光刻设备之间的距离而选择。
参看图2G，移除金属层22的一部分。随后，移除图案化光致抗蚀剂层31'。金属层22的剩余部分还可被称作图案化金属层。
参看图2H，钝化层24形成于金属层22和凹槽100t上。可沿着凹槽100t的侧壁保形地形成钝化层24。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I-1和图2J-1示出根据本公开的一些实施例的制造半导体结构的方法。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I-1和图2J-1中展示的操作可用以产生类似于图1B中展示的半导体结构100的半导体结构。
图2I-1中展示的操作可在图2H中展示的操作之后执行。参看图2I-1，图案化光致抗蚀剂层32形成于钝化层24上。图案化光致抗蚀剂层32包含在凹槽100t的底部附近的开口32h1。开口32h1暴露钝化层24的一部分。开口32h1暴露钝化层24的表面24s。
可在图2I-1中展示的操作之后执行图2J-1中展示的操作。参看图2J-1，移除钝化层24的一部分，且随后移除图案化光致抗蚀剂层32。图2J-1中展示的操作从钝化层24产生开口24h1。开口24h1暴露衬底10的一部分。开口24h1暴露衬底10的表面10s。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I-2和图2J-2示出根据本公开的一些实施例的制造半导体结构的方法。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I-2和图2J-2中展示的操作可用以产生类似于图1C中展示的半导体结构100的半导体结构。
图2I-2中展示的操作可在图2H中展示的操作之后执行。参看图2I-2，图案化光致抗蚀剂层32形成于钝化层24上。图案化光致抗蚀剂层32包含开口32h2。开口32h2暴露钝化层24的一部分。
可在图2I-2中展示的操作之后执行图2J-2中展示的操作。参看图2J-2，移除钝化层24的一部分，且随后移除图案化光致抗蚀剂层32。图2J-2中展示的操作从钝化层24产生开口24h2。开口24h2暴露凹槽100t。开口24h2暴露凹槽100t的侧壁100w。开口24h2暴露衬底10的一部分。开口24h1暴露衬底10的表面10s。
图3A展示根据本公开的某些实施例的包括多个半导体装置和预切割沟槽的晶片的一部分的平面图的简化示意图。
参看图3A，晶片40包含半导体装置42d1、42d2、42d3和42d4。半导体装置42d1包含环绕半导体装置42d1的周边的密封环42s1。半导体装置42d2包含环绕半导体装置42d2的周边的密封环42s2。半导体装置42d3包含环绕半导体装置42d3的周边的密封环42s3。半导体装置42d4包含环绕半导体装置42d4的周边的密封环42s4。
凹槽100t安置于半导体装置42d1和半导体装置42d2之间。凹槽100t安置于半导体装置42d1和半导体装置42d3之间。凹槽100t安置于半导体装置42d2和半导体装置42d4之间。凹槽100t安置于半导体装置42d3和半导体装置42d4之间。半导体装置42d1、42d2、42d3和42d4可通过沿着凹槽100t锯切晶片40来分割。
在一些实施例中，凹槽100t具有约40微米(μm)的宽度。在一些实施例中，区100A具有约40μm的宽度。
图3B是根据本公开的某些实施例的半导体晶片的一部分的简化示意横截面图。图3B的半导体结构100d可以是沿着图3A的点线A-A'的晶片40的一部分的横截面图。
图3C展示根据本公开的某些实施例的半导体装置的一部分。
图3C展示半导体装置42d1的一部分。半导体装置42d1可从晶片40分割。在一些实施例中，半导体装置42d1可使用金属刀片从晶片40分割。在一些实施例中，半导体装置42d1可使用具有金刚石尖齿的水冷式圆锯从晶片40分割。
参看图3C中展示的点线圆B，钝化层24的上表面24s可不与介面10i共面。并且，衬底10的上表面10s可不与介面10i共面。如先前根据图1B论述，部分24a的配置包含若干优点。举例来说，部分24a可阻止湿气进入衬底10和III-V族层12之间的介面10i。部分24a可阻止污染物进入衬底10和III-V族层12之间的介面10i。此外，可通过部分24a阻止由于切割操作所导致的开裂或分层在衬底10和钝化层24之间的介面上扩散。
再次参看图3C中展示的点线圆B，用于分割半导体装置42d1的刀片或锯子可通过钝化层24且向钝化层24引入不平坦边缘。用于分割半导体装置42d1的刀片或锯子可向衬底10引入不平坦边缘。
如点线圆B中所展示，钝化层24可具有邻近于衬底10的相对粗糙表面24w1。钝化层24可具有邻近于衬底10的相对不平坦表面24w1。钝化层24可具有邻近于介面10i的相对粗糙表面24w1。钝化层24可具有邻近于介面10i的相对不平坦表面24w1。钝化层24可具有与介面10i相对地朝向的相对粗糙表面24w1。钝化层24可具有与介面10i相对地朝向的相对不平坦表面24w1。钝化层24可具有邻近于侧壁100w的相对粗糙表面24w1。钝化层24可具有与侧壁100w相对地朝向的不平坦表面24w1。钝化层24可具有与侧壁100w相对地朝向的相对粗糙表面24w1。
衬底10可具有邻近于介面10i的相对粗糙表面10w。衬底10可具有邻近于介面10i的相对不平坦表面10w。衬底10可具有与介面10i相对地/背朝介面10i朝向的相对粗糙表面10w。衬底10可具有与介面10i相对地/背朝介面10i朝向的相对不平坦表面10w。衬底10可具有邻近于侧壁100w的相对粗糙表面10w。衬底10可具有与侧壁100w相对地/背朝侧壁100w朝向的相对不平坦表面10w。
图3D展示根据本公开的某些实施例的半导体装置的一部分。图3D展示半导体装置42d1'的一部分。半导体装置42d1'可从晶片40分割。
参看图3D中展示的点线圆C，用于分割半导体装置42d1'的刀片或锯子向衬底10引入不平坦边缘。用于分割半导体装置42d1'的刀片或锯子不通过钝化层24，且因此不会向钝化层24引入不平坦边缘。
如点线圆C中所展示，钝化层24可具有邻近于衬底10的相对平滑表面24w2。钝化层24可具有邻近于介面10i的相对平滑表面24w2。钝化层24可具有与介面10i相对地朝向的相对平滑表面24w2。钝化层24可具有与侧壁100w相对地朝向的相对平滑表面24w2。
衬底10可具有邻近于介面10i的相对粗糙表面10w。衬底10可具有邻近于介面10i的相对不平坦表面10w。衬底10可具有与介面10i相对地朝向的相对粗糙表面10w。衬底10可具有与介面10i相对地朝向的相对不平坦表面10w。
图3E展示根据本公开的某些实施例的半导体装置的一部分。图3E展示半导体装置42d1”的一部分。半导体装置42d1”可从晶片40分割。
参看图3E中展示的点线圆D，用于分割半导体装置42d1'的刀片或锯子可向衬底10引入不平坦边缘。衬底10可具有邻近于介面10i的相对粗糙表面10w。衬底10可具有邻近于介面10i的相对不平坦表面10w。衬底10可具有与介面10i相对地朝向的相对粗糙表面10w。衬底10可具有与介面10i相对地朝向的相对不平坦表面10w。衬底10可具有与侧壁100w相对地朝向的相对粗糙表面10w。
图4A展示根据本公开的某些比较性实施例的包括多个半导体装置和预切割沟槽的晶片的一部分的平面图的简化示意图。
参看图4A，晶片60包含半导体装置62d1、62d2、62d3和62d4。半导体装置62d1包含环绕半导体装置62d1的周边的密封环62s1。半导体装置62d2包含环绕半导体装置62d2的周边的密封环62s2。半导体装置62d3包含环绕半导体装置62d3的周边的密封环62s3。半导体装置62d4包含环绕半导体装置62d4的周边的密封环62s4。
凹槽62t1环绕密封环62s1的周边。凹槽62t2环绕密封环62s2的周边。凹槽62t3环绕密封环62s3的周边。凹槽62t4环绕密封环62s4的周边。
图4B是根据本公开的某些比较性实施例的半导体晶片的一部分的简化示意横截面图。
图4B展示根据本公开的某些比较性实施例的半导体结构200。图4B的半导体结构200可以是沿着图4A的点线B-B'的晶片60的一部分的横截面图。
半导体装置200包含区200A、200B和200C。区200A可称为切划线或切划区。包含在半导体装置200中的半导体装置(未图示)可通过沿着区200A切割/锯切半导体装置200而分离或分割。区200B为密封环，且区200C为其中定位半导体装置(未图示)的区域，且可被称作有源装置区域。
半导体结构200包含安置成邻近于区200A的一侧的凹槽200t1和安置成邻近于区200A的另一侧的凹槽200t2。
参看图4B的区200A，半导体结构200的此区包含多层结构。因此，分割工艺中使用的刀片或锯子将必然通过若干介面。举例来说，沿着区200A的切割/锯切将通过衬底10和III-V族层12之间的介面10i。因为衬底10和III-V族层12之间存在晶格失配，所以切穿介面10i往往会导致开裂或分层。根据图4B中展示的实施例，开裂12c可从介面10i形成且朝向区200B和200C的方向扩散。由沿着区200A的切割/锯切产生的开裂或分层将不利地影响总体制造工艺的良率。
参看图4A和4B两者，图4A中展示的凹槽62t1可对应于图4B中展示的凹槽200t1。图4A中展示的凹槽62t3可对应于图4B中展示的凹槽200t2。图4A中展示的密封环62s1和62s3可对应于图4B中展示的区200B。图4A中展示的半导体装置62d1和62d3可定位于图4B的区200C中。
在一些实施例中，凹槽200t1、区200A和凹槽200t2具有约80μm的总宽度。在一些实施例中，凹槽200t1、区200A和凹槽200t2具有约120μm的总宽度。在一些实施例中，凹槽200t1、区200A和凹槽200t2的总宽度在80μm到120μm的范围内。
归因于凹槽200t1、区200A和凹槽200t2的宽度，图4A中展示的晶片60的有效使用面积小于图3A中展示的晶片40的有效使用面积。在一些实施例中，晶片60的有效使用面积可比晶片40的有效使用面积小30％。在一些实施例中，晶片60的有效使用面积可比晶片40的有效使用面积小达40％。此处，有效使用面积指代被半导体装置占据的晶片的总面积的百分比。
图4C展示根据本公开的某些比较性实施例的半导体装置的一部分。
图4C展示半导体装置62d1的一部分。半导体装置62d1可从晶片60分割。在一些实施例中，半导体装置62d1可使用刀片、锯子或激光从晶片60分割。参看图4C，半导体装置62d1包含凹槽200t1。钝化层24可朝向凹槽200t1延伸并覆盖凹槽200t1的侧壁。
如本文中所使用，可在本文为易于描述而使用例如“下方”、“低于”、“下部”、“上方”、“上部”、“下部”、“左”、“右”等空间关系术语来描述如图式中所示出的一个元件或特征与另一(些)元件或特征的关系。所述空间关系术语既定涵盖在使用或操作中的装置的除图式中描绘的定向外的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文所使用的空间关系描述词可同样相应地进行解译。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在介入元件。
如本文所使用，术语“近似”、“大体上”、“大量的”和“约”用于描述及考虑较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的情形以及事件或情况极接近于发生的情形。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围都包含端点。术语“大体上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如沿着同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当提及“大体上”相同的数值或特性时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
以上概述了本公开的若干实施例及详细方面的特征。本公开中所描述的实施例可易于用作设计或修改用于实行本文介绍的实施例的相同或类似目的和/或实现相同或类似优势的其它过程和结构的基础。此类等效构造不脱离本公开的精神和范围，并且可在不脱离本公开的精神和范围的情况下作出各种改变、替代和更改。

Claims (23)

1.一种半导体装置，其包括：
衬底；
III-V族层，其安置于所述衬底上；
电介质层，其安置于所述III-V族层上；以及
倾斜侧壁，其从所述电介质层延伸到所述衬底，其中所述衬底包括与所述倾斜侧壁相对地朝向的相对粗糙表面。
2.根据权利要求1所述的半导体装置，其进一步包括覆盖所述倾斜侧壁的钝化层，其中所述钝化层包括与所述倾斜侧壁相对地朝向的不平坦表面。
3.根据权利要求1所述的半导体装置，其进一步包括覆盖所述倾斜侧壁的钝化层，其中所述钝化层包括与所述倾斜侧壁相对地朝向的相对平滑表面。
4.根据权利要求1所述的半导体装置，其中所述衬底的表面和所述倾斜侧壁限定第一角度，且其中所述第一角度在90度到150度的范围内。
5.根据权利要求2所述的半导体装置，其中所述钝化层覆盖所述衬底和所述III-V族层之间的介面。
6.根据权利要求2所述的半导体装置，其中所述钝化层的所述不平坦表面邻近于所述衬底和所述III-V族层之间的介面。
7.根据权利要求2所述的半导体装置，其中所述钝化层的第一表面不与所述衬底和所述III-V族层之间的介面共面。
8.根据权利要求1所述的半导体装置，其中所述衬底的第一表面不与所述衬底和所述III-V族层之间的介面共面。
9.根据权利要求1所述的半导体装置，其中所述衬底的所述相对粗糙表面与所述衬底和所述III-V族层之间的介面相对地朝向。
10.根据权利要求2所述的半导体装置，其中所述钝化层的所述不平坦表面与所述衬底和所述III-V族层之间的介面相对地朝向。
11.一种半导体结构，其包括：
衬底；
III-V族层，其安置于所述衬底上；
电介质层，其安置于所述III-V族层上；
第一侧壁，其从所述电介质层延伸到所述衬底；以及
第二侧壁，其与所述第一侧壁相对安置，且从所述电介质层延伸到所述衬底中，
其中所述第一侧壁和所述第二侧壁限定凹槽。
12.根据权利要求11所述的半导体结构，其进一步包括钝化层，其中所述钝化层包括第一部分和第二部分，所述第一部分覆盖所述第一侧壁且所述第二部分覆盖所述衬底的表面的一部分。
13.根据权利要求12所述的半导体结构，其中所述钝化层的所述第二部分暴露所述衬底的表面的一部分。
14.根据权利要求12所述的半导体结构，其中所述第一部分的第一表面不与所述衬底和所述III-V族层之间的介面共面。
15.根据权利要求12所述的半导体结构，其中所述衬底的所述第一表面不与所述衬底和所述III-V族层之间的介面共面。
16.根据权利要求12所述的半导体结构，所述衬底的所述表面和所述第一侧壁限定第一角度，其中所述第一角度在90度到150度的范围内。
17.根据权利要求12所述的半导体结构，所述钝化层进一步包括第三部分和第四部分，所述第三部分覆盖所述第二侧壁且所述第四部分覆盖所述衬底的表面的一部分。
18.根据权利要求17所述的半导体结构，其中所述第二部分和所述第四部分限定开口，所述开口暴露所述衬底的所述表面的一部分。
19.一种用于制造半导体装置的方法，其包括：
提供具有衬底、III-V族层和电介质层的半导体结构；
形成从所述电介质层延伸到所述衬底的凹槽；
形成覆盖所述电介质层和所述凹槽的金属层；
在所述金属层上形成光致抗蚀剂层；以及
对所述光致抗蚀剂层执行第一光刻工艺和第二光刻工艺；其中
所述第一光刻工艺的对焦设置不同于所述第二光刻工艺的对焦设置。
20.根据权利要求19所述的方法，其进一步包括：
形成图案化金属层；以及
形成覆盖所述图案化金属层的钝化层，其中所述钝化层覆盖所述凹槽的侧壁和所述衬底的表面的一部分。
21.根据权利要求20所述的方法，其进一步包括：
沿着所述凹槽执行分割工艺，其中所述分割工艺通过所述钝化层。
22.根据权利要求20所述的方法，其中根据所述凹槽的顶部来选择所述第一光刻工艺的所述对焦设置。
23.根据权利要求20所述的方法，其中根据所述凹槽的底部来选择所述第二光刻工艺的所述对焦设置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114586175A (zh) * 2020-09-30 2022-06-03 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
WO2023123392A1 (en) * 2021-12-31 2023-07-06 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740419A (zh) * 2020-12-02 2021-04-30 英诺赛科(苏州)半导体有限公司 半导体器件结构及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070293019A1 (en) * 2006-06-15 2007-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of die sawing and structures formed thereby
CN101641776A (zh) * 2007-03-30 2010-02-03 富士通微电子株式会社 半导体器件
US20100112811A1 (en) * 2008-11-06 2010-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a metal gate
CN102593076A (zh) * 2011-01-11 2012-07-18 台湾积体电路制造股份有限公司 半导体装置
US20170256638A1 (en) * 2016-03-03 2017-09-07 Gan Systems Inc. GaN-on-Si SEMICONDUCTOR DEVICE STRUCTURES FOR HIGH CURRENT/ HIGH VOLTAGE LATERAL GaN TRANSISTORS AND METHODS OF FABRICATION THEREOF
US20180033695A1 (en) * 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Die Singulation and Structures Formed Thereby
CN109256375A (zh) * 2017-07-14 2019-01-22 台湾积体电路制造股份有限公司 用于焊盘开口和沟槽的钝化结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007126094A1 (ja) * 2006-05-02 2007-11-08 Mitsubishi Chemical Corporation 半導体発光素子
JP5503113B2 (ja) 2008-05-08 2014-05-28 古河電気工業株式会社 半導体装置、ウエハ構造体および半導体装置の製造方法
KR20180087302A (ko) 2015-11-20 2018-08-01 루미리즈 홀딩 비.브이. 개선된 led 디바이스 성능 및 신뢰성을 위한 콘택 에칭 및 금속화
US10274830B2 (en) * 2016-01-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for dynamic lithographic exposure
US10249506B2 (en) 2016-03-03 2019-04-02 Gan Systems Inc. GaN-on-si semiconductor device structures for high current/ high voltage lateral GaN transistors and methods of fabrication thereof
US10749078B2 (en) * 2016-11-14 2020-08-18 Seoul Viosys Co., Ltd. Light emitting diode having side reflection layer
US10672661B2 (en) * 2018-10-31 2020-06-02 Infineon Technologies Ag Preliminary trenches formed in kerf regions for die singulation

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070293019A1 (en) * 2006-06-15 2007-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of die sawing and structures formed thereby
CN101641776A (zh) * 2007-03-30 2010-02-03 富士通微电子株式会社 半导体器件
US20100112811A1 (en) * 2008-11-06 2010-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a metal gate
CN102593076A (zh) * 2011-01-11 2012-07-18 台湾积体电路制造股份有限公司 半导体装置
US20170256638A1 (en) * 2016-03-03 2017-09-07 Gan Systems Inc. GaN-on-Si SEMICONDUCTOR DEVICE STRUCTURES FOR HIGH CURRENT/ HIGH VOLTAGE LATERAL GaN TRANSISTORS AND METHODS OF FABRICATION THEREOF
US20180033695A1 (en) * 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Die Singulation and Structures Formed Thereby
CN109256375A (zh) * 2017-07-14 2019-01-22 台湾积体电路制造股份有限公司 用于焊盘开口和沟槽的钝化结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114586175A (zh) * 2020-09-30 2022-06-03 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
CN114586175B (zh) * 2020-09-30 2023-04-18 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
US11862721B2 (en) 2020-09-30 2024-01-02 Innoscience (Suzhou) Technology Co., Ltd. HEMT semiconductor device with a stepped sidewall
WO2023123392A1 (en) * 2021-12-31 2023-07-06 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

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