CN113906571B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括第一和氮基半导体层、栅极电极、介电层、第一接触电极和钝化层。介电层覆盖栅极电极。第一接触电极贯穿介电层以与第二氮基半导体层接触。第一接触电极包括在其第一不连续区域中的一个或多个封闭的不连续图块。钝化层设置在介电层上方并覆盖第一接触电极。钝化层贯穿在第一不连续区域中的第一接触电极以与第二氮基半导体层接触。

Description

半导体器件及其制造方法
技术领域
本发明一般涉及氮基半导体器件。更具体地说，本发明涉及一种氮基半导体器件，其具有包括嵌入/内埋的接触电极，接触电极包括一个或多个封闭的不连续图块(encloseddiscontinuities)。
背景技术
近年来，对高电子迁移率晶体管(high-electron-mobility transistor,HEMT)的深入研究非常普遍，尤其是在大功率开关和高频应用方面。III族氮基HEMT利用具有不同带隙的两种材料之间的异质接面形成类量子阱结构，其容纳二维电子气(two-dimensionalelectron gas,2DEG)区域，满足高功率/频率器件的要求。除了HEMT，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂的FET(modulation-doped FET,MODFET)。目前，需要提高HMET器件的良率，从而使其适合大规模生产。
发明内容
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、介电层、第一接触电极和钝化层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。介电层设置在第二氮基半导体层上方并覆盖栅极电极。第一接触电极设置在第二氮基半导体层上方，并贯穿介电层以与第二氮基半导体层接触。第一接触电极包括在其第一不连续区域中的一个或多个封闭的不连续图块。钝化层设置在介电层上方并覆盖第一接触电极。钝化层贯穿第一不连续区域中的第一接触电极以与第二氮基半导体层接触。
根据本发明的一个方面，提供了一种半导体器件。半导体器件包括第一氮基半导体层、第二氮基半导体层、栅极电极、介电层、接触电极和钝化层。第二氮基半导体层设置在第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置在第二氮基半导体层上方。介电层设置在第二氮基半导体层上方并覆盖栅极电极。接触电极设置在第二氮基半导体层上方，并贯穿介电层以与第二氮基半导体层接触。第一接触电极具有两个彼此相对且面对的内侧壁，并从第二氮基半导体层向上延伸。钝化层设置在介电层上方并覆盖第一接触电极。钝化层向下并沿接触电极的内侧壁延伸。
通过上述配置，半导体器件采用不连续的接触电极设计，接触电极包括一个或多个封闭的不连续图块。封闭的不连续图块可导致接触电极的面积减小，从而可减轻接触电极与氮基半导体层之间的热应力。因此，可以降低产生裂缝的概率，并且可以提高半导体器件的电性能、可靠性和良率。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本发明内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。本发明的实施例在下文中可对照附图以进行更详细的描述，其中：
图1A是根据本发明的一些实施例的半导体器件的俯视图；
图1B是图1A中横跨线1B-1B’的垂直横截面图；
图1C是图1A中横跨线1C-1C’的垂直横截面图；
图2A和图2B示出了根据本发明一些实施例的用于制造氮基半导体器件的方法的不同阶段；
图3是根据本发明一些实施例的半导体器件的俯视图；
图4是根据本发明一些实施例的半导体器件的俯视图；
图5是根据本发明一些实施例的半导体器件的垂直截面图；
图6是根据本发明一些实施例的半导体器件的垂直截面图；以及
图7是根据本发明的一些实施例的半导体器件的垂直截面图。
具体实施方式
于全部的附图以及详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本发明内容的实施方式。
于空间描述中，像是“上”、“上方”、“下”、“往上”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本发明内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本发明内容中，使用直线以及直角绘示仅用于方便表示层体以及技术特征。
于下面的描述中，半导体器件以及其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围以及精神的情况下进行修改，包括添加以及/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本发明内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本发明内容中的教示。
图1A是根据本发明的一些实施例的半导体器件100A的俯视图。图1B是横跨图1A中的线1B-1B'的垂直横截面图。图1C是横跨图1A中的线1C-1C’的垂直横截面图。为了描述清楚，在图1A中标记了彼此不同的方向D1和D2。在一些实施例中，方向D1和D2彼此正交。半导体器件100A包括衬底102、氮基半导体层104和106、栅极结构110、介电层120、电极130和140、钝化层150、接触通孔160和图案化导电层162。为清楚起见，在图1A中省略钝化层150和图案化导电层162。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于，硅(Si)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、p掺杂硅(p-doped Si)、n掺杂硅(n-dopedSi)、蓝宝石(sapphire)、绝缘体上半导体(例如绝缘体上硅(semiconductor oninsulator,SOI))或其他合适的衬底材料。在一些实施例中，衬底102可包括，例如但不限于，III族元素、IV族元素、V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可包括，例如但不限于一个或多个其他特征，例如掺杂区(doped region)、埋层(buriedlayer)、外延层(epitaxial(epi)layer)或其组合。
氮基半导体层104设置在衬底102上。氮基半导体层106设置在氮基半导体层104上。氮基半导体层104的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1-x-y)N其中x+y≤1，AlyGa(1–y)N其中y≤1.氮基半导体层106的示例性材料可包括，但不限于，氮化物或III-V族化合物，例如氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、InxAlyGa(1–x–y)N，其中x+y≤1，AlyGa(1–y)N其中y≤1。
可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106的带隙(即，禁带宽度)大于氮基半导体层104的带隙，这使得它们的电子亲和力彼此不同，并在它们之间形成异质结(heterojunction)。例如，当氮基半导体层104是具有约3.4ev的带隙的未掺杂的氮化镓(GaN)层时，氮基半导体层106可以被选择为具有约4.0ev的带隙的氮化铝镓(AlGaN)层。因此，氮基半导体层104和106可分别用作沟道层和阻挡层。在沟道层和势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱中积聚，从而在异质结附近产生二维电子气(two-dimensional electron gas,2DEG)区域。因此，半导体器件100A可以包括至少一个氮化镓基(GaN-based)的高电子迁移率晶体管(high-electron-mobilitytransistor,HEMT)。
在一些实施例中，半导体器件100A可进一步包括缓冲层、成核层或其组合(未示出)。缓冲层可设置在衬底102和氮基半导体层104之间。缓冲层可被配置为减少衬底102和氮基半导体层104之间的晶格和热失配，从而修补由于失配/差异引起的缺陷。缓冲层可包括III-V族化合物。III-V族化合物可包括但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料还可以包括，例如但不限于，氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(InAlGaN)或其组合。可以在衬底102和缓冲层之间形成成核层。成核层可被做为过渡层以适应衬底102和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。
栅极结构110设置在氮基半导体层106上/上方/之上。栅极结构110包括掺杂的氮基半导体层112和栅极电极114。在半导体器件100A的布局中，掺杂的氮基半导体层112和栅极电极114可沿方向D1延伸。掺杂的氮基半导体层112设置在氮基半导体层106上。掺杂的氮基半导体层112与氮基半导体层106接触。掺杂的氮基半导体层112设置在氮基半导体层106和栅极电极114之间。栅极电极114设置在掺杂的氮基半导体层112上。栅极电极114与掺杂的氮基半导体层112接触。
在图1A、1B和1C的示例性图示中，掺杂的氮基半导体层112的宽度大于栅极电极114的宽度。在一些实施例中，掺杂的氮基半导体层112的宽度可以实质上与栅极电极114的宽度相同。在图1B和1C的示例性图示中，掺杂的氮基半导体层112和栅极电极114的轮廓相同。例如，在垂直横截面中，掺杂的氮基半导体层112和栅极电极114的轮廓为矩形轮廓。在其他实施例中，掺杂的氮基半导体层112和栅极电极114的轮廓可以彼此不同。例如，在垂直横截面中，掺杂的氮基半导体层112的轮廓可以是梯形轮廓，并且栅极电极114的轮廓可以是矩形轮廓。
在图1B和1C的示例性图示中，半导体器件100A是增强模式(enhancement mode)器件，当栅极电极114处于大约零偏置(zero bias)时，其处于常闭(normally-off)状态。具体而言，掺杂的氮基半导体层112可与氮基半导体层106形成至少一个p-n结以耗尽2DEG区域，使得与相应栅极电极114下方位置相对应的2DEG区域的至少一个区块相较于2DEG区域的其余部分具有不同的特性(例如，不同的电子浓度)，因此被阻断。由于此机制，半导体器件100A具有常闭特性。换言之，当未向栅极电极114施加电压或施加到栅极电极114的电压小于阈值电压(即，在栅极电极114下方形成反转层(inversion layer)所需的最小电压)时，栅极电极114下方的2DEG区域的区块持续被阻断，因此没有电流流过。
在一些实施例中，可以省略掺杂的氮基半导体层112，使得半导体器件100A是耗尽模式(depletion-mode)器件，此代表着半导体器件100A在零栅源(gate-source)电压下处于常开(normally-on)状态。
掺杂的氮基半导体层112可以是p型掺杂的III-V族半导体层。掺杂的氮基半导体层112的示例性材料，可包括但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施例中，通过使用p型杂质(例如Be、Zn、Cd和Mg)来实现p型掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓GaN，并且氮基半导体层106包括氮化铝镓(AlGaN)，并且掺杂的氮基半导体层112是p型氮化镓层，其可以向上弯曲底层能带结构并耗尽2DEG区域的相应区块，以便将半导体器件100A置于关闭状态。
栅极电极114的示例性材料可包括金属或金属化合物。栅极电极114可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括，例如但不限于，钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
介电层120设置在氮基半导体层106和栅极结构110上/之上/上方。介电层120包括多个接触开口122。介电层120可与栅极结构110共形。介电层120的材料可包括，例如但不限于，介电材料。介电层120的示例性材料可包括，例如但不限于，氮化硅(SiNx)、氧化硅(SiOx)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅棚(SiBN)、氮化碳硅棚(SiCBN)、氧化物、氮化物、等离子体增强氧化物(plasma enhanced oxide,PEOX)或其组合。在一些实施例中，介电层120可以是多层结构，例如氧化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
根据装置设计，电极130和140中的每一个都可以用作源极电极或漏极电极。在一些实施例中，电极130可用作源极电极。在一些实施例中，电极130可用作漏极电极。在一些实施例中，电极140可以用作源极电极。在一些实施例中，电极140可用作漏极电极。电极130和140的作用取决于器件设计。
电极130和140设置在氮基半导体层106上/上方/之上。电极130和140可延伸入介电层120的接触开口122以与氮基半导体层106接触。电极130和140可借由与氮基半导体层106的接触与2DEG区域电耦合，因此电极130和140也可以称为接触电极。电极130和140可贯穿介电层120。在半导体器件100A的布局中，电极130和140可沿方向D1延伸。在半导体器件100A的布局中，栅极电极114以及电极130和140可以沿方向D2设置。
掺杂的氮基半导体层112和栅极电极114位于电极130和140之间。也就是说，电极130和140可分别位于栅极电极114的相对两侧。在一些实施例中，可以使用其他配置，特别是当装置中使用多个源极、漏极或栅极电极时。在图1B和1C的示例性图示中，电极130和140相对于栅极电极114对称。在其他实施例中，电极130和140相对于栅极电极114不对称。例如，电极130可以比电极140更靠近栅极电极114。
在一些实施例中，电极130和140可包括，例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅(doped crystalline silicon))、化合物(例如硅化物和氮化物)、其他导体材料或其组合。电极130和140的示例性材料可包括，例如但不限于，钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。电极130和140可以是单层，也可以是相同或不同组成的多层。在一些实施例中，电极130和140与氮基半导体层106形成欧姆接触；因此，电极130和140可以用作接触电极。可通过向电极130和140施加钛(Ti)、铝(Al)或其他合适材料来实现欧姆接触。在一些实施例中，每一个电极130和140由至少一个共形层和导电填充物形成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填充的示例性材料，可包括但不限于，铝硅(AlSi)、铝铜(AlCu)或其组合。
关于电极130和140的形成过程，可形成导电覆盖层，然后对其进行图案化处理以形成分离的电极130和140。分离的电极130和140可带有至少一个由图案化处理所产生的孔/开口。至少一个孔/开口可用于减轻分离的电极130和140中的应力。
为了进一步说明此概念，应注意不同组件层之间的材料差异可能导致热应力。关于热应力问题，考虑到一个包括源极和漏极电极的半导体器件，在源极和漏极电极上或下方可具有不同于源极和漏极电极的材料的材料层，因此热应力可积聚在源极和漏极中。举例来说，应力的累积倾向于在源极和漏极的角落部分产生。一旦源极和漏极电极中没有孔/开口，热应力累积将逐渐增加。当热应力累积达到一定程度时，源极和漏极电极的热应力会在其层内产生裂缝，从而恶化半导体器件的电性能、可靠性和良率。
对于其中没有孔/开口的源极和漏极，它们可以被称为“连续电极”。在此，术语“连续电极”代表的是在电极的任一垂直横截面视图中，电极的两个相对边缘之间没有内边界/交界。以另一种方式解释，在电极的两个相对边缘之间，没有层体贯穿电极。
参考图1A和1B，关于热应力问题，至少为了避免热应力的累积，电极130和140可以设计为不连续电极。这样的配置可以减轻上述所提到的由于热应力引起的负面影响。在此，术语“不连续电极”意指，在电极的至少一个垂直横截面视图中，电极在其两个相对边缘之间具有至少一个内边界/边界。以另一种方式解释，在每个不连续电极的两个相对边缘之间，至少有一个层体将其贯穿。例如，钝化层150可贯穿电极130和140以与氮基半导体层106接触并与电极130和140的内边界/交界形成界面。
更具体地说，参考图1A和1B，电极130在其不连续区域132中包括例如一个封闭的不连续图块134。不连续区域132可被视为电极130的孔/开口。电极130具有两个或多个内侧壁130SW。内侧壁130SW在不连续区域132中彼此面对。内侧壁130SW可从氮基半导体层106向上延伸。
内侧壁130SW定义了电极130的内交界/边界。电极130的封闭的不连续图块134的宽度小于其长度。在方向D1上的不连续区域132的长度大于在方向D2上的不连续区域132的长度。围绕封闭的不连续图块134的不连续区域132的内边界可以具有多个直边。例如，不连续区域132的内边界可以是四边形，例如矩形、正方形、菱形或梯形。在其他实施例中，围绕封闭的不连续图块134的不连续区域132的内边界可以设计为其他形状，例如三角形、五边形、六边形或多边形。
应注意的是，电极130的配置可以应用于电极140的配置，使得电极140在其不连续区域142中包括一个封闭的不连续图块144。在一些实施例中，为了符合其他电性要求，可将其中一个电极改设为实心电极。也就是说，其中一个电极可以是不连续电极，而另一个电极可以是连续电极。
与连续电极相比，通过在不连续区域132中创建封闭的不连续图块134来减小电极130的面积。因此，可降低电极130中的热应力累积，从而提高其可靠性。此外，可以减少由热应力引起的裂缝，从而可以改善半导体器件100A的电性能。由于电极140可以具有与上述电极130相同或类似的配置，因此电极140可以具有与电极130相同的技术效果。
钝化层150设置在介电层120以及电极130和140上/之上/上方。钝化层150在不连续区域132和142中贯穿电极130和140，以与氮基半导体层106接触。也就是说，钝化层150可以具有贯穿电极130和140的部分。更具体地说，钝化层150的部分延伸到/填充不连续区域132和142(例如，电极130和140的孔/开口)形成与电极130和电极140的界面。钝化层150的部分可通过不连续区域132和142与氮基半导体层106接触。
钝化层150与内侧壁130SW和140SW接触。钝化层150可向下并沿内侧壁130SW和140SW延伸。电极130和140的内侧壁130SW和140SW完全地被钝化层150的多个部分覆盖。电极130的内侧壁130SW可在封闭的不连续132内封闭/围绕钝化层150的一部分。电极140的内侧壁140SW可在封闭的不连续142内封闭/围绕钝化层150的一部分。因此，电极130和140中的每一个都可以在不连续区域132或144中容纳不同于自身的材料。例如，电极130和140的导电材料中可容纳钝化层150的介电材料。
与连续电极相比，钝化层150的这些部分被不连续区域132和142封闭，这代表着钝化层150的这些部分嵌入电极130和140中。因此，钝化层150与电极130和140之间的接触面积可以增加，从而避免钝化层150从电极130和140剥离。
在一些实施例中，钝化层150可用作平坦化层(planarization layer)，其具有水平顶面以支撑其他层/组件。在一些实施例中，钝化层150可以形成为较厚的层，并且在钝化层150上执行平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)工艺，以去除多余部分，从而形成水平顶面。
接触通孔160设置在钝化层150内。接触通孔160可贯穿钝化层150。接触通孔160可纵向地延伸，分别连接到电极130和140。每个接触通孔160与相应的不连续区域132或142相邻。接触通孔160的上表面未被钝化层150所覆盖。接触通孔160的示例性材料，可包括但不限于，导电材料，例如金属或合金。
图案化导电层162设置在钝化层150和接触通孔160上/之上/上方。图案化导电层162与接触通孔160接触。在不连续区域132中，图案化导电层162垂直重叠于电极130的封闭的不连续图块134。在不连续区域142中，图案化导电层162垂直重叠于电极140的封闭的不连续图块144。图案化导电层162可具有金属线、接垫、迹线或其组合，使得图案化导电层162可形成至少一个电路。因此，图案化导电层162可以用作图案化电路层。图案化导电层162的示例性材料，可包括但不限于，导电材料。图案化导电层162可包括具有银(Ag)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、钛(Ti)、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
用于制造半导体器件100A的方法的不同阶段如图2A和图2B所示，如下所述。在下文中，沉积技术可包括，例如但不限于，原子层沉积(atomic layer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapordeposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体增强CVD(plasmaenhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其他合适工艺。
参考图2A，通过使用沉积技术在衬底102上形成氮基半导体层104。可通过使用沉积技术在氮基半导体层104上形成氮基半导体层106。可通过使用沉积技术在氮基半导体层106之上形成掺杂的氮基半导体层112和栅极电极114。介电层120形成为具有至少一个接触开口122以暴露氮基半导体层106。介电层120上方形成导电覆盖层170。导电覆盖层170具有完全填充/引入/沉积在接触开口122中的多个部分，使得导电覆盖层170可以通过接触开口122与氮基半导体层106接触。掺杂的氮基半导体层112、栅极电极114和介电层120的形成包括图案化工艺。在一些实施例中，可以执行沉积技术以形成覆盖层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻、曝光和显影、蚀刻、其他合适工艺或其组合。
参考图2B，在导电覆盖层170上执行图案化工艺，以形成分别具有不连续区域134和142的电极130和140。不连续区域132具有两个内侧壁130SW，其在不连续区域132中是彼此相对的。不连续区域132暴露氮基半导体层106。不连续区域142具有两个内侧壁140SW，其在不连续区域142中是彼此相对的。不连续区域142暴露氮基半导体层106。
内侧壁130SW和140SW形成为垂直于氮基半导体层106的顶面。形成的电极130和140位于氮基半导体层106上方且在接触开口122中，以与氮基半导体层106接触。此后，可以形成钝化层150、接触通孔160和图案化导电层162，从而获得如图1A、1B和1C所示的半导体器件100A的配置。
图3是根据本发明的一些实施例的半导体器件100B的俯视图。在图3的示例性图示中，电极130可在不连续区域132中具有弯曲边界/内边界。具体而言，电极130具有围绕一个形状为椭圆形的封闭的不连续图块134的内边界。电极130的配置可应用于电极140的配置，使得电极140的内边界围绕一个形状为椭圆形的封闭的不连续图块144。在一些实施例中，电极130或140的内边界围绕一个形状为圆形的封闭的不连续图块134或144。弯曲边界/内边界的设计可在半导体器件100B中实现理想的应力分布。
图4是根据本发明的一些实施例的半导体器件100C的俯视图。在图4的示例性图示中，电极130可以在其不连续区域132中具有多个分离且封闭的不连续图块134。因此，钝化层150的多个部分(见图1B)位于这些封闭的不连续图块134内。钝化层150的这些封闭的部分被电极130封闭。也就是说，钝化层150的多个封闭部分通过电极130的不连续区域132而彼此分离。钝化层150的多个封闭部分沿方向D1设置。电极130和140以及栅极电极114的延伸方向可以实质上相同于钝化层150的这些封闭的部分的排列方向。
电极130的不连续区域132的形状呈椭圆形。电极130的配置可以应用于电极140的配置，使得电极140可以具有多个分离且封闭的不连续区域142，其形状呈椭圆形。类似地，不连续区域132和142的弯曲内边界/内边界有利于应力累积的分布。在一些实施例中，为了满足其他电气要求，不连续区域132的形状可以是矩形、圆形、椭圆形或其组合，本发明不限于此。
在半导体器件100B和100C的制造过程中，可将导电覆盖层170图案化以形成具有不连续区域132和142的电极130和140。可将电极130和140的不连续区域132和142形成为具有弯曲边界。具体而言，不连续区域132和142可通过干蚀刻工艺形成图案，且不连续区域132和142的数量和形状可通过在蚀刻工艺期间应用的掩模的图案来决定。因此，本发明的不连续电极设计是灵活的，可用于满足不同的器件要求。
图5是根据本发明的一些实施例的半导体器件100D的垂直截面图。在一些操作中，施加于漏极电极(例如，电极140)的电压高于施加于源极电极(例如，电极130)的电压。因此，电场强度不会均匀/平均地分布在上述电极间区域内。这种现象会恶化半导体器件的电性能。
在图5的示例性图示中，电极130和140可以采用不对称设计。具体而言，电极130和140相对于栅极电极114不对称。不对称设计可包括不对称轮廓。例如，电极130和140在其不连续区域132和142具有不同的轮廓。从不连续区域132到栅极电极114的距离可以小于从不连续区域142到栅极电极114的距离。换句话说，不连续区域132比不连续区域142更靠近栅极电极114。不对称设计可使半导体器件100D中的电场分布更均匀，从而改善其电性能。
在半导体器件100D的制造过程中，不连续区域132和142可通过干蚀刻工艺进行图案化，并且不连续区域132(或142)相对于栅极电极114的相对位置可以通过在蚀刻工艺中应用的掩模的图案的位置来决定。
图6是根据本发明的一些实施例的半导体器件100E的垂直截面图。在图6的示例性图示中，电极130和140的内侧壁130SW和140SW相对于氮基半导体层106倾斜，使得钝化层150的多个部分可以沿着内侧壁130SW和140SW倾斜地向下延伸。这样的配置可以进一步增加电极130和140与钝化层150之间的接触面积。此外，来自钝化层150的力(来自钝化层150力的分量)可以具有更多施加到电极130和140的垂直分量。因此，可以避免剥离问题。因此，可以进一步提高半导体器件100E的可靠性。
在半导体器件100E的制造过程中，可以对导电覆盖层170进行图案化，以形成电极130和140。电极130和140具有不连续区域132和142，其中不连续区域132和142分别设有倾斜的内侧壁130SW和140SW。倾斜内侧壁130SW和140SW的倾斜程度可以通过在对导电层170进行图案化工艺中调整至少一个参数(例如时间、温度、压力或蚀刻剂)来控制。
图7是根据本发明的一些实施例的半导体器件100F的垂直截面图。在图7的示例性图示中，电极130和140相对于栅极电极114不对称。电极130比电极140更靠近栅极电极114。
对于电极130来说，不连续区域132在电极130的左侧附近形成。对于电极140来说，不连续区域142在电极140的右侧附近形成。由于电极130和140的较厚部分连接到漂移区域，因此这种配置可有助于与氮基半导体层之间的良好接触。
基于上述描述，在本发明的实施例中，由于至少一个电极在不连续区域中设有一个或多个不连续，而导致其面积减小，因此可以减轻由应力引起的负面影响。热应力产生的裂缝可以减少。因此，本发明的半导体器件可以具有良好的电性能、可靠性和良率。此外，由于钝化层的至少一部分可以向下并沿着至少一个电极的内侧壁延伸，因此钝化层和电极之间的接触面积可以增加，从而增加它们之间的结合力而避免剥离问题。因此，本发明的半导体器件可以具有良好的可靠性和良率。
本发明的以上描述是为了达到说明以及描述目的而提供。本发明并非意图全面性地或是将本发明限制成上所公开的精确形式。意图详尽无遗或仅限于所公开的精确形式。对于本领域技术人员来说，显着地，可存在许多修改以及变化。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本发明的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”以及“约”，其为用于描述以及解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包含小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，其可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”以及“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一或多个中介组件位于前一组件以及后一组件之间的状况。虽然已经参考本发明内容的具体实施方式来描述以及说明本发明内容，但是这些描述以及说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本发明内容的真实精神以及范围的情况下，可以进行各种修改以及替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺以及公差的因素，本发明内容中所呈现的工艺与实际器件之间可能存在区别。本发明内容的其他实施方式可能没有具体说明。说明书以及附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或工艺能够适应本发明内容的目的、精神以及范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本发明的教示。因此，除非在此有特别指出，否则，此些操作的顺序以及分组是不受限制的。

Claims (22)

1.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层上方；
介电层，设置在所述第二氮基半导体层上方并覆盖所述栅极电极；
第一接触电极，设置在所述第二氮基半导体层上方并贯穿所述介电层以与所述第二氮基半导体层接触，其中所述第一接触电极在其第一不连续区域中包括一个或多个封闭的不连续图块；
第二接触电极，设置在所述第二氮基半导体层上方，并贯穿所述介电层以与所述第二氮基半导体层接触，其中所述栅极电极位于所述第一和第二接触电极之间，且所述第二接触电极在其第二不连续区域中包括一个或多个封闭的不连续图块，其中所述第一接触电极的所述第一不连续区域和所述第二接触电极的所述第二不连续区域相对于所述栅极电极不对称；以及
钝化层，设置在所述介电层上方并覆盖所述第一接触电极，其中所述钝化层在所述第一不连续区域中贯穿所述第一接触电极以与所述第二氮基半导体层接触。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述第一接触电极在其所述一个或多个封闭的不连续图块内封闭所述钝化层的至少一部分。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述第一接触电极在所述第一不连续区域中具有两个彼此面对的内侧壁。
4.根据权利要求3所述的半导体器件，其特征在于，其中所述钝化层与所述第一接触电极的所述第一不连续区域的所述内侧壁接触。
5.根据权利要求3所述的半导体器件，其特征在于，其中所述第一接触电极的所述内侧壁相对于所述第二氮基半导体层倾斜。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
接触通孔，延伸以连接所述第一接触电极，并与所述第一接触电极的所述第一不连续区域相邻。
7.根据权利要求1所述的半导体器件，其特征在于，其中所述第一接触电极具有内边界，所述内边界围绕以矩形、圆形、椭圆形或其组合为形状的所述一个或多个封闭的不连续图块。
8.根据权利要求1所述的半导体器件，其特征在于，其中所述第一接触电极在所述不连续区域中具有弯曲内边界。
9.根据权利要求1所述的半导体器件，其特征在于，其中所述第一接触电极在其所述第一不连续区域中包括多个所述封闭的不连续图块，使得所述钝化层的多个部分在所述多个封闭的不连续图块内。
10.根据权利要求9所述的半导体器件，其特征在于，其中所述钝化层的所述多个部分通过所述第一接触电极的所述不连续区域彼此分离。
11.根据权利要求9所述的半导体器件，其特征在于，其中所述栅极电极和所述第一接触电极沿一方向延伸，且所述钝化层的所述多个部分沿所述方向设置。
12.根据权利要求1所述的半导体器件，其特征在于，其中所述第一接触电极的所述封闭的不连续图块的宽度小于其长度。
13.根据权利要求1所述的半导体器件，其特征在于，还包括：
导电层，设置在所述钝化层上方，并在所述第一不连续区域中垂直重叠于所述第一接触电极的所述一个或多个封闭的不连续图块。
14.一种制造半导体器件的方法，其特征在于，包括：
形成第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层；
在所述第二氮基半导体层之上形成栅极电极；
在所述栅极电极上方形成介电层，并且所述介电层具有多个接触开口以暴露所述第二氮基半导体层；以及
在所述介电层上方和在所述多个接触开口中形成多个接触电极以与所述第二氮基半导体层接触，其中所述接触电极具有至少一不连续区域以暴露所述第二氮基半导体层，其中在形成所述多个接触电极的步骤中，还包括：
在所述介电层上方形成导电覆盖层并使其完全填充所述多个接触开口；以及
图案化所述导电覆盖层以形成具有所述不连续区域的所述多个接触电极，其中所述多个接触电极包括第一接触电极与第二接触电极，且所述第一接触电极的第一不连续区域和所述第二接触电极的第二不连续区域相对于所述栅极电极不对称。
15.根据权利要求14所述的方法，其特征在于，其中对所述导电覆盖层进行图案化，使得所述接触电极具有两个相对且彼此面对的内侧壁。
16.根据权利要求14所述的方法，其特征在于，其中对所述导电覆盖层进行图案化，使得所述接触电极具有两个相对的内侧壁，所述内侧壁相对于所述第二氮基半导体层倾斜。
17.根据权利要求14所述的方法，其特征在于，其中对所述导电覆盖层进行图案化，使得所述不连续区域具有弯曲边界。
18.一种半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置在所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
栅极电极，设置在所述第二氮基半导体层上方；
介电层，设置在所述第二氮基半导体层上方并覆盖所述栅极电极；
多个接触电极，设置在所述第二氮基半导体层上方并贯穿所述介电层以与所述第二氮基半导体层接触，其中所述接触电极具有两个相对且彼此面对的内侧壁以界定出不连续区域，并且所述接触电极的所述内侧壁从所述第二氮基半导体层向上延伸，
其中所述多个接触电极包括第一接触电极与第二接触电极，且所述第一接触电极的第一不连续区域和所述第二接触电极的第二不连续区域相对于所述栅极电极不对称；以及
钝化层，设置在所述介电层上方并覆盖所述多个接触电极，其中所述钝化层向下并沿所述接触电极的所述内侧壁延伸。
19.根据权利要求18所述的半导体器件，其特征在于，其中所述接触电极的所述内侧壁相对于所述第二氮基半导体层倾斜。
20.根据权利要求18所述的半导体器件，其特征在于，其中所述接触电极的所述内侧壁围绕所述钝化层的至少一部分。
21.根据权利要求18所述的半导体器件，其特征在于，其中所述接触电极的所述内侧壁界定了所述接触电极的内边界。
22.根据权利要求18所述的半导体器件，其特征在于，其中所述接触电极的所述内侧壁被所述钝化层的至少一部分完全地覆盖。
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