JP3930486B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP3930486B2
JP3930486B2 JP2004051900A JP2004051900A JP3930486B2 JP 3930486 B2 JP3930486 B2 JP 3930486B2 JP 2004051900 A JP2004051900 A JP 2004051900A JP 2004051900 A JP2004051900 A JP 2004051900A JP 3930486 B2 JP3930486 B2 JP 3930486B2
Authority
JP
Japan
Prior art keywords
trench
film
electrode
insulating film
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004051900A
Other languages
English (en)
Other versions
JP2005243932A (ja
Inventor
田 昇 松
山 正 司 高
渕 康 男 江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004051900A priority Critical patent/JP3930486B2/ja
Priority to US10/820,792 priority patent/US7045858B2/en
Publication of JP2005243932A publication Critical patent/JP2005243932A/ja
Application granted granted Critical
Publication of JP3930486B2 publication Critical patent/JP3930486B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、トレンチゲート構造の半導体装置およびその製造方法に関し、特にパワーＭＯＳＦＥＴに用いられる。
トレンチゲート構造のＭＯＳＦＥＴは、以前より、パワーＭＯＳスイッチとして広く利用されている。パワーＭＯＳスイッチは一般に高速に動作することが要求されている。パワーＭＯＳスイッチの高速性の指標は、ＭＯＳＦＥＴのＯＮ抵抗Ｒｏｎとスイッチング電荷量Ｑｓｗの積（Ｒｏｎ×Ｑｓｗ）と、ゲート配線抵抗Ｒｇであり、両指標を低減させる必要がある。
このような観点から、ＭＯＳＦＥＴのゲートの配線抵抗Ｒｇを低減した半導体装置が提案されており（特許文献１参照）、その構成を図１５に示す。この従来の半導体装置は、ドレインとなるＮ＋半導体基板上にＮ−型のエピタキシャル層４が形成され、このＮ−型のエピタキシャル層４にＰ型の拡散層６が形成されている。更に、Ｐ型の拡散層６上に選択的にソースとなるＮ＋型の拡散層８が形成されている。そして、Ｎ＋型の拡散層８およびＰ型の拡散層６を貫通しＮ−型のエピタキシャル層４に達するトレンチ１２が形成され、このトレンチ１２の内面、すなわち側面および底面に沿ってゲート絶縁膜１４が形成されている。ゲート絶縁膜１４が内面に沿って形成されたトレンチ１２内に、ゲート絶縁膜１４に接するように堆積されたポリシリコン２８およびポリシリコン２８上にトレンチ１２を完全に埋め込むように積層されたシリサイド膜２９からなるゲート電極が形成されている。
しかし、この特許文献１に記載の半導体装置においては、ポリシリコン２８上に高融点金属を堆積し、熱処理することで、高融点金属とシリコンとを反応させてシリサイド膜２９を形成する際に、特にトレンチ１２の底部でポリシリコン２８とシリサイド膜２９との界面に応力が発生し易く、この発生した応力によりチャネルとなるＰ型の拡散層６およびＮ−型のエピタキシャル層４に亀裂が入るおそれがある。このため、ドレインとソース間にリーク電流Ｉｄｓｓの増加が引き起こされ易く、信頼性に問題がある。
特開２００１−３４５４４６号公報
本発明は、高速に動作するとともに信頼性の高い、トレンチゲート構造の半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された第１導電型と異なる第２導電型の第２半導体層と、前記第２半導体層上に選択的に形成された第１導電型の第３半導体層と、前記第３半導体層および第２半導体層を貫通し前記第１半導体層に達するトレンチと、前記トレンチ内の側面および底面に沿って形成されたゲート絶縁膜と、前記トレンチの側面の前記ゲート絶縁膜に接するように形成され、前記ゲート絶縁膜に接する面と反対側の面が前記トレンチの底部の前記ゲート絶縁膜とともに、前記トレンチの前記底部から開口部側に延在する空洞を形成するゲート電極と、を備えたことを特徴とする。
また、本発明の第２の態様による半導体装置の製造方法は、第１導電型の第１半導体層と、前記第１半導体層上に形成された第１導電型と異なる第２導電型の第２半導体層と、前記第２半導体層上に選択的に形成された第１導電型の第３半導体層と、を有する半導体基板に、前記第３半導体層および第２半導体層を貫通し前記第１半導体層に達するトレンチを形成する工程と、前記トレンチ内の側面および底面に沿ってゲート絶縁膜を形成する工程と、前記トレンチ内の前記ゲート絶縁膜に沿ってポリシリコンからなる第１電極膜を形成する工程と、前記トレンチの底部の前記第１電極膜を除去し、前記トレンチ内の側面に前記第１電極膜を残存させる工程と、前記トレンチ内に側面に残存している前記第１電極膜を覆う高融点金属膜を形成する工程と、熱処理を行うことにより、前記第１電極膜のシリコンと前記高融点金属とを反応させ高融点金属シリサイド層を形成する工程と、未反応の高融点金属を除去することにより、前記トレンチの底部の前記ゲート絶縁膜と前記高融点金属シリサイド層の表面とによって、前記トレンチの前記底部から開口部側に延在する空洞を形成する工程と、を備えたことを特徴とする。
高速に動作するとともに信頼性の高い、トレンチゲート構造の半導体装置およびその製造方法を得ることができる。
本発明の実施形態を以下に図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態による半導体装置を図１および図２を参照して説明する。図１は、第１実施形態による半導体装置の構成を示す断面図であり、図２は、第１実施形態による半導体装置の後述するソース電極を形成する前の平面図である。なお、図１は、図２に示す切断線Ａ−Ａ’に沿って切断したときの断面図に相当する。
図１に示すように、本実施形態による半導体装置は、ドレインとなるＮ＋型の半導体基板２上にＮ−型のエピタキシャル層４が形成され、このＮ−型のエピタキシャル層４にＰ型の拡散層６が形成されている。更に、Ｐ型の拡散層６上に選択的にソースとなるＮ＋型の拡散層８が形成されている。なお、Ｎ＋型の拡散層８が形成されていないＰ型の拡散層６の表面領域には、ＭＯＳＦＥＴの閾値を安定させるためにＰ＋型の拡散層３２が形成されている。そして、Ｎ＋型の拡散層８およびＰ型の拡散層６を貫通しＮ−型のエピタキシャル層４に達するトレンチ１２が形成されている。
トレンチ１２は図２に示すように、半導体チップ１に複数個形成され、各トレンチ１２は図１の紙面に対して垂直方向に延在するように形成されている。各トレンチ１２の内面、すなわち側面および底面に沿ってゲート絶縁膜１４が形成されている。ゲート絶縁膜１４が内面に沿って形成されたトレンチ１２内にゲート電極２０が形成されている。このゲート電極２０は、トレンチ１２の側面にのみゲート絶縁膜１４を介して形成され、ゲート絶縁膜１４に接するポリシリコンからなる電極膜２０ａと、シリサイドからなる電極膜２０ｂとの積層構造となっている。そして、この電極膜２０ｂによってトレンチ１２の底部のゲート絶縁膜１４の表面からトレンチ１２の上面に達する空洞２４がトレンチ１２に形成される。この空洞２４は、図１の紙面に対して垂直方向、すなわちトレンチ１２の長手方向に延在した構成となっている。また、ゲート電極２０の上面を覆うように絶縁膜３０が形成されている。したがって、空洞２４は、トレンチ１２の底部のゲート絶縁膜１４と、トレンチ１２の上面の層間絶縁膜３０と、ゲート電極２０の電極膜２０ｂの表面とによって形成される。そして、この絶縁膜３０を覆いＮ＋型の拡散層８と電気的に接続される例えば金属からなるソース電極４０が形成された構成となっている。なお、絶縁膜３０はゲート電極２８とソース電極４０とを絶縁するために設けられている。一方、半導体基板２の裏面側には、図示しないドレイン電極が形成されている。
また、それぞれのトレンチ１２内に設けられたゲート電極２０は、図２に示すように、半導体チップ１に設けられた例えばポリシリコンからなるゲート引き出し電極２５とトレンチ１２の端部で接続される。ゲート引き出し電極２５は、図２に示すように、各トレンチ内のゲート電極２０を共通に接続するために、半導体チップ１の一角を除いた周辺にも形成される。半導体チップ１の上記一角には、ゲート引き出し電極２５と電気的に接続される、例えば金属からなるゲートパッド２７が形成されている。
したがって、本実施形態の半導体装置においては、各トレンチ１２内に形成されたゲート電極２０が一つのＭＯＳＦＥＴのゲートであるから、複数のＭＯＳＦＥＴのゲートが共通に接続されるとともに、複数のＭＯＳＦＥＴのドレイン２とソース８がそれぞれ共通に接続された構成となっている。
そして、本実施形態においては、ゲート電極２０のシリサイドからなる電極膜２０ｂの表面に、空洞２４がトレンチ１２の底部のゲート絶縁膜１４の表面からトレンチ１２の上面に達するように形成されている。このため、シリサイドからなる電極膜２０ｂとポリシリコンからなる電極膜２０ａとの界面で応力が発生しても、この応力による歪みを空洞２４が吸収するため、ソースとなるＮ＋型の拡散層８およびＰ型の拡散層６に亀裂が入ることはない。したがって、ドレインとソース間のリーク電流Ｉｄｓｓが増加せず、信頼性が高いものとなる。また、トレンチ１２の底部にはゲート電極２０が設けられていないため、ゲート・ドレイン間の容量Ｃｇｄが従来に場合に比べて低下し、さらにゲート電極２０が低抵抗のシリサイドからなる電極膜２０ｂを含んでいるため、従来の場合に比べて高速に動作することができる。
次に、本実施形態による半導体装置の製造方法を、図３乃至図１１を参照して説明する。
まず、図３に示すように、Ｎ＋半導体基板２上にＮ−型のエピタキシャル層４を形成し、このＮ−型のエピタキシャル層４にＰ型の拡散層６を形成する。続いて、拡散層６上に例えば、ＳｉＯ２からなる第１パターン（図示せず）を形成する。この第１パターンは、図２に示すゲート引き出し電極２５とゲートパッド２７が設けられる領域に形成される。そして、この第１パターンをマスクとして、図４に示すように、Ｐ型の拡散層６にＮ＋型の拡散層８を形成する。
次に、図５に示すように、Ｎ＋型の拡散層８上に、例えば、ＳｉＯ２からなる第２パターン１０を形成し、この第２パターン１０をマスクとしてＮ＋型の拡散層８およびＰ型の拡散層６を貫通しＮ−型のエピタキシャル層４に達するトレンチ１２を形成する。続いて、上記第１および第２パターン１０を除去する。
次に、図６に示すように、トレンチ１２の底面および側面を覆うように所定の膜厚のゲート絶縁膜１４を形成する。続いて図７に示すように、トレンチ１２内に、トレンチ１２の底部のゲート絶縁膜１４からトレンチ１２の上面に達する空洞２４が形成されるようにゲート電極２０を形成するとともに図２に示すゲート引き出し電極２５を形成する。このゲート電極２０の形成の詳細を、図８（ａ）乃至図８（ｃ）を参照して説明する。
まず、トレンチ１２内の側面および底面に形成されたゲート絶縁膜１４上に、ポリシリコン膜を形成する。なお、ポリシリコン膜は、トレンチ１２内の側面および底面に形成されたゲート絶縁膜１４を覆うがトレンチ１２が完全に埋め込まれないように形成される。このポリシリコン膜に不純物を導入した後、図２に示すゲート引き出し電極２５上に、例えばレジストからなる第３のパターン（図示せず）を形成する。そして、この第３のパターンをマスクとしてポリシリコン膜をエッチバックし、ゲート引き出し電極２５となる領域を除くポリシリコン膜を平坦化するとともに、トレンチ１２の底部のゲート絶縁膜１４を露出させる。これにより、トレンチ１２のゲート絶縁膜１４に沿って不純物が導入されたポリシリコンからなる電極膜２０ａが、トレンチ１２内に形成される（図８（ａ）参照）。
続いて、第３のパターンを除去した後、全面にＴｉ膜、ＴｉＮ膜を順次堆積し、Ｔｉ／ＴｉＮからなる積層膜２１を形成する。その後、熱処理を行う。この熱処理により、ポリシリコンからなる電極膜２０ａのシリコンとＴｉとが反応し、電極膜２０ａ上にのみＴｉＳｉ２のシリサイド層が形成される。その後、ウェット処理を行って、反応しなかったＴｉ／ＴｉＮからなる積層膜２１を選択的に除去し、ポリシリコンからなる電極膜２０ａ上にのみＴｉＳｉ２からなる電極膜２０ｂが形成される。次に、図８（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition)法により、全面に絶縁膜３０を形成する。このようにしてトレンチ１２内に、ゲート電極２０が形成されるとともに、トレンチ１２の底部のゲート絶縁膜１４と、トレンチ１２の上面の絶縁膜３０と、ゲート電極２０の電極膜２０ｂの表面とによって、空洞２４がトレンチ１２内に形成される。なおここでは、トレンチ１２が底部まで完全に埋め込まれてしまわないように、絶縁膜３０が形成されればよく、トレンチ１２内の上方は絶縁膜３０によって埋め込まれても、特に問題はない。
次に、図９に示すように、フォトリソグラフィ技術を用いて絶縁膜３０およびゲート絶縁膜１４をパターニングする。このパターニングによって、各トレンチ１２はパターニングされた絶縁膜３０によって覆われるとともに図２に示すゲート引き出し電極２５が形成される領域上もパターニングされた絶縁膜３０によって覆われる。
続いて、フォトリソグラフィ技術を用いてソースとなるＮ＋型の拡散層８をパターニングし、隣接するトレンチ１２間におけるＮ＋型の拡散層８の一部を除去する（図１０参照）。これにより、除去されたＮ＋型の拡散層８の位置はＰ型の拡散層６が露出することになる。そして、露出したＰ型の拡散層６の表面領域にＰ型の不純物を導入し、Ｐ＋型の拡散層３２を形成する。このＰ＋型の拡散層３２はＭＯＳＦＥＴの閾値を安定させるために設けられる。
さらに、フォトリソグラフィ技術を用いて絶縁膜３０およびゲート絶縁膜１４をパターニングしＮ＋型の拡散層８の表面と図２に示すゲート引き出し電極２５を選択的に露出させる（図１１参照）。その後、例えばＡｌからなる金属を全面に堆積し、フォトリソグラフィ技術を用いてパターニングすることにより、図２に示すゲート引き出し電極２５およびゲートパット２７と対応するゲートパターンと、ソース電極４０となるパターンとを電気的に絶縁し、半導体装置を完成する。
以上説明したように、本実施形態によれば、シリサイドからなる電極膜２０ｂとポリシリコンからなる電極膜２０ａとの界面で応力が発生しても、この応力による歪みを空洞２４が吸収するため、Ｎ−型のエピタキシャル層４およびＰ型の拡散層６に亀裂が入ることはない。したがって、ドレインとソース間のリーク電流Ｉｄｓｓが増加せず、信頼性が高いものとなる。また、トレンチ１２の底部にはゲート電極２０が存在しないため、ゲート・ドレイン間の容量Ｃｇｄを従来に比べて低下させることが可能となり、高速に動作することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の構成を、図１２（ａ）乃至図１２（ｄ）を参照して説明する。図１２（ａ）乃至図１２（ｄ）は、本実施形態による半導体装置のゲート電極の形成方法を説明する製造工程断面図である。この実施形態による半導体装置は、図１に示す第１実施形態による半導体装置に比べて、ゲート電極２０のシリサイドからなる電極層２０ｂの膜厚を厚くした構成となっている。ゲート電極２０のシリサイドからなる電極層２０ｂの膜厚を厚くする以外は、第１実施形態の半導体装置と同じ構成となっている。
次に、本実施形態の半導体装置に係るゲート電極２０の形成を説明する。まず、図１２（ａ）に示すように、トレンチ１２の内面に沿って所定の膜厚のゲート絶縁膜１４を形成する。続いて、トレンチ１２内の側面および底面に形成されたゲート絶縁膜１４上に、ポリシリコン膜を形成する。なお、ポリシリコン膜は、トレンチ１２内の側面および底面に形成されたゲート絶縁膜１４を覆うがトレンチ１２が完全に埋め込まれないように形成される。このポリシリコン膜に不純物を導入した後、ポリシリコン膜をエッチバックし、ポリシリコン膜を平坦化するとともにトレンチ１２の底部のゲート絶縁膜１４を露出させる。これにより、トレンチ１２のゲート絶縁膜１４に沿って不純物が導入されたポリシリコンからなる電極膜２０ａが、トレンチ１２内に形成される（図１２（ａ）参照）。その後、ゲート電極膜２０ａを覆うようにトレンチ１２内にポリシリコン膜を形成し、このポリシリコン膜をエッチバックし、ポリシリコン膜を平坦化するとともにトレンチ１２の底部のゲート絶縁膜１４を露出させる。これにより、トレンチ１２内の電極膜２０ａを覆うポリシリコン膜２２が、トレンチ１２内に形成される（図１２（ａ）参照）。
続いて、全面にＴｉ膜、ＴｉＮ膜を順次形成し、熱処理を行う。この熱処理により、ポリシリコン膜２２のシリコンとＴｉとが反応し、ポリシリコン膜２２がＴｉＳｉ２からなるシリサイド層に変化する。その後、ウェット処理を行って、Ｔｉ膜、ＴｉＮ膜を選択的に除去することにより、電極膜２０ａ上にのみＴｉＳｉ２からなるシリサイド層２２ａが形成される（図１２（ｂ）参照）。
続いて、シリサイド層２２ａを覆うようにトレンチ１２内にポリシリコン膜を形成し、このポリシリコン膜をエッチバックし、ポリシリコン膜を平坦化するとともにトレンチ１２の底部のゲート絶縁膜１４を露出させる。これにより、トレンチ１２内のシリサイド層２２ａを覆うポリシリコン膜２３が、トレンチ１２内に形成される（図１２（ｃ）参照）。
続いて、全面にＴｉ膜、ＴｉＮ膜を順次形成し、熱処理を行う。この熱処理により、ポリシリコン膜２３のシリコンとＴｉとが反応し、ポリシリコン膜２３がＴｉＳｉ２からなるシリサイド層に変化する。その後、ウェット処理を行って、Ｔｉ膜、ＴｉＮ膜を選択的に除去することにより、シリサイド層２２ａ上にのみＴｉＳｉ２からなるシリサイド層が形成される。このとき形成されたシリサイド層はシリサイド層２２ａと一緒になってシリサイドからなる電極膜２０ｂを構成する（図１２（ｄ）参照）。これにより、第１実施形態の場合に比べて膜厚の厚いシリサイドからなる電極膜２０ｂを得ることができる。このシリサイドからなる電極膜２０ｂが形成された後、例えばＣＶＤ法により絶縁膜３０を形成する（図１２（ｄ）参照）。これにより、トレンチ１２の底部のゲート絶縁膜１４と、シリサイドからなる電極膜２０ｂの表面と、絶縁膜３０によって、トレンチ１２内に空洞２４が形成される。
なお、本実施形態においては、シリサイド層の形成工程は２回であったが、３回以上行ってもよい。
以上説明したように、本実施形態においては、シリサイドからなる電極膜２０ｂを第１実施形態に比べて厚くすることが可能となり、ゲート電極２０の抵抗を低下させることが可能となり、より高速にスイッチング動作することができる。
また、本実施形態においても、第１実施形態と同様に空洞２４がトレンチ１２内に形成されているため、シリサイドからなる電極膜２０ｂとポリシリコンからなる電極膜２０ａとの界面で応力が発生しても、この応力による歪みを空洞２４が吸収する。このため、Ｎ−型のエピタキシャル層４およびＰ型の拡散層６に亀裂が入ることはない。したがって、ドレインとソース間のリーク電流Ｉｄｓｓが増加せず、信頼性が高いものとなる。
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を、図１３を参照して説明する。図１３は、本実施形態による半導体装置の構成を示す断面図である。この実施形態による半導体装置は、図１に示す第１実施形態による半導体装置において、ゲート電極２０のポリシリコンからなる電極膜２０ａをシリサイド層とした構成となっている。すなわち、ゲート電極２０はシリサイドのみからなっている。ゲート電極２０がシリサイドのみからなっている以外は、第１実施形態の半導体装置と同じ構成となっている。
次に、本実施形態の半導体装置に係るゲート電極２０の形成を、図１４（ａ）乃至図１４（ｃ）を参照して説明する。まず、図１４（ａ）に示すように、トレンチ１２の内面に沿って所定の膜厚のゲート絶縁膜１４を形成する。続いて、トレンチ１２内の側面および底面に形成されたゲート絶縁膜１４上に、ポリシリコン膜を形成する。なお、ポリシリコン膜は、トレンチ１２内の側面および底面に形成されたゲート絶縁膜１４を覆うがトレンチ１２が完全に埋め込まれないように形成される。このポリシリコン膜に不純物を導入した後、ポリシリコン膜をエッチバックし、ポリシリコン膜を平坦化するとともにトレンチ１２の底部のゲート絶縁膜１４を露出させる。これにより、トレンチ１２のゲート絶縁膜１４に沿って不純物が導入されたポリシリコンからなる電極膜２０ａが、トレンチ１２内に形成される（図１４（ａ）参照）。
続いて、図１４（ｂ）に示すように全面にＴｉ膜、ＴｉＮ膜を順次堆積し、Ｔｉ／ＴｉＮからなる積層膜２１を形成する。その後、熱処理を行う。この熱処理により、ポリシリコン膜２０ａのシリコンとＴｉとが反応し、ポリシリコン膜２０ａがＴｉＳｉ２からなるシリサイド層に変化する。その後、ウェット処理を行って、Ｔｉ膜、ＴｉＮ膜を選択的に除去することにより、シリサイド層からなるゲート電極２０が形成される（図１４（ｃ）参照）。このシリサイドからなるゲート電極膜２０が形成された後、例えばＣＶＤ法により絶縁膜３０を形成する（図１４（ｃ）参照）。これにより、トレンチ１２の底部のゲート絶縁膜１４と、シリサイドからなるゲート電極２０の表面と、絶縁膜３０によって、トレンチ１２内に空洞２４が形成される。
なお、本実施形態においては、シリサイド層の形成工程は１回であったが、２回以上行ってもよい。
以上説明したように、本実施形態においては、ゲート電極２０がシリサイドのみから構成されているため第１および第２実施形態に比べて、ゲート電極２０の抵抗が低く、より高速にスイッチング動作することが可能となる。
また、本実施形態においても、第１実施形態と同様に空洞２４がトレンチ１２内に形成されているため、Ｎ−型エピタキシャル層４およびＰ型の拡散層６に亀裂が入ることはない。したがって、ドレインとソース間のリーク電流Ｉｄｓｓが増加せず、信頼性が高いものとなる。
なお、本発明は、以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で適宜変形して実施することができる。例えば、各実施形態においては、ゲート電極を構成するシリサイドとしてＴｉのシリサイドを形成したが、ＮｉやＣｏなどの他の高融点金属のシリサイドを同様の形成工程によって形成してもよい。また、各実施形態では、本発明をトレンチゲート構造のＭＯＳＦＥＴに適用した例を示したが、トレンチゲート構造を有するものであれば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)、ＩＥＧＴ(Injection Enhanced insulation Gate bipolar Transistor)などの他の半導体装置にも勿論適用可能である。
本発明の第１実施形態による半導体装置の構成を示す断面図。 本発明の第１実施形態による半導体装置の平面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態の半導体装置に係るゲート電極の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第１実施形態による半導体装置の製造工程を示す断面図。 本発明の第２実施形態の半導体装置に係るゲート電極の製造工程を示す断面図。 本発明の第３実施形態による半導体装置の構成を示す断面図。 本発明の第３実施形態の半導体装置に係るゲート電極の製造工程を示す断面図。 従来の半導体装置のゲート電極の構成を示す断面図。
符号の説明
１ 半導体チップ
２ Ｎ＋型の拡散層（ドレイン）
４ Ｎ−型の拡散層
６ Ｐ型の拡散層
８ Ｎ＋型の拡散層（ソース）
１０ ＳｉＯ２からなる第２パターン
１２ トレンチ
１４ ゲート絶縁膜
２０ ゲート電極
２０ａ ポリシリコンからなる電極膜
２０ｂ シリサイドからなる電極膜
２１ Ｔｉ／ＴｉＮの積層膜
２２ ポリシリコン膜
２２ａ シリサイド層
２３ ポリシリコン膜
２４ 空洞
２５ ゲート引き出し電極
２７ ゲートパッド
３０ 絶縁膜
３２ Ｐ＋型拡散層
４０ ソース電極

Claims (5)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に形成された第１導電型と異なる第２導電型の第２半導体層と、
    前記第２半導体層上に選択的に形成された第１導電型の第３半導体層と、
    前記第３半導体層および第２半導体層を貫通し前記第１半導体層に達するトレンチと、
    前記トレンチ内の側面および底面に沿って形成されたゲート絶縁膜と、
    前記トレンチの側面の前記ゲート絶縁膜に接するように形成され、前記ゲート絶縁膜に接する面と反対側の面が前記トレンチの底部の前記ゲート絶縁膜とともに、前記トレンチの前記底部から開口部側に延在する空洞を形成するゲート電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記ゲート電極は、前記ゲート絶縁膜に接する第１電極材料からなる第１電極膜と、前記第１電極膜に接する第２電極材料からなる第２電極膜とを備えていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２電極材料は前記第１電極材料より抵抗が低いことを特徴とする請求項２記載の半導体装置。
  4. 前記第２電極材料は、シリサイドから構成されていることを特徴とする請求項２記載の半導体装置。
  5. 第１導電型の第１半導体層と、前記第１半導体層上に形成された第１導電型と異なる第２導電型の第２半導体層と、前記第２半導体層上に選択的に形成された第１導電型の第３半導体層と、を有する半導体基板に、前記第３半導体層および第２半導体層を貫通し前記第１半導体層に達するトレンチを形成する工程と、
    前記トレンチ内の側面および底面に沿ってゲート絶縁膜を形成する工程と、
    前記トレンチ内の前記ゲート絶縁膜に沿ってポリシリコンからなる第１電極膜を形成する工程と、
    前記トレンチの底部の前記第１電極膜を除去し、前記トレンチ内の側面に前記第１電極膜を残存させる工程と、
    前記トレンチ内に側面に残存している前記第１電極膜を覆う高融点金属膜を形成する工程と、
    熱処理を行うことにより、前記第１電極膜のシリコンと前記高融点金属とを反応させ高融点金属シリサイド層を形成する工程と、
    未反応の高融点金属を除去することにより、前記トレンチの底部の前記ゲート絶縁膜と前記高融点金属シリサイド層の表面とによって、前記トレンチの前記底部から開口部側に延在する空洞を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
JP2004051900A 2004-02-26 2004-02-26 半導体装置およびその製造方法 Expired - Fee Related JP3930486B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004051900A JP3930486B2 (ja) 2004-02-26 2004-02-26 半導体装置およびその製造方法
US10/820,792 US7045858B2 (en) 2004-02-26 2004-04-09 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004051900A JP3930486B2 (ja) 2004-02-26 2004-02-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005243932A JP2005243932A (ja) 2005-09-08
JP3930486B2 true JP3930486B2 (ja) 2007-06-13

Family

ID=34879640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004051900A Expired - Fee Related JP3930486B2 (ja) 2004-02-26 2004-02-26 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7045858B2 (ja)
JP (1) JP3930486B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251278B2 (en) 2019-12-27 2022-02-15 Kabushiki Kaisha Toshiba Trench-gate MOS transistor and method for manufacturing
US11876132B2 (en) 2021-03-19 2024-01-16 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1536480A1 (en) * 2003-11-28 2005-06-01 STMicroelectronics S.r.l. Semiconductor power device with insulated gate, trenchgate structure and corresponding manufacturing method
US7671441B2 (en) * 2005-04-05 2010-03-02 International Rectifier Corporation Trench MOSFET with sidewall spacer gates
JP2007035841A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
JP2007180310A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体装置
JP4486103B2 (ja) 2007-03-19 2010-06-23 Ｏｋｉセミコンダクタ株式会社 加速度センサ、及び加速度センサの製造方法
JP5583315B2 (ja) 2007-07-19 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP5221976B2 (ja) * 2008-02-19 2013-06-26 株式会社日立製作所 半導体装置及びその製造方法
US8664713B2 (en) 2008-12-31 2014-03-04 Stmicroelectronics S.R.L. Integrated power device on a semiconductor substrate having an improved trench gate structure
IT1396561B1 (it) 2009-03-13 2012-12-14 St Microelectronics Srl Metodo per realizzare un dispositivo di potenza con struttura trench-gate e relativo dispositivo
CN103035499A (zh) * 2012-05-11 2013-04-10 上海华虹Nec电子有限公司 成长低应力绝缘栅双极型晶体管沟槽型栅极的方法
CN103035498A (zh) * 2012-05-11 2013-04-10 上海华虹Nec电子有限公司 成长低应力igbt沟槽型栅极的方法
CN103050388A (zh) * 2012-07-27 2013-04-17 上海华虹Nec电子有限公司 Igbt沟槽型栅极的制造方法
JP5935948B2 (ja) * 2013-08-06 2016-06-15 富士電機株式会社 トレンチゲートｍｏｓ型半導体装置およびその製造方法
JP2017050331A (ja) * 2015-08-31 2017-03-09 株式会社東芝 半導体装置および半導体装置の製造方法
CN112951981A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20240030156A1 (en) * 2021-08-11 2024-01-25 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750411A (ja) 1993-08-06 1995-02-21 Kawasaki Steel Corp 半導体装置の製造方法
JP3197134B2 (ja) * 1994-01-18 2001-08-13 株式会社東芝 半導体装置
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6127712A (en) * 1998-05-22 2000-10-03 Texas Instruments--Acer Incorporated Mosfet with buried contact and air-gap gate structure
DE69806484D1 (de) * 1998-11-17 2002-08-14 St Microelectronics Srl Methode zur Herstellung von einem MOSFET mit einem vertikalen Kanal
JP3773755B2 (ja) 2000-06-02 2006-05-10 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251278B2 (en) 2019-12-27 2022-02-15 Kabushiki Kaisha Toshiba Trench-gate MOS transistor and method for manufacturing
US11996458B2 (en) 2019-12-27 2024-05-28 Kabushiki Kaisha Toshiba Trench-gate MOS transistor and method for manufacturing the same
US11876132B2 (en) 2021-03-19 2024-01-16 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
JP2005243932A (ja) 2005-09-08
US7045858B2 (en) 2006-05-16
US20050191810A1 (en) 2005-09-01

Similar Documents

Publication Publication Date Title
JP3930486B2 (ja) 半導体装置およびその製造方法
KR102323733B1 (ko) 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
JP6062269B2 (ja) 半導体装置の製造方法
KR100724575B1 (ko) 매립 게이트전극을 갖는 반도체소자 및 그 형성방법
KR102523125B1 (ko) 반도체 소자
KR100968426B1 (ko) 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
US9614073B2 (en) Semiconductor device, and manufacturing method for same
US7508030B2 (en) Semiconductor device with vertical MOSFET and method of manufacturing the same
JP3906213B2 (ja) 半導体装置
US11929418B2 (en) Metal gate structure and method of fabricating the same
US10985255B2 (en) Semiconductor device and method of forming the same
US20160079374A1 (en) Semiconductor device and manufacturing method thereof
US20070069307A1 (en) Semiconductor device and method of manufacturing the same
CN109841673B (zh) 半导体装置及其制造方法
JP2009277849A (ja) 半導体装置及びその製造方法
JP2007200981A (ja) 横型パワーｍｏｓｆｅｔおよびその製造方法
JP5220988B2 (ja) 半導体装置
JP2007123850A (ja) 半導体装置およびその製造方法
JP4887662B2 (ja) 半導体装置およびその製造方法
JP4057985B2 (ja) 半導体装置の製造方法
CN109786248B (zh) 半导体器件及其形成方法
JPH1093086A (ja) 絶縁ゲート型半導体装置およびその製造方法
US20240213342A1 (en) Semiconductor device and method of forming the same
JP2011138885A (ja) 半導体装置及び半導体装置の製造方法
US7351625B2 (en) Recessed transistors and methods of forming the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070302

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees