JPH0750411A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0750411A JPH0750411A JP19594993A JP19594993A JPH0750411A JP H0750411 A JPH0750411 A JP H0750411A JP 19594993 A JP19594993 A JP 19594993A JP 19594993 A JP19594993 A JP 19594993A JP H0750411 A JPH0750411 A JP H0750411A
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Abstract
(57)【要約】
【目的】 ソース及びドレインを構成する拡散層と半導
体基板との接合破壊を起こすことなく、また、ゲート電
極の高さを増加することなく、ゲート電極を十分に低抵
抗化することが可能な半導体装置の製造方法を提供す
る。 【構成】 シリコン基板１上にゲート絶縁膜３を介し
て、第１の多結晶シリコン膜４、第１のシリサイド膜
５、第２の多結晶シリコン膜７からなる多層構造のゲー
ト電極２０を形成し、ゲート電極２０をマスクとしてソ
ース１３及びドレイン１４を形成した後、全面に、第２
のチタン膜１５を形成し、ゲート電極２０上、ソース１
３上及びドレイン１４上に形成された第２のチタン膜１
５をシリサイド化し、第２のシリサイド膜１６を形成す
る。
体基板との接合破壊を起こすことなく、また、ゲート電
極の高さを増加することなく、ゲート電極を十分に低抵
抗化することが可能な半導体装置の製造方法を提供す
る。 【構成】 シリコン基板１上にゲート絶縁膜３を介し
て、第１の多結晶シリコン膜４、第１のシリサイド膜
５、第２の多結晶シリコン膜７からなる多層構造のゲー
ト電極２０を形成し、ゲート電極２０をマスクとしてソ
ース１３及びドレイン１４を形成した後、全面に、第２
のチタン膜１５を形成し、ゲート電極２０上、ソース１
３上及びドレイン１４上に形成された第２のチタン膜１
５をシリサイド化し、第２のシリサイド膜１６を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ゲート電極の最上部、ソース上及びドレ
イン上に金属シリサイド層が形成されたＭＯＳ（Metal
Oxide Semiconductor ）トランジスタを有する半導体装
置の製造方法に関する。
に係り、特に、ゲート電極の最上部、ソース上及びドレ
イン上に金属シリサイド層が形成されたＭＯＳ（Metal
Oxide Semiconductor ）トランジスタを有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置の高集積化に伴
い、デバイスの微細化が急速に進んでいる。このデバイ
スの微細化（縮小）は、横方向だけでなく、縦方向にも
行われるため、ＭＯＳトランジスタのゲート電極、ソー
ス及びドレインの寄生抵抗が急増し、回路の動作速度が
著しく劣化するという問題があった。
い、デバイスの微細化が急速に進んでいる。このデバイ
スの微細化（縮小）は、横方向だけでなく、縦方向にも
行われるため、ＭＯＳトランジスタのゲート電極、ソー
ス及びドレインの寄生抵抗が急増し、回路の動作速度が
著しく劣化するという問題があった。
【０００３】そこで、ゲート電極の最上部、ソース上及
びドレイン上に、低い層抵抗を有する金属シリサイド層
を形成し、ゲート電極、ソース及びドレインの層抵抗
を、従来の数十〜数百Ω／□から、数Ω／□に低減する
ことで、デバイス特性の向上を図る従来例がある。この
金属シリサイド層は、ゲート電極、ソース及びドレイン
が形成されたウエハの全面に、シリサイド層を形成する
ことが可能な金属膜を形成した後、ゲート電極上、ソー
ス上及びドレイン上に形成された金属膜をシリサイド化
することで形成される。従って、前記シリサイド層は、
ゲート電極上、ソース上及びドレイン上に、同じ膜厚で
形成される。ここで、ソース及びドレイン上に形成され
た金属シリサイド層は、ソース及びドレインを構成する
拡散層と半導体基板との接合を破壊しないことが要求さ
れる。このため、例えば、前記拡散層の深さが、０．１
５μｍ以下である場合には、シリサイド層の厚さを、前
記拡散層の深さの約半分以下とすることが望まれる。
びドレイン上に、低い層抵抗を有する金属シリサイド層
を形成し、ゲート電極、ソース及びドレインの層抵抗
を、従来の数十〜数百Ω／□から、数Ω／□に低減する
ことで、デバイス特性の向上を図る従来例がある。この
金属シリサイド層は、ゲート電極、ソース及びドレイン
が形成されたウエハの全面に、シリサイド層を形成する
ことが可能な金属膜を形成した後、ゲート電極上、ソー
ス上及びドレイン上に形成された金属膜をシリサイド化
することで形成される。従って、前記シリサイド層は、
ゲート電極上、ソース上及びドレイン上に、同じ膜厚で
形成される。ここで、ソース及びドレイン上に形成され
た金属シリサイド層は、ソース及びドレインを構成する
拡散層と半導体基板との接合を破壊しないことが要求さ
れる。このため、例えば、前記拡散層の深さが、０．１
５μｍ以下である場合には、シリサイド層の厚さを、前
記拡散層の深さの約半分以下とすることが望まれる。
【０００４】しかしながら、近年では、デバイスの微細
化が益々進み、前記拡散層の深さがさらに浅くなってき
ている。このため、前記拡散層と半導体基板との接合を
破壊しないように、前記シリサイド層の厚さを薄くする
と、ゲート電極の最上部に形成されるシリサイド層の厚
さも薄くなり、ゲート電極を十分に低抵抗化することが
できないという問題があった。
化が益々進み、前記拡散層の深さがさらに浅くなってき
ている。このため、前記拡散層と半導体基板との接合を
破壊しないように、前記シリサイド層の厚さを薄くする
と、ゲート電極の最上部に形成されるシリサイド層の厚
さも薄くなり、ゲート電極を十分に低抵抗化することが
できないという問題があった。
【０００５】そこで、ゲート電極単独でポリサイド構造
とした後、ソース上及びドレイン上のみシリサイド化す
ることで、ゲート電極を十分に低抵抗化し、且つソース
上及びドレイン上には、前記拡散層と半導体基板との接
合を破壊しない程度の薄い膜厚の金属シリサイド層を形
成する従来例がある。
とした後、ソース上及びドレイン上のみシリサイド化す
ることで、ゲート電極を十分に低抵抗化し、且つソース
上及びドレイン上には、前記拡散層と半導体基板との接
合を破壊しない程度の薄い膜厚の金属シリサイド層を形
成する従来例がある。
【０００６】
【発明が解決しようとする課題】しかしながら、前記ソ
ース上及びドレイン上のみシリサイド化する従来例は、
ポリサイド構造に用いる高融点金属の比抵抗が大きい場
合、ゲート電極の層抵抗を低くするためには、シリサイ
ド層の膜厚を厚くする必要がある。このため、ゲート電
極の高さが高くなるため、その後の工程において、平坦
化が困難になるという問題があった。
ース上及びドレイン上のみシリサイド化する従来例は、
ポリサイド構造に用いる高融点金属の比抵抗が大きい場
合、ゲート電極の層抵抗を低くするためには、シリサイ
ド層の膜厚を厚くする必要がある。このため、ゲート電
極の高さが高くなるため、その後の工程において、平坦
化が困難になるという問題があった。
【０００７】一方、ポリサイド構造に用いる高融点金属
の比抵抗が小さい場合は、その後の工程で、金属薄膜を
形成するための前処理において、全面にＨＦ（フッ酸）
処理を施すために、ゲート電極の最上層に形成したシリ
サイド層が溶出するという問題があった。本発明は、こ
のような従来の問題点を解決することを課題とするもの
であり、ソース及びドレインを構成する拡散層と半導体
基板との接合破壊を起こすことなく、また、ゲート電極
の高さを増加することなく、ゲート電極を十分に低抵抗
化することが可能な半導体装置の製造方法を提供するこ
とを目的とする。
の比抵抗が小さい場合は、その後の工程で、金属薄膜を
形成するための前処理において、全面にＨＦ（フッ酸）
処理を施すために、ゲート電極の最上層に形成したシリ
サイド層が溶出するという問題があった。本発明は、こ
のような従来の問題点を解決することを課題とするもの
であり、ソース及びドレインを構成する拡散層と半導体
基板との接合破壊を起こすことなく、また、ゲート電極
の高さを増加することなく、ゲート電極を十分に低抵抗
化することが可能な半導体装置の製造方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、本発明は、半導体基板上にゲート絶縁膜を介して、
第１の多結晶シリコン層又は第１の非晶質シリコン膜を
形成する工程と、前記第１の多結晶シリコン層又は第１
の非晶質シリコン膜上に、第１のシリサイド層を形成可
能な第１の金属膜を形成する工程と、前記第１の金属膜
上に、第２の多結晶シリコン層又は第２の非晶質シリコ
ン膜を形成する工程と、前記第１の多結晶シリコン層又
は第１の非晶質シリコン膜、前記第１の金属膜及び前記
第２の多結晶シリコン層又は第２の非晶質シリコン膜か
らなる多層構造を備えたゲート電極を形成する工程と、
前記ゲート電極をマスクとしてソース及びドレインを形
成する工程と、前記ソース及びドレインを形成した後、
全面に、第２のシリサイド層を形成可能な第２の金属膜
を形成する工程と、前記ゲート電極上、ソース上及びド
レイン上に形成された第２の金属膜をシリサイド化する
工程と、を含むことを特徴とする半導体装置の製造方法
を提供するものである。
め、本発明は、半導体基板上にゲート絶縁膜を介して、
第１の多結晶シリコン層又は第１の非晶質シリコン膜を
形成する工程と、前記第１の多結晶シリコン層又は第１
の非晶質シリコン膜上に、第１のシリサイド層を形成可
能な第１の金属膜を形成する工程と、前記第１の金属膜
上に、第２の多結晶シリコン層又は第２の非晶質シリコ
ン膜を形成する工程と、前記第１の多結晶シリコン層又
は第１の非晶質シリコン膜、前記第１の金属膜及び前記
第２の多結晶シリコン層又は第２の非晶質シリコン膜か
らなる多層構造を備えたゲート電極を形成する工程と、
前記ゲート電極をマスクとしてソース及びドレインを形
成する工程と、前記ソース及びドレインを形成した後、
全面に、第２のシリサイド層を形成可能な第２の金属膜
を形成する工程と、前記ゲート電極上、ソース上及びド
レイン上に形成された第２の金属膜をシリサイド化する
工程と、を含むことを特徴とする半導体装置の製造方法
を提供するものである。
【０００９】
【作用】本発明によれば、第１の多結晶シリコン層又は
第１の非晶質シリコン膜、第１の金属膜及び第２の多結
晶シリコン層又は第２の非晶質シリコン膜からなる多層
構造を備えたゲート電極を形成するため、後の工程でゲ
ート電極の最上部、ソース上及びドレイン上に形成する
シリサイド層を、薄い膜厚で形成しても、ゲート電極を
構成するシリサイド層は、厚く形成される。即ち、前記
ゲート電極には、予めシリサイド層が形成されているた
め、このシリサイド層の膜厚と、ソース上及びドレイン
上にシリサイド層を形成する際に、同時にゲート電極の
最上部に形成されるシリサイド層の膜厚との合計が、ゲ
ート電極を構成するシリサイド層の全体膜厚となる。従
って、ソース上及びドレイン上には、薄い膜厚のシリサ
イド層が形成され、ゲート電極を構成するシリサイド層
は、厚く形成される。このため、ゲート電極は、ソース
及びドレインを構成する拡散層と半導体基板との接合破
壊を起こすことなく、また、その高さを増加することな
く、十分に低抵抗化される。
第１の非晶質シリコン膜、第１の金属膜及び第２の多結
晶シリコン層又は第２の非晶質シリコン膜からなる多層
構造を備えたゲート電極を形成するため、後の工程でゲ
ート電極の最上部、ソース上及びドレイン上に形成する
シリサイド層を、薄い膜厚で形成しても、ゲート電極を
構成するシリサイド層は、厚く形成される。即ち、前記
ゲート電極には、予めシリサイド層が形成されているた
め、このシリサイド層の膜厚と、ソース上及びドレイン
上にシリサイド層を形成する際に、同時にゲート電極の
最上部に形成されるシリサイド層の膜厚との合計が、ゲ
ート電極を構成するシリサイド層の全体膜厚となる。従
って、ソース上及びドレイン上には、薄い膜厚のシリサ
イド層が形成され、ゲート電極を構成するシリサイド層
は、厚く形成される。このため、ゲート電極は、ソース
及びドレインを構成する拡散層と半導体基板との接合破
壊を起こすことなく、また、その高さを増加することな
く、十分に低抵抗化される。
【００１０】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、ｐ型シリコン基板１上の素
子分離領域に、フィールド酸化膜２を形成する。次に、
素子形成領域に、ゲート絶縁膜３を形成する。次いで、
このシリコン基板１を、ＬＰ−ＣＶＤ（Low Pressure C
hemical Vapor Deposition）炉内に装入し、ゲート絶縁
膜３上に、膜厚が１５００Å程度の第１の多結晶シリコ
ン膜４を形成する。
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、ｐ型シリコン基板１上の素
子分離領域に、フィールド酸化膜２を形成する。次に、
素子形成領域に、ゲート絶縁膜３を形成する。次いで、
このシリコン基板１を、ＬＰ−ＣＶＤ（Low Pressure C
hemical Vapor Deposition）炉内に装入し、ゲート絶縁
膜３上に、膜厚が１５００Å程度の第１の多結晶シリコ
ン膜４を形成する。
【００１１】次に、図２に示す工程では、図１に示す工
程で得たシリコン基板１を、ＬＰ−ＣＶＤ炉からスパッ
タ装置に移し、第１の多結晶シリコン膜４上に、シリサ
イド層を形成可能な金属膜として、膜厚が２００Å程度
の第１のチタン膜５を形成する。次いで、図３に示す工
程では、図２に示す工程で得たシリコン基板１を、スパ
ッタ装置から、Ａｒ（アルゴン）雰囲気のＬＰ−ＣＶＤ
炉に移し、炉内の温度を均一にする。この時、ＬＰ−Ｃ
ＶＤ炉内に装入したシリコン基板１上の第１のチタン膜
５の全てが、第１の多結晶シリコン膜４と反応し、第１
のシリサイド膜６となる。
程で得たシリコン基板１を、ＬＰ−ＣＶＤ炉からスパッ
タ装置に移し、第１の多結晶シリコン膜４上に、シリサ
イド層を形成可能な金属膜として、膜厚が２００Å程度
の第１のチタン膜５を形成する。次いで、図３に示す工
程では、図２に示す工程で得たシリコン基板１を、スパ
ッタ装置から、Ａｒ（アルゴン）雰囲気のＬＰ−ＣＶＤ
炉に移し、炉内の温度を均一にする。この時、ＬＰ−Ｃ
ＶＤ炉内に装入したシリコン基板１上の第１のチタン膜
５の全てが、第１の多結晶シリコン膜４と反応し、第１
のシリサイド膜６となる。
【００１２】次に、図４に示す工程では、図３に示す工
程で得た第１のシリサイド膜６上に膜厚が１０００Å程
度の第２の多結晶シリコン膜７を形成する。次いで、図
５に示す工程では、第１の多結晶シリコン膜４、第１の
シリサイド膜６及び第２の多結晶シリコン膜７にパター
ニングを行い、第１の多結晶シリコン膜４、第１のシリ
サイド膜６及び第２の多結晶シリコン膜７からなるゲー
ト電極２０を形成する。
程で得た第１のシリサイド膜６上に膜厚が１０００Å程
度の第２の多結晶シリコン膜７を形成する。次いで、図
５に示す工程では、第１の多結晶シリコン膜４、第１の
シリサイド膜６及び第２の多結晶シリコン膜７にパター
ニングを行い、第１の多結晶シリコン膜４、第１のシリ
サイド膜６及び第２の多結晶シリコン膜７からなるゲー
ト電極２０を形成する。
【００１３】次に、ゲート電極２０をマスクとして、ｎ
型不純物を比較的低濃度でイオン注入し、ｎ- 層９及び
１０を形成する。次いで、ゲート電極２０の側面に、絶
縁膜からなるサイドウォール８を形成し、ゲート電極２
０及びサイドウォール８をマスクとして、ｎ型不純物を
比較的高濃度でイオン注入し、ｎ+ 層１１及び１２を形
成する。
型不純物を比較的低濃度でイオン注入し、ｎ- 層９及び
１０を形成する。次いで、ゲート電極２０の側面に、絶
縁膜からなるサイドウォール８を形成し、ゲート電極２
０及びサイドウォール８をマスクとして、ｎ型不純物を
比較的高濃度でイオン注入し、ｎ+ 層１１及び１２を形
成する。
【００１４】このようにして、ｎ- 層９及びｎ+ 層１１
からなるＬＤＤ構造のソース１３、ｎ- 層１０及びｎ+
層１２からなるＬＤＤ構造のドレイン１４を形成した。
次に、図６に示す工程では、図５に示す工程で得たシリ
コン基板１及び形成されている素子の全面に、シリサイ
ド層を形成可能な金属膜として、膜厚が３００Å程度の
第２のチタン膜１５を形成する。
からなるＬＤＤ構造のソース１３、ｎ- 層１０及びｎ+
層１２からなるＬＤＤ構造のドレイン１４を形成した。
次に、図６に示す工程では、図５に示す工程で得たシリ
コン基板１及び形成されている素子の全面に、シリサイ
ド層を形成可能な金属膜として、膜厚が３００Å程度の
第２のチタン膜１５を形成する。
【００１５】次いで、図７に示す工程では、図６に示す
工程で得たシリコン基板１に熱処理を行い、ゲート電極
２０上、ソース１３上及びドレイン１４上に形成された
第２のチタン膜１５（即ち、シリコン上に形成された第
２のチタン膜１５）をシリサイド化し、この部分に第２
のシリサイド膜１６を形成する。この時、ゲート電極２
０上に形成された第２のチタン膜１５の全てが、第２の
多結晶シリコン膜７の全てと反応する。このため、第１
の多結晶シリコン膜４、第１のシリサイド膜６及び第２
のシリサイド膜１６からなるゲート電極２０が形成され
る。このため、第２のシリサイド膜１６を薄い膜厚で形
成しても、ゲート電極２０を構成するシリサイド膜全体
の膜厚を厚くすることができる。従って、ゲート電極２
０の高さを増加することなく、ゲート電極２０を十分に
低抵抗化することができる。
工程で得たシリコン基板１に熱処理を行い、ゲート電極
２０上、ソース１３上及びドレイン１４上に形成された
第２のチタン膜１５（即ち、シリコン上に形成された第
２のチタン膜１５）をシリサイド化し、この部分に第２
のシリサイド膜１６を形成する。この時、ゲート電極２
０上に形成された第２のチタン膜１５の全てが、第２の
多結晶シリコン膜７の全てと反応する。このため、第１
の多結晶シリコン膜４、第１のシリサイド膜６及び第２
のシリサイド膜１６からなるゲート電極２０が形成され
る。このため、第２のシリサイド膜１６を薄い膜厚で形
成しても、ゲート電極２０を構成するシリサイド膜全体
の膜厚を厚くすることができる。従って、ゲート電極２
０の高さを増加することなく、ゲート電極２０を十分に
低抵抗化することができる。
【００１６】一方、ソース１３及びドレイン１４上に
は、第２のシリサイド膜１６のみが形成されるため、ソ
ース１３及びドレイン１４とシリコン基板１とが接合破
壊を起こすことがない。その後、所望の工程を行い、Ｍ
ＯＳトランジスタを有する半導体装置（発明品）を完成
した。
は、第２のシリサイド膜１６のみが形成されるため、ソ
ース１３及びドレイン１４とシリコン基板１とが接合破
壊を起こすことがない。その後、所望の工程を行い、Ｍ
ＯＳトランジスタを有する半導体装置（発明品）を完成
した。
【００１７】次に、比較として、第１のチタン膜５を形
成することなく、多結晶シリコン膜のみで、同様のサイ
ズのゲート電極を形成し、以下前記実施例と同様の工程
を行い、ＭＯＳトランジスタを有する半導体装置（従来
品）を製造した。次に、発明品と従来品について、ゲー
ト電極及びソース及びドレインの層抵抗を測定した。こ
の結果を表１に示す。
成することなく、多結晶シリコン膜のみで、同様のサイ
ズのゲート電極を形成し、以下前記実施例と同様の工程
を行い、ＭＯＳトランジスタを有する半導体装置（従来
品）を製造した。次に、発明品と従来品について、ゲー
ト電極及びソース及びドレインの層抵抗を測定した。こ
の結果を表１に示す。
【００１８】
【表１】
【００１９】表１から、発明品は、従来品に比べ、ゲー
ト電極の層抵抗が、大幅に低下したことが確認できる。
このため、ゲート配線における信号の遅延時間を著しく
減少することができた。なお、本実施例では、シリサイ
ド層を形成可能な金属膜として、チタン膜を形成した
が、これに限らず、モリブデン、イリジウム、ニオブ、
パラジウム、ニッケル、白金、タングステン等、半導体
材料と反応して、シリサイド層を形成可能な金属であれ
ば、種々の金属を使用してよい。
ト電極の層抵抗が、大幅に低下したことが確認できる。
このため、ゲート配線における信号の遅延時間を著しく
減少することができた。なお、本実施例では、シリサイ
ド層を形成可能な金属膜として、チタン膜を形成した
が、これに限らず、モリブデン、イリジウム、ニオブ、
パラジウム、ニッケル、白金、タングステン等、半導体
材料と反応して、シリサイド層を形成可能な金属であれ
ば、種々の金属を使用してよい。
【００２０】また、本実施例では、ＬＤＤ構造のソース
１３及びドレイン１４を形成した後に、第２のチタン膜
１５を形成し、その後シリサイド化を行ったが、これに
限らず、ソース１３及びドレイン１４を形成する前に、
第２のチタン膜１５を形成してシリサイド化を行い、形
成されたシリサイド層に不純物をイオン注入した後、ソ
ース１３及びドレイン１４を形成してもよい。
１３及びドレイン１４を形成した後に、第２のチタン膜
１５を形成し、その後シリサイド化を行ったが、これに
限らず、ソース１３及びドレイン１４を形成する前に、
第２のチタン膜１５を形成してシリサイド化を行い、形
成されたシリサイド層に不純物をイオン注入した後、ソ
ース１３及びドレイン１４を形成してもよい。
【００２１】そしてまた、本実施例では、第１の多結晶
シリコン膜４を、１５００Å程度の膜厚で形成したが、
これに限らず、第１の多結晶シリコン膜４の膜厚は、所
望により決定してよい。そして、好ましくは、１０００
〜２０００Å程度の膜厚で形成することがよい。そし
て、本実施例では、第１のチタン膜５を、２００Å程度
の膜厚で形成したが、これに限らず、第１のチタン膜５
の膜厚は、所望により決定してよい。そして、好ましく
は、１００〜３００Å程度の膜厚で形成することがよ
い。
シリコン膜４を、１５００Å程度の膜厚で形成したが、
これに限らず、第１の多結晶シリコン膜４の膜厚は、所
望により決定してよい。そして、好ましくは、１０００
〜２０００Å程度の膜厚で形成することがよい。そし
て、本実施例では、第１のチタン膜５を、２００Å程度
の膜厚で形成したが、これに限らず、第１のチタン膜５
の膜厚は、所望により決定してよい。そして、好ましく
は、１００〜３００Å程度の膜厚で形成することがよ
い。
【００２２】また、本実施例では、第２の多結晶シリコ
ン膜７を、１０００Å程度の膜厚で形成したが、これに
限らず、第２の多結晶シリコン膜７の膜厚は、所望によ
り決定してよい。そして、好ましくは、１０００〜１５
００Å程度の膜厚で形成することがよい。さらに、本実
施例では、第２のチタン膜１５を、３００Å程度の膜厚
で形成したが、これに限らず、第２のチタン膜１５の膜
厚は、所望により決定してよい。そして、好ましくは、
１００〜４００Å程度の膜厚で形成することがよい。
ン膜７を、１０００Å程度の膜厚で形成したが、これに
限らず、第２の多結晶シリコン膜７の膜厚は、所望によ
り決定してよい。そして、好ましくは、１０００〜１５
００Å程度の膜厚で形成することがよい。さらに、本実
施例では、第２のチタン膜１５を、３００Å程度の膜厚
で形成したが、これに限らず、第２のチタン膜１５の膜
厚は、所望により決定してよい。そして、好ましくは、
１００〜４００Å程度の膜厚で形成することがよい。
【００２３】そしてまた、本実施例では、ゲート電極２
０形成材料の一部として、第１の多結晶シリコン膜４、
第２の多結晶シリコン膜７を形成したが、これに限ら
ず、非晶質シリコン膜を形成した後に、これを多結晶化
してもよい。また、この時、非晶質シリコン膜は、スパ
ッタ法等、いかなる方法で形成してもよい。
０形成材料の一部として、第１の多結晶シリコン膜４、
第２の多結晶シリコン膜７を形成したが、これに限ら
ず、非晶質シリコン膜を形成した後に、これを多結晶化
してもよい。また、この時、非晶質シリコン膜は、スパ
ッタ法等、いかなる方法で形成してもよい。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法は、第１の多結晶シリコン層又は第１
の非晶質シリコン膜、第１の金属膜及び第２の多結晶シ
リコン層又は第２の非晶質シリコン膜からなる多層構造
を備えたゲート電極を形成するため、後の工程でゲート
電極の最上部、ソース上及びドレイン上に形成するシリ
サイド層を、薄い膜厚で形成しても、ゲート電極を構成
するシリサイド層全体の膜厚を厚くすることができる。
さらに、ソース上及びドレイン上には、薄い膜厚のシリ
サイド層を形成することができる。この結果、ソース及
びドレインを構成する拡散層と半導体基板との接合破壊
の発生を抑制することができ、且つゲート電極の高さを
増加することなく、十分に低抵抗化したゲート電極を得
ることができる。
体装置の製造方法は、第１の多結晶シリコン層又は第１
の非晶質シリコン膜、第１の金属膜及び第２の多結晶シ
リコン層又は第２の非晶質シリコン膜からなる多層構造
を備えたゲート電極を形成するため、後の工程でゲート
電極の最上部、ソース上及びドレイン上に形成するシリ
サイド層を、薄い膜厚で形成しても、ゲート電極を構成
するシリサイド層全体の膜厚を厚くすることができる。
さらに、ソース上及びドレイン上には、薄い膜厚のシリ
サイド層を形成することができる。この結果、ソース及
びドレインを構成する拡散層と半導体基板との接合破壊
の発生を抑制することができ、且つゲート電極の高さを
増加することなく、十分に低抵抗化したゲート電極を得
ることができる。
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ 第１の多結晶シリコン膜 ５ 第１のチタン膜 ６ 第１のシリサイド膜 ７ 第２の多結晶シリコン膜 ８ サイドウォール ９ ｎ- 層 １０ ｎ- 層 １１ ｎ+ 層 １２ ｎ+ 層 １３ ソース １４ ドレイン １５ 第２のチタン膜 １６ 第２のシリサイド膜 ２０ ゲート電極
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して、
第１の多結晶シリコン層又は第１の非晶質シリコン膜を
形成する工程と、前記第１の多結晶シリコン層又は第１
の非晶質シリコン膜上に、第１のシリサイド層を形成可
能な第１の金属膜を形成する工程と、前記第１の金属膜
上に、第２の多結晶シリコン層又は第２の非晶質シリコ
ン膜を形成する工程と、前記第１の多結晶シリコン層又
は第１の非晶質シリコン膜、前記第１の金属膜及び前記
第２の多結晶シリコン層又は第２の非晶質シリコン膜か
らなる多層構造を備えたゲート電極を形成する工程と、
前記ゲート電極をマスクとしてソース及びドレインを形
成する工程と、前記ソース及びドレインを形成した後、
全面に、第２のシリサイド層を形成可能な第２の金属膜
を形成する工程と、前記ゲート電極上、ソース上及びド
レイン上に形成された第２の金属膜をシリサイド化する
工程と、を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19594993A JPH0750411A (ja) | 1993-08-06 | 1993-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19594993A JPH0750411A (ja) | 1993-08-06 | 1993-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750411A true JPH0750411A (ja) | 1995-02-21 |
Family
ID=16349661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19594993A Pending JPH0750411A (ja) | 1993-08-06 | 1993-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750411A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460200B1 (ko) * | 2002-08-22 | 2004-12-08 | 동부전자 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7045858B2 (en) | 2004-02-26 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100611114B1 (ko) * | 2001-01-17 | 2006-08-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
-
1993
- 1993-08-06 JP JP19594993A patent/JPH0750411A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611114B1 (ko) * | 2001-01-17 | 2006-08-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR100460200B1 (ko) * | 2002-08-22 | 2004-12-08 | 동부전자 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7045858B2 (en) | 2004-02-26 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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