KR20060129841A - 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 - Google Patents

샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 Download PDF

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Abstract

샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법을 제공한다. 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 단계, 상기 기판상에 금속막을 형성하는 단계 및 상기 금속막을 제 1 열처리하고, 상기 제 1 열처리 된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 실질적으로 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함한다.
샐리사이드, 니켈, 실리사이드, 결함

Description

샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법{Salicide process and the method of fabricating a semiconductor device using the same}
도 1은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 2a 내지 도 7은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 9a 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 공정 순서도이다.
도 15 내지 도 19는 본 발명의 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 본 발명의 일 실시예 및 종래 기술에 의하여 각각 형성된 니켈 실리사이드막들의 표면 모폴로지를 보여주는 전자현미경(SEM) 사진들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 기판 108: 게이트 캐핑막 패턴
118: 금속막 117: 마스크 패턴
120: 캐핑막 124: 금속 실리사이드막
본 발명은 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 전기적 특성이 개선된 금속 실리사이드막을 형성하기 위한 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별 소자를 스위칭 소자로 널리 채택하고 있다. 반도체 소자의 집적도가 증가함에 따라, 모스 트랜지스터는 점점 스케일 다운(scale down)되고 있다. 그 결과, 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 채널 길이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 게이트 전극의 전기적인 저항은 증가한다. 단채널 효과를 개선하기 위해서는 모스 트랜지스터의 소오스/드레인 영역의 접합 깊이(junction depth)와 아울러서 게이트 절연막의 두께를 감소시키는 것이 요구된다. 결과적으로, 게이트 전극의 저항(R)은 물론 게이트 커패시턴스(C)가 증가한다. 이 경우에, 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간 (Resistance-Capacitance delay time)에 기인하여 느려진다.
이에 더하여, 소오스/드레인 영역은 얕은 접합 깊이를 가지므로 그것의 면저 항(sheet resistance)이 증가한다. 그 결과, 단채널 모스 트랜지스터의 구동 능력(drivability)이 저하된다. 이에 따라, 고집적 반도체 소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기 위하여 샐리사이드(salicide; self-aligned silicide) 공정이 널리 사용되고 있다.
샐리사이드 공정은 게이트 전극 및 소오스/드레인 영역 상에 선택적으로 금속 실리사이드막을 형성하여 게이트 전극 및 소오스/드레인 영역의 전기적인 저항을 낮추기 위한 공정 기술이다. 최근에 니켈을 사용하여 니켈 실리사이드막을 형성하는 샐리사이드 공정이 고성능 모스 트랜지스터의 제조에 사용되고 있다. 니켈 실리사이드막은 비교적 저온에서 형성가능하며 선 폭 감소에 따른 저항이 증가되지 않고, 실리콘 소비량이 적다. 그러나 니켈 실리사이드막은 후속 열처리 공정에서 가해지는 고온의 열에 대한 안정성이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는 안정적인 열처리를 통하여 결함 발생이 없는 금속 실리사이드막을 형성하는 샐리사이드 공정을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속 실리사이드막을 채용하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 샐리사이드 공정은 실리콘 영역을 구비하는 기판을 준비하는 단계, 상기 기판상에 금속막을 형성하는 단계 및 상기 금속막을 제 1 열처리하고, 상기 제 1 열처리 된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 실질적으로 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판의 소정 영역에 서로 이격된 한쌍의 소오스/드레인 영역, 상기 한쌍의 소오스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖는 모스 트랜지스터를 형성하는 단계, 상기 결과물 전면에 금속막을 형성하는 단계 및 상기 금속막을 제 1 열처리하고, 상기 제 1 열처리 된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 실질적으로 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하여 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법을 설명하기 위한 공정 순서도이다. 또한, 도 2a 내지 도 7은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 우선 반도체 기판상에 모스 트랜지스터를 형성한다(S11).
도 2a를 참조하면, 반도체 기판(100)의 소정 영역에 소자 분리막(102)을 형성하여 활성 영역을 정의한다. 반도체 기판(100)은 실리콘 기판 또는 에스오아이(SOI; silicon on insulator) 기판일 수 있다. 활성 영역 상에 게이트 절연막을 형성한다. 게이트 절연막을 갖는 반도체 기판의 전면 상에 게이트 도전막(gate conductive layer)을 형성한다. 게이트 도전막은 폴리 실리콘막과 같은 실리콘막으로 형성할 수 있다. 실리콘막은 n형의 불순물들 또는 p형의 불순물들로 도핑(doping) 될 수 있다. 이와는 달리, 게이트 도전막은 실리콘막 및 텅스텐 실리사이드막을 차례로 적층시키어 형성할 수도 있다.
다음으로, 게이트 도전막을 패터닝하여 활성 영역의 상부를 가로지르는 게이트 패턴(110)을 형성한다. 그 결과, 게이트 패턴(110)은 게이트 전극을 포함한다. 게이트 도전막을 실리콘막만으로 형성하는 경우에는, 게이트 전극은 실리콘막 패턴만으로 이루어진다. 이와는 달리, 게이트 도전막을 예를 들어 폴리 실리콘막 및 텅 스텐 실리사이드막 또는 폴리 실리콘막 및 텅스텐막 등을 차례로 적층시키어 형성하는 경우에, 게이트 전극(106)은 차례로 적층된 폴리 실리콘막 패턴 및 텅스텐 실리사이드막 패턴 또는 폴리 실리콘막 패턴 및 텅스텐막 패턴 등을 포함한다. 한편, 게이트 절연막은 게이트 패턴(110)을 형성하는 과정에서 함께 패터닝 될 수 있으며, 그 결과 도 2a에 도시된 바와 같이, 게이트 패턴(110) 및 활성 영역 사이에 게이트 절연막 패턴(104)이 형성된다. 이어서, 게이트 패턴(110) 및 소자 분리막(102)을 이온 주입 마스크들로 사용하여 활성 영역에 제 1 불순물 이온들을 주입하여 엘디디(Lightly Doped Drain; LDD) 영역들(112)을 형성한다. 제 1 불순물 이온들은 n형 불순물 이온들 또는 p형 불순물 이온들일 수 있다.
도 2b를 참조하면, 엘디디 영역들(112)을 갖는 반도체 기판의 전면 상에 스페이서 절연막을 형성한다. 스페이서 절연막은 예를 들어 실리콘 질화막으로 형성할 수 있다. 스페이서 절연막을 이방성 식각하여 게이트 패턴(110)의 측벽 상에 스페이서(114)를 형성한다. 게이트 패턴(110), 스페이서(114) 및 소자 분리막(102)을 이온 주입 마스크들로 사용하여 활성 영역에 제 2 불순물 이온들을 주입하여 소오스/드레인 영역들(116)을 형성한다. 그 결과, 스페이서(114)의 하부에 엘디디 영역들(112)이 잔존한다. 제 2 불순물 이온들 역시 n형 불순물 이온들 또는 p형 불순물 이온들일 수 있으며 엘디디 이온 주입시 활성 영역에 주입된 불순물 이온들과 같은 도전형을 갖는다.
다음으로, 소오스/드레인 영역들(116)을 갖는 반도체 기판을 열처리하여 소오스/드레인 영역들(116) 내의 불순물 이온들을 활성화시킨다.
게이트 패턴(110), 게이트 절연막(104), 소오스/드레인 영역들(116) 및 스페이서(114)는 모스 트랜지스터를 구성한다.
계속해서, 모스 트랜지스터를 갖는 반도체 기판상에 금속막을 형성한다(도 1의 S12).
도 3을 참조하면, 상기한 바와 같이 소오스/드레인 열처리 공정이 완료된 반도체 기판의 표면을 세정하여 소오스/드레인 영역들(116) 상에 잔존하는 자연 산화막(native oxide layer) 및 오염 입자들(contaminated particles)을 제거한다. 세정된 반도체 기판의 전면 상에 금속막(118)을 형성한다. 금속막(118)은 예를 들어 니켈로 형성할 수 있다.
이어서, 금속막에 제 1 및 제 2 열처리를 수행한다(도 1의 S13).
도 4를 참조하면, 반도체 기판상에 형성되어 있는 금속막(118)에 대해 실리사이드화 열처리(silicidation annealing)를 수행한다. 구체적으로, 실리사이드화 열처리는 반도체 기판상에 형성되어 있는 금속막(118)에 제 1 열처리를 수행하고, 인 시츄(in-situ) 방식으로 제 2 열처리하여 금속 실리사이드막을 형성하기 위한 것이다. 제 1 열처리는 300℃ 내지 600℃의 온도, 예를 들어 300℃ 내지 400℃의 온도에서 수행될 수 있고, 제 2 열처리는 제 1 열처리보다 실질적으로 더 낮은 온도, 예를 들어 200℃ 내지 300℃에서 수행될 수 있다. 이때 제 2 열처리는 10분 이상, 예를 들어 10분 내지 30분 동안 수행될 수 있다. 이 경우에, 소오스/드레인 영역들(116) 상의 금속막(118), 예를 들어 니켈막은 소오스/드레인 영역들(116) 내의 실리콘 원자들과 반응하여 다이 니켈 모노 실리사이드(Ni2Si) 또는 니켈 모노 실리사이드(NiSi)를 형성한다.
이때, 제 1 및 제 2 열처리는 전도 방식 또는 대류 방식 등을 이용할 수 있으며, 예를 들어 대류 방식 및 전도 방식에 의한 열처리는 본 출원의 양수인에게 공동 양도된 대한민국특허출원 제2004-0062632호에 충분히 개시되어 있으며, 상기 공개 출원의 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다.
계속해서, 미반응 금속막을 제거한다(도 1의 S14).
도 5를 참조하면, 스페이서(114) 및 소자 분리막(102) 상의 미반응된 금속막(118)을 제거한다. 미반응된 금속막 (118)은 예를 들어, 황산 용액(sulfuric acid; H2SO4) 및 과산화수소 (hydrogen peroxide; H2O2)의 혼합 용액(mixture)을 사용하여 제거할 수 있다.
이어서, 금속 실리사이드막에 제 3 열처리를 수행한다(도 1의 S14).
도 6을 참조하면, 미반응된 금속막(118)이 제거된 반도체 기판에 대한 제 3 열처리를 수행한다. 제 3 열처리는 300℃ 내지 600℃의 온도, 예를 들어 400℃ 내지 500℃의 온도에서 수행될 수 있다. 이 경우에, 금속막, 예를 들어 니켈막을 제 1 및 제 2 열처리하여 형성된 다이 니켈 모노 실리사이드(Ni2Si)가 낮은 비저항을 갖는 니켈 모노 실리사이드(NiSi)로 상변이되어 전체적으로 낮은 비저항을 갖는 니켈 모노 실리사이드(NiSi)로 이루어진 니켈 실리사이드막들(NiSi layer;124)이 형성된다. 한편, 제 3 열처리는 생략될 수 있다. 또한, 제 3 열처리는 상기 제 1 및 제 2 열처리와 마찬가지로 전도 방식 또는 대류 방식 등을 이용할 수 있다.
상술한 바와 같이 게이트 패턴(110)이 게이트 전극만으로 이루어지고, 게이트 전극이 실리콘막 패턴, 예를 들어 폴리실리콘막 패턴만으로 이루어진 경우에는 실리사이드화 열처리 공정 동안 금속 실리사이드막들(124)은 소오스/드레인 영역 및 게이트 전극 상에만 선택적으로 형성된다.
계속해서, 도 7을 참조하면 금속 실리사이드막들(124)을 갖는 반도체 기판의 전면 상에 층간 절연막(126)을 형성한다(도 1의 S16). 층간 절연막(126)을 패터닝하여 소오스/드레인 영역들(116) 상의 금속 실리사이드막들(124)을 노출시키는 콘택홀들을 형성한다. 콘택홀들을 갖는 반도체 기판의 전면 상에 금속막을 형성하고, 금속막을 패터닝하여 콘택홀들을 채우는 금속 배선들(128)을 형성한다(도 1의 S17).
상기한 바와 같은 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법에서는 예를 들어 니켈막을 사용하여 니켈 실리사이드막을 형성하는 경우 니켈 실리사이드막에 발생하는 결함이 억제된다. 종래의 방법을 사용하여 니켈 실리사이드막을 형성하는 경우에는 니켈 실리사이드막은 취약한 열안정성으로 인하여 그 표면에 결함들이 발생하고 그로 인하여 거친(rough) 표면 모폴로지(morphology)를 갖는다. 이러한 거친 표면 모폴로지는 니켈 실리사이드막이 실제 모스 트랜지스터와 같은 반도체 소자에 적용될 경우, 실리콘 기판과 실리사이드막과의 불량한 계면특성으로 이어진다. 결과적으로, 표면 결함들은 니켈 실리사이드막의 면저항 및 콘택 저항을 증가시킬 뿐만 아니라, 접합 계면 에서의 접합 누설과 같이 모스 트랜지스터의 전기적 특성을 악화시키는 요인이 된다. 니켈 실리사이드막의 표면 결함은 실리사이드화 열처리의 온도 및 열처리 시간 등에 의하여 영향을 받는다. 또한, 표면 결함은 불순물 이온들에 의하여도 영향을 받으며 특히, n형 불순물 이온들이 도핑된 실리콘 기판상에 니켈 실리사이드막이 형성되는 경우 많이 발생한다. 이에 본 발명의 일 실시예에 따른 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법에서는 니켈막을 니켈 실리사이드막으로 형성하기 위해 제 1 열처리 후 인 시츄 방식으로 제 1 열처리 온도보다 낮은 온도의 제 2 열처리를 수행한 후 제 3 열처리를 진행함으로써 니켈 실리사이드막의 결함 발생을 억제할 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명한다. 도 8은 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 공정 순서도이다. 또한, 도 9a 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 발명의 다른 실시예는 게이트 전극 상에 게이트 캐핑막 패턴을 더 형성하고, 금속막 상에 캐핑막을 더 형성한다는 점에서 본 발명의 일 실시예와 차이가 있고, 설명의 편의상 본 발명의 일 실시예와 중복되는 부분에 대해서는 생략하기로 한다.
도 8을 참조하면, 우선 반도체 기판상에 모스 트랜지스터를 형성한다(S21).
도 9a를 참조하면, 반도체 기판(100)의 소정 영역에 소자 분리막(102)을 형성하여 활성 영역을 정의한다. 활성 영역 상에 게이트 절연막을 형성한다. 게이트 절연막을 갖는 반도체 기판의 전면 상에 게이트 도전막 및 게이트 캐핑막을 차례로 형성한다. 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성한다.
다음으로, 게이트 캐핑막 및 게이트 도전막을 패터닝하여 활성 영역의 상부를 가로지르는 게이트 패턴(110)을 형성한다. 그 결과, 게이트 패턴(110)은 차례로 적층된 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함한다. 한편, 게이트 절연막은 게이트 패턴(110)을 형성하는 과정에서 함께 패터닝 되어 게이트 패턴(110) 및 활성 영역 사이에 게이트 절연막 패턴(104)이 형성된다. 이어서, 게이트 패턴(110) 및 소자 분리막(102)을 이온 주입 마스크들로 사용하여 활성 영역에 제 1 불순물 이온들을 주입하여 엘디디 영역들(112)을 형성한다.
도 9b을 참조하면, 엘디디 영역들(112)을 갖는 반도체 기판의 전면 상에 실리콘 질화막 등으로 스페이서 절연막을 형성하고, 이를 이방성 식각하여 게이트 패턴(110)의 측벽 상에 스페이서(114)를 형성한다. 게이트 패턴(110), 스페이서(114) 및 소자 분리막(102)을 이온 주입 마스크들로 사용하여 활성 영역에 제 2 불순물 이온들을 주입하여 소오스/드레인 영역들(116)을 형성하고, 열처리하여 소오스/드레인 영역들(116) 내의 불순물 이온들을 활성화시킨다.
게이트 전극(106)과 게이트 캐핑막 패턴(108)을 포함하는 게이트 패턴(110), 게이트 절연막(104), 소오스/드레인 영역들(116) 및 스페이서(114)는 모스 트랜지스터를 구성한다.
계속해서, 모스 트랜지스터를 갖는 반도체 기판상에 금속막을 형성한다(도 8의 S22).
도 10를 참조하면, 상기한 바와 같이 소오스/드레인 열처리 공정이 완료된 반도체 기판의 표면을 세정한 후, 세정된 반도체 기판의 전면 상에 금속막(118)을 형성한다. 금속막(118)은 예를 들어 니켈로 형성할 수 있다.
이어서, 금속막 상에 캐핑막을 형성한다(도 8의 S23).
도 11을 참조하면, 금속막(118) 상에 캐핑막(120)을 형성한다. 캐핑막(120)은 예를 들어 티타늄 질화막(TiN layer)으로 형성할 수 있다. 캐핑막(122)은 후속의 실리사이드화 열처리 동안 금속막(118)의 산화를 방지하기 위하여 형성한다.
계속해서, 금속막에 제 1 및 제 2 열처리를 수행한다(도 8의 S24).
도 12를 참조하면, 반도체 기판상에 형성되어 있는 금속막(118)에 대해 300℃ 내지 600℃의 온도, 예를 들어 300℃ 내지 400℃의 온도로 제 1 열처리를 수행하고, 인 시츄 방식으로 제 1 열처리보다 실질적으로 더 낮은 온도, 예를 들어 200℃ 내지 300℃의 온도로 제 2 열처리를 하여 금속 실리사이드막을 형성한다. 이때 제 2 열처리는 10분 이상, 예를 들어 10분 내지 30 분 동안 수행될 수 있다.
계속해서, 미반응 금속막을 제거한다(도 8의 S25).
도 13을 참조하면, 스페이서(114), 소자 분리막(102) 및 게이트 캐핑막 패턴(108) 상의 미반응된 금속막(118)을 제거한다. 미반응된 금속막(118)을 제거하는 동안 캐핑막(120) 역시 스트립(strip)될 수 있다.
상술한 바와 같이 게이트 패턴(110)이 게이트 전극(106) 및 게이트 캐핑막 패턴(108)을 포함하는 경우에 금속 실리사이드막들(124)은 소오스/드레인 영역들(116) 상에만 선택적으로 형성된다.
이어서, 도시하지는 않았지만 본 발명의 일 실시예와 동일한 방법으로 금속 실리사이드막에 제 3 열처리를 수행하고(도 8의 S26), 금속 실리사이드막이 형성된 반도체 기판 전면에 층간 절연막을 형성한 후(도 8의 S27), 금속 배선들을 형성한다(도 8의 S28).
이하, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 공정 순서도이다. 또한, 도 15 내지 도 19은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법은 블록킹 패턴(blocking pattern)을 사용하여 게이트 전극 상에만 금속 실리사이드막을 형성하고, 금속막 상에 캐핑막을 더 형성한다는 점에서 본 발명의 일 실시예에 차이가 있고, 설명의 편의상 본 발명의 일 실시예와 중복되는 부분에 대해서는 생략하기로 한다. 본 명세서에서는 게이트 패턴의 상면을 노출시키는 블록킹 패턴에 대해서만 설명하고 있지만, 이는 예시적인 것에 불과하고, 선택적으로 소오스/드레인 영역의 상면을 노출시키는 블록킹 패턴, 소오스/드레인 패턴 및 게이트 전극의 상면을 모두 노출시키는 블록킹 패턴을 사용할 수도 있다.
도 14을 참조하면, 우선 반도체 기판상에 모스 트랜지스터를 형성한다(S21).
도 2a 및 도 2b에서 설명된 본 발명의 일 실시예와 동일한 방법을 사용하여 모스 트랜지스터를 형성한다. 즉, 반도체 기판(100) 내에 소자 분리막(102)을 형성하여 활성 영역을 정의하고, 활성 영역 상에 게이트 절연막 패턴(104) 및 게이트 패턴(110)을 형성한다. 이후, 엘디디 영역들(112), 스페이서(114) 및 소오스/드레인 영역들(116)을 형성한다. 이때, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에서는 모스 트랜지스터의 게이트 패턴(110)은 예를 들어 폴리실리콘막 패턴으로 이루어진 게이트 전극만을 갖도록 형성될 수 있다. 실리콘막 패턴에는 n형 불순물 이온들이 도핑될 수 있다.
계속해서, 모스 트랜지스터를 갖는 반도체 기판상에 마스크 패턴을 형성한다(도 14의 S32).
도 15을 참조하면, 모스 트랜지스터를 갖는 반도체 기판 전면에 블록킹막을 형성한다. 블록킹막은 게이트 패턴(110)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들어, 블록킹막은 실리콘 산화막으로 형성할 수 있다. 블록킹막을 게이트 패턴(110)이 노출될 때까지 평탄화시켜 블록킹 패턴(117)을 형성한다. 그 결과, 적어도 소오스/드레인 영역들(116)은 블록킹 패턴(117)으로 덮여진다.
이어서, 블록킹 패턴(117)을 갖는 반도체 기판상에 금속막을 형성한다(도 14의 S33).
도 16을 참조하면, 노출된 게이트 패턴(110)을 갖는 반도체 기판(100)의 전면 상에 금속막(118)을 형성한다.
계속해서, 금속막 상에 캐핑막을 형성한다(도 14의 S34).
도 17를 참조하면, 금속막(118) 전면에 후속하는 실리사이드화 열처리 동안 금속막의 산화를 방지하기 위한 예를 들어 티타늄 질화막 등으로 캐핑막(120)을 형성한다.
이어서, 금속막에 제 1 및 제 2 열처리를 수행한다(도 14의 S35).
도 18을 참조하면, 반도체 기판(100) 상에 형성되어 있는 금속막(318)에 대한 실리사이드화 열처리를 수행한다. 제 1 및 제 2 열처리는 본 발명의 일실시예에서와 동일한 방법을 사용하여 실시한다. 그 결과, 게이트 패턴(110) 상에만 선택적으로 금속 실리사이드막(124)이 형성된다.
계속해서, 미반응 금속막을 제거한다(도 14의 S36).
도 19를 참조하면, 미반응된 금속막(118)을 제거한다. 미반응된 금속막(118)을 제거하는 동안 캐핑막(120) 역시 스트립 될 수 있다.
이어서, 도시하지는 않았지만 본 발명의 일 실시예와 동일한 방법으로 금속 실리사이드막에 제 3 열처리를 수행하고(도 14의 S37), 금속 실리사이드막이 형성된 반도체 기판 전면에 층간 절연막을 형성한 후(도 14의 S38), 금속 배선들을 형성한다(도 14의 S39).
이상에서는 특히 니켈 샐리사이드 공정에 대하여 설명하였으나, 본 발명의 사상이 이에 한정되는 것은 아니며 코발트, 티타늄 또는 내화금속(refractory metal)을 사용하는 샐리사이드 공정에도 적용될 수 있다.
실험예들
상술한 실시예들 및 종래의 기술에 따라 제작된 시료들의 여러 가지 측정 결과들을 설명하기로 한다.
도 20 및 도 21은 본 발명의 일 실시예 및 종래 기술에 의하여 각각 형성된 니켈 실리사이드막들의 표면 모폴로지를 보여주는 전자현미경(SEM) 사진들이다.
도 20 내지 도 21의 결과들을 보여주는 니켈 실리사이드막들은 다음의 표 1에 기재된 주요 공정 조건들을 사용하여 실리콘 기판상에 형성되었다. 한편, 실리콘 기판은 아세닉(As) 이온들로 미리 도핑되었다.
공정 조건들 본 발명 종래 기술
금속층 니켈층(100Å)
열처리 방식 *대류 방식 또는 전도 방식 **핫플레이트
제 1 열처리 320℃/5분/진공 분위기 320℃/5분/진공 분위기
제 2 열처리 280℃/30분/진공 분위기
제 3 열처리 450℃/10분/진공 분위기 450℃/10분/진공 분위기
*대류 방식 또는 전도 방식: 미국 캘리포니아 산호세 소재의 웨이퍼마스터스사(WaferMasters, Inc.) 사로부터 SAO-300LP라는 상품명으로 구입 가능한 열처리 오븐
**핫플레이트: 미국 캘리포니아 산타클라라 소재의 어플라이드 머티리얼사(Applied Materials, Inc)에 의하여 상업화된 ENDURA 시스템
도 20 및 도 21을 참조하면, 종래 기술에 의하여 형성된 니켈 실리사이드막들의 표면에는 많은 결함들(D)이 발생하였으며, 그 결과 종래 기술에 의하여 형성된 니켈 실리사이드막은 거친 표면 모폴로지를 보였다. 이러한, 표면 모폴로지는 니켈 실리사이드막이 실제 모스 트랜지스터에 적용될 경우 실리콘 기판과 니켈 실리사이드막과의 계면이 평탄하지 못할 것임을 보여준다. 반면, 본 발명에 일 실시예 따라 제조된 니켈 실리사이드막은 결함 발생이 없는 표면 모폴로지를 보였다. 이러한 결과는 본 발명의 일 실시예에서와 같이 제 1 열처리를 수행한 후, 인 시츄 방식으로 제 1 열처리 온도보다 실질적으로 더 낮은 온도에서 제 2 열처리를 수행함으로써, 표면 모폴로지가 개선됨을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 따른 샐리사이드 공정과 이를 사용한 반도체 소자 제조 방법에 의하면 결함이 없는 금속 실리사이드막을 형성할 수 있다.
또한, 금속 실리사이드막의 신뢰성을 향상시킬 수 있게 되어 금속 실리사이드막을 채용하는 반도체 소자의 전기적 특성을 안정적으로 개선시킬 수 있다.

Claims (25)

  1. 실리콘 영역을 구비하는 기판을 준비하는 단계;
    상기 기판상에 금속막을 형성하는 단계; 및
    상기 금속막을 제 1 열처리하고, 상기 제 1 열처리된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 실질적으로 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함하는 샐리사이드 공정.
  2. 제 1 항에 있어서,
    상기 금속막은 니켈막인 샐리사이드 공정.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 열처리 온도는 300 내지 600℃인 샐리사이드 공정.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 열처리 온도는 200 내지 300℃인 샐리사이드 공정.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 열처리는 10분 이상 수행되는 샐리사이드 공정.
  6. 제 5 항에 있어서,
    상기 제 2 열처리는 30분 이하로 수행되는 샐리사이드 공정.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 실리사이드막 형성 단계 후 상기 기판상에 잔존하는 미반응된 금속막을 제거하는 단계를 더 포함하는 샐리사이드 공정.
  8. 제 7 항에 있어서,
    상기 금속막 제거 단계 후 상기 금속 실리사이드막을 제 3 열처리하는 단계를 더 포함하는 샐리사이드 공정.
  9. 제 8 항에 있어서,
    상기 제 3 열처리 온도는 300 내지 600℃인 샐리사이드 공정.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 실리사이드막 형성 단계 전에 상기 금속막 상에 캐핑막을 형성하는 것을 포함하되, 상기 캐핑막은 상기 미반응된 금속막과 함께 제거되는 샐리사이드 공정.
  11. 제 1 항에 있어서,
    상기 실리콘 영역은 n형 불순물 이온들이 도핑된 샐리사이드 공정.
  12. 반도체 기판의 소정 영역에 서로 이격된 한쌍의 소오스/드레인 영역, 상기 한쌍의 소오스/드레인 영역 사이의 채널 영역 상부에 형성된 게이트 패턴 및 상기 게이트 패턴의 측벽을 덮는 스페이서를 갖는 모스 트랜지스터를 형성하는 단계;
    상기 결과물 전면에 금속막을 형성하는 단계; 및
    상기 금속막을 제 1 열처리하고, 상기 제 1 열처리된 금속막을 인 시츄 방법으로 상기 제 1 열처리 온도보다 실질적으로 낮은 온도로 제 2 열처리하여 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속막을 형성하는 단계 전에, 상기 금속 실리사이드막을 형성하고자 하는 상기 소오스/드레인 영역 및/또는 상기 게이트 패턴의 상면을 노출시키는 실리사이드 블록킹 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 게이트 패턴은 게이트 전극 및 게이트 캡핑막을 포함하는 반도체 소자의 제조 방법.
  15. 제 12 항 내지 제 14 항 중 어느 하나의 항에 있어서,
    상기 게이트 패턴은 폴리 실리콘막과 텅스텐 실리사이드막 또는 텡스텐막의 적층 패턴인 반도체 소자의 제조 방법.
  16. 제 12 항에 있어서,
    상기 금속막은 니켈막인 반도체 소자의 제조 공정.
  17. 제 12 항 또는 제 16 항에 있어서,
    상기 제 1 열처리 온도는 300 내지 600℃인 반도체 소자의 제조 방법.
  18. 제 12 항 또는 제 16 항에 있어서,
    상기 제 2 열처리 온도는 200 내지 300℃인 반도체 소자의 제조 방법.
  19. 제 12 항 또는 제 16 항에 있어서,
    상기 제 2 열처리는 10분 이상 수행되는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 열처리는 30분 이하로 수행되는 반도체 소자의 제조 방법.
  21. 제 12 항 또는 제 16 항에 있어서,
    상기 금속 실리사이드막 형성 단계 후 상기 기판상에 잔존하는 미반응된 금 속막을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 금속막 제거 단계 후 상기 금속 실리사이드막을 제 3 열처리하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 3 열처리 온도는 300 내지 600℃인 반도체 소자의 제조 방법.
  24. 제 12 항 또는 제 16 항에 있어서,
    상기 금속 실리사이드막 형성 단계 전에 상기 금속막 상에 캐핑막을 형성하는 것을 포함하되, 상기 캐핑막은 상기 미반응된 금속막과 함께 제거되는 반도체 소자의 제조 방법.
  25. 제 12 항 또는 제 16 항에 있어서,
    상기 소오스/드레인 영역 및/또는 상기 게이트 패턴에는 n형 불순물 이온이 도핑된 반도체 소자의 제조 방법.
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