KR20000019439A - 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 - Google Patents
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Abstract
반도체 소자의 전극 형성을 위한 도전막 형성시 게이트 전극 및 소스/드레인 영역이 형성된 실리콘 웨이퍼와의 접촉 저항을 최소로 하기 위한 티타늄 샐리사이드를 형성하는 방법에 관한 것으로, 소자 분리 영역이 정의되었으며, 소자 영역에 측벽 스페이서가 형성된 게이트 전극 및 소스, 드레인 영역이 형성되어 있는 실리콘 웨이퍼의 상부 전면에 표준 스퍼터링 방식으로 동일한 챔버에서 낮은 온도로 티타늄과 질화 티타늄 박막을 증착하고, RTP 공정에 의해 열처리하여 티타늄 박막과 접촉되는 게이트 전극 상부 및 소스, 드레인 영역의 실리콘 웨이퍼에만 티타늄 실리사이드를 형성한 다음, 실리콘 웨이퍼 상부에 남은 질화 티타늄 박막과 티타늄 박막을 제거하고, 재차 RTP 공정에 의해 열처리하여, 실리사이드를 저저항화 하여 티타늄 샐리사이드를 형성함으로써, 샐리사이드를 형성하기 위한 RTP 공정전 티타늄 박막이 대기중에 노출되어 오염원이 발생하거나 RTP 공정중 오염원이 발생하는 것에 대해 질화 티타늄 박막이 장벽 역할을 하므로 균일하며, 특성이 향상된 샐리사이드를 형성한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 전극 형성을 위한 도전막 형성시 게이트 전극 및 소스/드레인 영역이 형성된 실리콘 웨이퍼와의 접촉 저항을 최소로 하기 위한 티타늄 샐리사이드(Ti self-aligned silicide) 형성 방법에 관한 것이다.
반도체 장치에서 실리콘 웨이퍼와 금속의 접촉 저항을 낮추기 위하여 주로 사용되는 실리사이드(silicide)는 녹는점이 매우 높고 저항이 낮아서 주로 높은 온도에서 공정을 진행해야 하는 초집적 회로나 반도체 장치 등에 이용된다.
샐리사이드는 소스, 드레인 및 게이트 전극이 형성되어 있는 실리콘 웨이퍼 위에 스퍼터링(sputtering) 방법으로 티타늄(Ti ; titanium) 박막을 증착한 후 웨이퍼를 전기로 또는 RTP(rapid thermal process)에서 열처리하여, 티타늄 박막과 접촉되는 게이트 전극과 소스, 드레인 영역에만 실리사이드를 형성한다.
이렇게 형성되는 티타늄 샐리사이드의 표면 저항값은 열처리 조건에 의하여 영향 받지만 보다 근본적으로는 티타늄 박막 증착 조건의 변화에 따라 크게 영향을 받는다.
그러면, 종래 기술에 따른 티타늄 샐리사이드 형성 방법에 대하여 설명한다.
티타늄 샐리사이드를 형성하기 위한 티타늄 박막을 증착하는 방식으로는 콜리메이트(collimate) 스퍼터링 방식과 표준 스퍼터링 방식이 있는데, 티타늄 실리사이드 형성을 위해 주로 사용되는 기존의 방법은 콜리메이트 방식이다.
콜리메이트 방식에서는 운동 에너지가 매우 큰 금속 입자들이 금속 타겟(target)과 웨이퍼 사이에 있는 채를 통해 웨이퍼에 대하여 수직으로 증착되어 웨이퍼상의 비아(via)와 같은 작은 홀(hole)에도 금속이 채워질 수 있다. 그러나, 이러한 콜리메이트 방식은 박막의 균일도가 낮다. 따라서, RTP 공정에 의한 샐리사이드 형성전 오염원(contamination)이 발생할 경우에는, 이 오염원에 의해 접촉 저항 감소를 위한 샐리사이드의 형성이 어렵게 된다.
반면, 금속 타겟 표면에서 튀어나온 금속 입자가 임의의 방향으로 웨이퍼 위에 증착되는 표준 스퍼터링 방식은 콜리메이트 방식에 비해 금속 입자의 운동 에너지가 작으나 티타늄 박막이 높은 균일도로 형성될 수 있다. 그러므로, 현재에는 실리콘 웨이퍼에 표준 스퍼터링 방식을 이용하여 티타늄 박막을 형성한 후, RTP 공정에 의해 실리콘과 티타늄 박막의 접촉 부분에서 실리사이드가 형성되도록 함으로써 티타늄 샐리사이드를 형성한다.
그러나, 이러한 표준 스퍼터링 방식으로 얻어진 균일한 티타늄 박막일지라도 RTP 공정에 의한 샐리사이드 형성전까지, 티타늄 박막이 외부로 노출되어 오염원이 발생할 수 있으며, 이러한 오염원에 의해 샐리사이드의 형성이 어렵게 되는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 표준 스퍼터링 방식에 의해 얻어진 균일한 티타늄 박막을 RTP 공정에 의한 샐리사이드 형성전까지 외부의 오염원으로부터 보호하는 데 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따라 티타늄 샐리사이드를 형성하는 방법을 공정 순서에 따라 도시한 공정도이고,
도 2는 본 발명의 일 실시예에 따라 티타늄과 질화 티타늄 박막을 증착하였을 경우, RTP 공정에 따른 각 부위에서의 저항 변화를 시험한 결과를 도시한 그래프이다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 표준 스퍼터링 방식으로 동일한 챔버에서 낮은 온도로 동시에 티타늄 박막과 질화 티타늄 박막을 형성한 후, RTP 공정에 의해 티타늄 샐리사이드를 형성하는 것을 특징으로 한다.
그러면, 티타늄 박막 상부에 질화 티타늄 박막이 존재함으로써 티타늄 샐리사이드 형성까지의 오염원 발생으로부터 티타늄 박막을 보호하는 장벽 역할을 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따라 티타늄과 질화 티타늄 박막을 이용하여 샐리사이드를 형성하는 방법을 도시한 것으로, 먼저 도 1a에 도시한 바와 같이, LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의한 필드 산화막(2)으로 소자 분리 영역이 정의된 실리콘 웨이퍼(1)의 소자 영역에 폴리실리콘으로 형성되며 측벽 산화막 스페이서(5)를 가진 게이트 전극(3)과, 게이트 전극(3)과 자기 정합된 소스/드레인 전극(4)으로 구성된 개별 반도체 소자를 형성한 후, 샐리사이드 형성을 위한 박막 형성을 위해 실리콘 웨이퍼(1) 전면에 티타늄 박막(6)과 질화 티타늄(TiN) 박막(7)을 증착한다. 이때, 증착막인 티타늄 박막(6)과 질화 티타늄 박막(7)은 균일도를 높이기 위하여 표준 스퍼터링 방식을 이용하며, IN-SITU 공정에 의해 동일 챔버 내에서 연속적으로 증착한다. 그리고, 티타늄 박막(6)과 질화 티타늄 박막(7) 형성시, 실리콘 웨이퍼(1)의 가열 온도는 가장 낮은 저항을 얻을 수 있는 온도인 100℃ 범위에서 실시하며, 이는 실리콘 웨이퍼 가열에 의한 산화막 형성을 최소화할 수 있는 온도 영역이다. 이렇게 티타늄 박막(6) 상부에 질화 티타늄 박막(7)을 증착하여 샐리사이드 형성을 위한 RTP 공정전에 티타늄 박막(6)이 대기 중에 노출되는 것을 방지함으로써, 장기간 노출에 따른 자연 산화막의 형성 및 오염원의 발생으로부터 티타늄 박막(6)을 보호한다.
그 다음, RTP 공정에 의해 샐리사이드를 형성하는 데, 이때 질화 티타늄 박막(7)이 존재하더라도 종래의 티타늄 박막만을 이용하여 샐리사이드를 형성할 때와 동일하게 도 2b에서와 같이 티타늄 박막(6)과 접촉이 되는 게이트 전극(3)과 소스/드레인(4) 영역에서만 티타늄 실리사이드(8)가 형성한다.
이것은 다음의 RTP 공정 전후의 티타늄 박막과 실리콘 웨이퍼 및 그 구조체의 접촉면에서의 저항 변화를 측정한 다음의 시험예를 통해 쉽게 이해할 수 있다.
[시험예]
이 시험은 표준 티타늄 챔버에서는 질소(N2) 소스가 지원되지 않으므로, 질소 소스의 지원이 가능한 101 티타늄 챔버에서 시험하였다.
시험을 위해 티타늄 박막은 공정 가스로 아르곤(Ar) 가스를 25sccm으로 공급하고, 2KW의 직류 전력하에서 21초 동안 티타늄을 표준 스퍼터링 증착하여 형성하였다. 그리고, 질화 티타늄 박막은 공정 가스로 아르곤 가스를 25sccm으로 공급하고, 질소 가스를 75sccm으로 공급하며, 2KW의 직류 전력하에서 5초 동안 티타늄을 표준 스퍼터링 증착하여 형성하였다.
이와 같이 티타늄 박막과 질화 티타늄 박막을 증착한 상태에서, 샐리사이드를 형성하기 위해 RTP 공정을 수행하는 데, RTP 공정은 챔버의 압력을 질소 가스 분위기에서 780Torr로 유지하며, 질소 가스의 유량을 5slm으로 하여, 750℃의 공정에서 30초 동안 실시하였다. 이때, RTP 공정 전후의 티타늄 박막과 실리콘 웨이퍼의 각 접촉부에서의 저항 변화를 측정한 결과를 도 2에 도시하였다.
도 2에서 알 수 있는 바와 같이, 티타늄 박막과 접촉된 소스, 드레인 영역의 실리콘 웨이퍼와 게이트 전극인 폴리실리콘에서는 질화 티타늄 박막이 있어도 티타늄 실리사이드의 형성으로 저항이 낮아졌으며, 그 외의 티타늄 박막과 접촉된 산화막과 질화막 등의 영역에서는 샐리사이드가 형성되지 않고, 열처리 효과만이 나타나 거의 저항의 변화가 일어나지 않은 것을 알 수 있다.
이 시험예를 통해 질화 티타늄 박막이 있어도, RTP 공정에 의해 티타늄 샐리사이드가 형성되는 것을 알 수 있다.
이와 같이 티타늄과 질화 티타늄 박막(6)(7)을 이용하면 RTP 공정에 의한 티타늄 샐리사이드를 형성시, 질화 티타늄 박막(7)이 발생 가능한 오염원에 대한 장벽 역할을 하여 티타늄 박막(6)을 보호함으로써, 균일한 티타늄 샐리사이드(8)가 형성된다.
티타늄과 질화 티타늄 박막(6)(7)을 이용한 RTP 공정에 의해 도 1b에서와 같이 티타늄 샐리사이드(8)를 형성한 후, 도 1c와 같이 식각 용액인 SC-1(수산화암모늄(NH4OH), 이산화수소(H2O2), 순수가 일정 비율로 조합된 식각액)을 이용한 습식 식각으로 실리콘 웨이퍼(1) 구조 상부에 남은 질화 티타늄 박막(7)과 티타늄 박막(6)을 제거한다. 그 다음, 재차 RTP 공정에 의해 열처리 하여, C49인 실리사이드를 상(phase) 전이시킴으로써, 저항이 낮은 C54인 실리사이드를 형성하여 반도체 소자의 전극 형성을 위한 도전막 형성시 게이트 전극 및 소스/드레인 영역이 형성된 실리콘 웨이퍼와의 접촉 저항을 최소로 하기 위한 티타늄 샐리사이드(8')를 완성한다.
이와 같이 본 발명은 표준 스퍼터링 방식으로 동일한 챔버에서 낮은 온도로 동시에 티타늄과 질화 티타늄 박막을 형성하여 티타늄 샐리사이드를 형성함으로써, 균일한 샐리사이드를 형성할 수 있으며, 샐리사이들 형성하기 위한 RTP 공정전 티타늄 박막이 대기중에 노출되어 오염원이 발생하거나 RTP 공정중 오염원이 발생하는 것에 대해 질화 티타늄 박막이 장벽 역할을 하므로 균일하며, 특성이 향상된 샐리사이드를 형성할 수 있다.
Claims (3)
- 소자 분리 영역이 정의되었으며, 소자 영역에 측벽 스페이서가 형성된 게이트 전극 및 소스, 드레인 영역이 형성되어 있는 실리콘 웨이퍼의 상부 전면에 표준 스퍼터링 방식에 의해 티타늄과 질화 티타늄 박막을 증착하는 단계와;상기 티타늄과 질화 티타늄 박막이 증착된 실리콘 웨이퍼를 RTP 공정에 의해 열처리하여 티타늄 박막과 접촉되는 게이트 전극 상부 및 소스, 드레인 영역의 실리콘 웨이퍼에만 티타늄 실리사이드를 형성하는 단계와;상기 티타늄 실리사이드 형성후, 실리콘 웨이퍼 상부에 남은 질화 티타늄 박막과 티타늄 박막을 제거한 후, 재차 RTP 공정에 의해 열처리하여, 상기 게이트 전극 및 소스, 드레인 영역에 형성된 실리사이드를 저저항화 하는 단계를 포함하는 것을 특징으로 하는 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성 방법.
- 제 1 항에 있어서, 상기 티타늄 박막과 질화 티타늄 박막은 IN-SITU 공정에 의해 동일 챔버 내에서 증착하는 것을 특징으로 하는 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 티타늄 박막과 질화 티타늄 박막의 증착을 위한 실리콘웨이퍼의 가열 온도는 100℃ 범위로 하는 것을 특징으로 하는 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037551A KR20000019439A (ko) | 1998-09-11 | 1998-09-11 | 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037551A KR20000019439A (ko) | 1998-09-11 | 1998-09-11 | 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000019439A true KR20000019439A (ko) | 2000-04-15 |
Family
ID=19550317
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980037551A KR20000019439A (ko) | 1998-09-11 | 1998-09-11 | 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000019439A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002867A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100400785B1 (ko) * | 2001-12-28 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드 형성 방법 |
| KR100690910B1 (ko) * | 2005-06-13 | 2007-03-09 | 삼성전자주식회사 | 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 |
-
1998
- 1998-09-11 KR KR1019980037551A patent/KR20000019439A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030002867A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100400785B1 (ko) * | 2001-12-28 | 2003-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드 형성 방법 |
| KR100690910B1 (ko) * | 2005-06-13 | 2007-03-09 | 삼성전자주식회사 | 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법 |
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