KR100617045B1 - 반도체 소자의 베리어 금속막 형성방법 - Google Patents

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Abstract

본 발명은 콘택홀 내부의 벽면에 증착된 질화 티타늄막도 플라즈마처리를 받게 함으로써 소자의 신뢰성과 생산을 높이도록 한 반도체 소자의 베리어 금속막 형성방법에 관한 것으로서, 실리콘 기판상에 층간 절연막을 형성하는 단계와, 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 실리콘 기판의 전면에 티타늄막을 형성하는 단계와, 상기 티타늄막상에 질화 티타늄막을 형성하는 단계와, 상기 질화 티타늄막의 전면에 1차로 수소와 질소 플라즈마를 실시하는 단계와, 상기 질화 티타늄막의 측면에 2차로 수소와 질소 플라즈마를 실시하는 단계를 포함하여 형성함을 특징으로 한다.
베리어 금속, 질화 티타늄, 플라즈마, 아몰펄스

Description

반도체 소자의 베리어 금속막 형성방법{method for forming barrier metal film of semiconductor device}
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 베리어 금속막 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 베리어 금속막 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
100 : 실리콘 기판 101 : 층간 절연막
102 : 콘택홀 103 : 티타늄막
104 : 질화 티타늄막
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 소자의 신뢰성을 높이도록 한 반도체 소자의 베리어 금속(barrier metal)막 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 되면서 콘택(contact) 저항과 비아(via) 저항이 소자의 특성에 중요한 역할을 하게 되고 이러한 콘택, 비아홀 안에서 베리어 금속의 높은 스텝 커버리지(step coverage) 요구하게 된다.
그러므로 기존 스퍼터링(sputtering) 방식으로는 한계가 있으므로 스텝 커버리지가 우수한 화학기상증착법(CVD)을 이용해서 질화 티타늄(TiN)을 형성시키게 된다.
그러나 화학기상증착법에 의해 형성된 질화 티타늄은 불순물을 많이 포함하고 있으며 아몰퍼스 상태로 매우 불안정하므로 안정한 결정구조를 만들어 주기 위해 수소와 질소 플라즈마 처리 진행해 준다.
그러나 콘택홀 내부의 벽쪽에 형성된 질화 티타늄은 이러한 수소와 질소 플라즈마 처리를 받지 못하므로 아몰퍼스의 불안정한 상태로 계속 남아있게 되고 후속 공정을 거치면서 불량을 유발하게 된다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 베리어 금속 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 베리어 금속 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 게이트(gate), 소오스(source) 및 드레인(drain) 영역으로 이루어진 트랜지스터(도시되지 않음)가 형성된 실리콘 기판(10)상에 층간 절연막(11)을 형성하고, 포토 및 식각 공정을 통해 상기 게이트, 소오스 및 드레인 영역의 표면이 소정부분 노출되도록 상기 층간 절연막(11)을 선택적으로 제거하여 콘택홀(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 콘택홀(12)을 포함한 실리콘 기판(11)의 전면에 티타늄(Ti)막(13)을 형성한다.
여기서, 상기 티타늄막(13)은 바닥 스텝커버리지(bottom step coverage)가 우수한 이온화된 금속 플라즈마(ionized metal plasma) 티타늄을 사용해서 콘택홀(12)의 바닥에 안정적으로 형성시켜준다.
도 1c에 도시한 바와 같이, 상기 티타늄막(13)상에 질화 티타늄(TiN)막(14)을 형성한다.
여기서, 상기 질화 티타늄막(14)은 스퍼터링 방식으로 증착할 경우 홀 벽면쪽에 질화 티타늄막(14)이 거의 증착이 되지 않으므로 이후 텅스텐 증착시 플로린(fluorine) 영향을 받게 된다.
그러므로 상기 질화 티타늄막(14)은 스퍼터링 방식 대신 케미컬 소스(chemical source)를 사용하여 화학기상증착(CVD)방식을 사용해서 막의 스텝 커버리지를 향상시킨다.
이때 상기 케미컬 소스로는 TDMAT(Tetrakis Dimethylamino titanium)을 사용한다.
한편, 상기 질화 티타늄막(14)은 챔버안에 380℃이상으로 가열된 히터(heater)위에 웨이퍼를 올려놓고 챔버 가스 또는 히터 가스를 이용해서 아니며 두 가지를 모두 사용해서 가열을 해준다. 이때 상기 웨이퍼가 고온으로 가열되면 헬륨(He) 가스와 함께 TDMAT 소스를 챔버안에 주입해 준다.
상기 주입된 TDMAT는 고온으로 가열된 웨이퍼 위에서 열에너지에 의해 분해 를 하면서 실리콘 기판(10) 표면을 따라 형성되게 된다.
도 1d에 도시한 바와 같이, 상기 질화 티타늄막(14)의 상태는 아몰퍼스 상태이므로 폴리크리스탈리안을 만들어주기 위해 수소와 질소를 챔버안에 주입해서 RF 파워를 걸어주어 플라즈마를 형성시키고, 상기 플라즈마에 의해 형성된 수소이온과 질소이온이 상기 질화 티타늄막(14) 내부의 탄소, 산소와 같은 불순물들이 제거되고 상기 질화 티타늄막(14)이 조밀해지면서 원하는 질화 티타늄막(14)을 얻을 수가 있다.
여기서, 상기 플라즈마가 직진성을 가지게 되므로 위쪽 표면이 콘택홀(12) 바닥의 질화 티타늄막(14)은 플라즈마 처리가 되지만, 상기 콘택홀(12) 벽면 쪽의 질화 티타늄막(14)은 수소/질소 플라즈마처리가 안되기 때문에 아몰퍼스의 매우 불안정 형태이며, 탄소, 산소 등의 불순물도 포함하고 있게 된다.
이러므로 불안정한 질화 티타늄막(14)에 의해 소자 저항이 영향을 받을 수도 있고, 후속 공정을 거치면서 결함을 유발할 수도 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택홀 내부의 벽면에 증착된 질화 티타늄막도 플라즈마처리를 받게함으로써 소자의 신뢰성과 생산을 높이도록 한 반도체 소자의 베리어 금속막 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 베리어 금 속막 형성방법은 실리콘 기판상에 층간 절연막을 형성하는 단계와, 상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 실리콘 기판의 전면에 티타늄막을 형성하는 단계와, 상기 티타늄막상에 질화 티타늄막을 형성하는 단계와, 상기 질화 티타늄막의 전면에 1차로 수소와 질소 플라즈마를 실시하는 단계와, 상기 질화 티타늄막의 측면에 2차로 수소와 질소 플라즈마를 실시하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 베리어 금속막 형성방법을 보다 상세히 설명하면 다음과 같다.
본 발명은 질화 타타늄막을 전체적으로 콘택홀 표면부터 시작해서 콘택홀 바닥과 콘택홀 벽면까지 증착하고, 이 부분을 모두 수소와 질소 플라즈마 처리를 해주므로 안정적인 폴리크리스탈라인 질화 티타늄막을 얻을 수 있으므로 소자의 저항을 안정적으로 유지시켜주고 질화 티타늄막 내부에 존재하는 불순물에 의해 소자의 저항을 안정적으로 유지시켜준다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 베리어 금속막 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 게이트(gate), 소오스(source) 및 드레인(drain) 영역으로 이루어진 트랜지스터(도시되지 않음)가 형성된 실리콘 기판(100)상에 층간 절연막(101)을 형성하고, 포토 및 식각 공정을 통해 상기 게이트, 소오스 및 드레인 영역의 표면이 소정부분 노출되도록 상기 층간 절연막(101)을 선택적으로 제 거하여 콘택홀(102)을 형성한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(102)을 포함한 실리콘 기판(100)의 전면에 티타늄(Ti)막(103)을 형성한다.
여기서, 상기 티타늄막(103)은 바닥 스텝커버리지(bottom step coverage)가 우수한 이온화된 금속 플라즈마(ionized metal plasma) 티타늄을 사용해서 콘택홀(102)의 바닥에 안정적으로 형성시켜준다.
도 2c에 도시한 바와 같이, 상기 티타늄막(103)상에 질화 티타늄(TiN)막(104)을 형성한다.
여기서, 상기 질화 티타늄막(104)은 스퍼터링 방식으로 증착할 경우 콘택홀(102) 벽면쪽에 질화 티타늄막(104)이 거의 증착이 되지 않으므로 이후 텅스텐 증착시 플로린(fluorine) 영향을 받게 된다.
그러므로 상기 질화 티타늄막(104)은 스퍼터링 방식 대신 케미컬 소스(chemical source)를 사용하여 화학기상증착(CVD)방식을 사용해서 막의 스텝 커버리지를 향상시킨다.
이때 상기 케미컬 소스로는 TDMAT(Tetrakis Dimethylamino titanium)을 사용한다.
한편, 상기 질화 티타늄막(104)은 챔버안에 380℃이상으로 가열된 히터(heater)위에 웨이퍼를 올려놓고 챔버 가스 또는 히터 가스를 이용해서 아니며 두 가지를 모두 사용해서 가열을 해준다. 이때 상기 웨이퍼가 고온으로 가열되면 헬륨(He) 가스와 함께 TDMAT 소스를 챔버안에 주입해준다.
상기 주입된 TDMAT는 고온으로 가열된 웨이퍼 위에서 열에너지에 의해 분해를 하면서 실리콘 기판(100) 표면을 따라 형성되게 된다.
도 2d에 도시한 바와 같이, 상기 질화 티타늄막(104)의 상태는 아몰퍼스 상태이므로 폴리크리스탈리안을 만들어주기 위해 수소와 질소를 챔버안에 주입해서 RF 파워를 걸어주어 플라즈마를 형성시키고, 상기 플라즈마에 의해 형성된 수소이온과 질소이온이 상기 질화 티타늄막(104) 내부의 탄소, 산소와 같은 불순물들이 제거되고 상기 질화 티타늄막(104)이 조밀해지면서 원하는 질화 티타늄막(104)을 얻을 수가 있다.
여기서, 상기 플라즈마가 직진성을 가지게 되므로 위쪽 표면이 콘택홀(102) 바닥의 질화 티타늄막(104)은 플라즈마 처리가 되지만, 상기 콘택홀(102) 벽면 쪽의 질화 티타늄막(104)은 수소/질소 플라즈마처리가 안되기 때문에 아몰퍼스의 매우 불안정 형태이며, 탄소, 산소 등의 불순물도 포함하고 있게 된다.
도 2e에 도시한 바와 같이, 상기 실리콘 기판(100)을 15°~ 45°로 기울여 놓은 상태에서 2RPM 이상으로 회전을 시키면서, 2차 수소와 질소 플라즈마 처리를 진행한다.
이때, 상기 콘택홀(102) 내부의 벽면에 증착된 질화 티타늄막(104)도 플라즈마처리가 되면서 아몰퍼스에서 폴리크리스탈라인으로 변화하게 되고 막 특성도 다공성에서 조밀한 형태로 변하게 된다.
상기와 같이 형성된 질화 티타늄막(104)은 전체적으로 조밀한 폴리크리스탈라인 질화 티타늄막(104)을 형성시켜 주므로 이후 텅스텐 증착시 플로린 영향을 방 지할 수 있으며 기타 다른 소자 불량을 방지할 수가 있게 된다. 그러므로 소자의 생산성을 향상시키고 신뢰성을 높이게 된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 베리어 금속막 형성방법은 다음과 같은 효과가 있다.
즉, TDMAT 소스에 의해 형성된 질화 티타늄막을 2단계에 걸쳐 플라즈마처리를 해 줌으로써 콘택홀 벽면의 다공성의 아몰퍼스 형태를 조밀한 폴리크리스탈라인으로 만들어 텅스텐 증착시 플로린 영향을 방지할 수 있으며, 텅스텐 증착 후 화학적 기계적 평탄화(CMP) 공정에서 콘택홀 벽면의 질화 티타늄막이 노출되어도 수분 및 케미컬을 흡습하지 않으므로 다른 형태의 불량을 방지할 수가 있게 되며, 나아가 소자의 콘택 및 비아 저항도 안정화시킬 수가 있다.
따라서 반도체 소자의 생산성이 높아지며 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 실리콘 기판상에 층간 절연막을 형성하는 단계;
    상기 실리콘 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 실리콘 기판의 전면에 티타늄막을 형성하는 단계;
    상기 티타늄막상에 질화 티타늄막을 형성하는 단계;
    상기 질화 티타늄막의 전면에 1차로 수소와 질소 플라즈마를 실시하는 단계;
    상기 질화 티타늄막의 측면에 2차로 수소와 질소 플라즈마를 실시하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 베리어 금속막 형성방법.
  2. 제 1 항에 있어서, 상기 2차 수소와 질소 플라즈마 처리는 상기 실리콘 기판을 소정각도로 기울여서 실시하는 것을 특징으로 하는 반도체 소자의 베리어 금속막 형성방법.
  3. 제 2 항에 있어서, 상기 실리콘 기판은 15°~ 45°로 기울여서 2차로 수소와 질소 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 소자의 베리어 금속막 형성방법.
  4. 제 1 항에 있어서, 상기 2차 수소와 질소 플라즈마 처리는 상기 실리콘 기판 을 회전시키면서 실시하는 것을 특징으로 하는 반도체 소자의 베리어 금속막 형성방법.
  5. 제 1 항에 있어서, 상기 실리콘 기판의 회전은 약 2RPM 이상으로 회전시키는 것을 특징으로 하는 반도체 소자의 베리어 금속막 형성방법.
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