KR20090039505A - 반도체 소자의 제조 방법 - Google Patents

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KR20090039505A
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Abstract

신뢰성이 향상된 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은, 기판에 정의된 트랜지스터 영역 상에, 게이트 산화막과, 게이트 산화막 상에 게이트 전극을 형성하고, 게이트 산화막 및 게이트 전극 상에 식각 정지막을 형성하고, 중수소를 포함하는 비실란계 처리 가스를 이용하여 기판을 플라즈마 처리하고, 식각 정지막 상에 층간 절연막을 형성하고, 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함한다.
플라즈마, 중수소, 저온

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}
본 발명의 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 신뢰성이 향상된 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자를 제조하는 동안 다수의 증착 공정 및 열처리 공정을 수행한다. 기판 상에는 다수의 증착 공정 중에 실리콘 산화막 또는 실리콘 산질화막 등으로 이루어진 절연막이 형성된다. 또한, 게이트 전극의 접촉 저항 감소 등을 위한 목적으로 기판 상에 실리사이드막을 형성할 수도 있다.
상기 절연막 및 실리사이드막 형성 시에는 고온의 열처리 공정이 수반된다.
절연막 형성시 기판과 게이트 절연막의 표면에는 Si-H 결합이 다수 생성되고, 기판에 열 에너지가 공급되면 이러한 Si-H 결합이 파괴될 수 있다. 게이트 절연막 상부의 게이트 전극에 네가티브 전원이 인가되면, 기판 상의 정공들이 게이트 산화막으로 이동하는 HCI(Hot Carrier Injection) 현상이나, Si-H 결합의 H+ 이온이 게이트 전극 쪽으로 이동하는 NBTI(Negative Bias Temperature Instability) 현상이 발생하여 문턱 전압에 변동이 생기는 등 반도체 소자의 특성이 열화될 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판에 정의된 트랜지스터 영역 상에, 게이트 산화막과, 상기 게이트 산화막 상에 게이트 전극을 형성하고, 상기 게이트 산화막 및 상기 게이트 전극 상에 식각 정지막을 형성하고, 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 플라즈마 처리하고, 상기 식각 정지막 상에 층간 절연막을 형성하고, 상 기 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 산화막과 상기 게이트 산화막 상에 배치된 게이트 전극과, 상기 게이트 전극의 양측벽에 배치된 제1 스페이서와, 상기 제1 스페이서의 양측에 배치된 제2 스페이서와, 상기 제1 스페이서와 정렬되도록 상기 기판 내에 배치된 저농도 소오스/드레인 영역과, 상기 제2 스페이서와 정렬되도록 상기 기판 내에 배치된 고농도 소오스/드레인 영역을 형성하고, 상기 게이트 전극 및 상기 고농도 소스/드레인 영역 상에 실리사이드막을 형성하고, 상기 기판을 예비 플라즈마 처리하고, 상기 기판의 전면에 식각 정지막을 형성하고, 상기 기판을 플라즈마 처리하고, 상기 식각 정지막 상에 층간 절연막을 형성하고, 상기 기판을 후속 플라즈마 처리하고, 상기 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함하되, 상기 예비 플라즈마 처리, 상기 플라즈마 처리, 및 상기 후속 플라즈마 처리는 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 처리하는 것이다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은, 기판에 정의된 트랜지스터 영역 상에, 게이트 산화막과, 상기 게이트 산화막 상에 게이트 전극을 형성하고, 상기 트랜지스터 영역 상에 실리사이드막을 형성하고, 상기 기판을 예비 플라즈마 처리하고, 상기 실리사이드막 상에 층간 절연막을 형성하고, 상기 기판을 후속 플라즈마 처리하고, 상기 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함하되, 상기 예비 플라즈마 처리 및 상기 후속 플라즈마 처리는 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 처리하는 것이다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 나타낸 흐름도이다. 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정의 일부를 나타낸 단면도이다.
도 1 및 도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위해 먼저, 기판(100) 상에 트랜지스터 영역(110, 120, 210, 220)을 정의한다(S110).
이를 위해 먼저 기판(100) 내에 소자 분리 영역(105)을 형성하고, 기판(100) 상에 게이트 절연막(210)을 형성한다. 게이트 절연막(210) 상부에는 게이트 전극(220)을 형성한다.
여기서, 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 본 실시예에서는 기판(100)으로서 실리콘 기판을 사용한 경우를 예로 들어 설명한다. 실리콘으로 이루어진 기판(100) 표면에는 Si 결합 및 댕글링 본드(dangling bond)가 존재한다.
게이트 절연막(110)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON) 등의 물질로 이루어진다. 게이트 절연막(210)은 CVD(Chemical Vapor Deposition), PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)를 이용하여 증착한다. 이 경우 게이트 절연막(210)의 증착에는 예를 들어 SiH4와 같은 실란계 가스, H2 가스, NH3 가스 등과 같은 반응 가스가 이용된다. 이에 따라 반응 챔버 내에는 중성 수소, H+, SiH+, NH+ 등과 같은 플라즈마 상태의 원자, 이온 등이 존재하고, 이들이 기판(100)의 표면에 있는 댕글링 본드와 결합하여 Si-H 결합을 형성한다. 그러나 이와 같이 형성된 Si-H 결합은 불안정하여, 게이트 전극(220)에 네가티브 바이어스가 인가되면 기판(100) 표면의 정공이 게이트 절연막(210) 측으로 이동하여 Si-H 결합의 H를 H+로 변환시키고, 댕글링 본드가 형성되어 문턱 전압이 변화하는 NBTI 현상이 유발되는 등 소자의 열화를 유발할 수 있다. 또한 소스 영역으로부터 드레인 영역으로 이동하는 캐리어(carrier)가 채널 영역을 통과하여 게이트 절연막(210)으로 침투되는 HCI와 같은 현상도 유발될 수 있다.
게이트 절연막(210)을 형성할 때 발생할 수 있는 상기 문제점들은 후속 공정에서 다른 절연막들을 형성하기 위한 증착 공정이나 열처리 공정에서도 발생할 수 있다.
게이트 전극(220)은 폴리 실리콘 또는 텅스텐(W) 외에도 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 니켈(Ni), 백금(Pt) 및 루테늄(Ru) 등의 금속을 증착하고 패터닝하여 형성할 수 있 다.
필요에 따라 게이트 전극(220)의 측벽에는 제1 스페이서(240) 및 제2 스페이서(330)가 형성될 수도 있다. 제2 스페이서(330)의 형성 영역 제어를 위해 제2 스페이서(330)의 구성 물질과 상이한 선택비를 가지는 스페이서용 식각 정지막(310)이 이용될 수 있다.
소스/드레인 영역(110, 120, 130)은 기판(100)에 Ge, Xe, Si 등의 불순물을 주입하여 소스/드레인 비정질화 영역(110) 및 게이트 비정질화 영역(미도시)을 먼저 형성할 수 있다. 이후 n형 또는 p형 불순물을 기판(100)에 주입하여 저농도 및 고농도 소스/드레인 영역(120, 130)을 형성할 수 있다. 소스/드레인 영역(110, 120, 130)에는 급속 열처리(RTP: Rapid Thermal Process) 공정을 수행하여 이온 주입에 의해 발생된 손상을 제거하고 주입된 불순물들을 전기적으로 활성화시킨다.
이어서, 기판(100)에 실리사이드막(410, 420)을 형성하는 실리사이데이션 (Silicidation) 공정을 수행한다(S120).
실리사이데이션을 수행하기 위해 먼저 기판(100)에 전기 저항이 낮고 열적 안정성이 우수한 내화 금속(refractory metal), 예를 들어 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 팔라디움(Pd) 중에서 선택된 어느 하나 이상을 증착한다. 후속 열처리 공정에서의 실리콘 손실 및 실리사이드막(410, 420)의 비저항을 고려하여 니켈 금속을 이용할 수 있으나 이에 한정되는 것은 아니다.
이어서, 예를 들어, 급속 열처리(RTP: Rapid Thermal Process) 장치, 퍼니스(furnace) 등을 이용하여 약 300 내지 750℃의 온도로 열처리 공정을 수행한다. 열처리 공정을 수행하면, 실리사이드용 금속막과 실리콘이 접하는 부위에서 금속과 실리콘이 반응하여 실리사이드막이 형성된다. 즉, 소스/드레인 영역(110, 120, 130)에 금속을 포함하는 실리사이드막(410, 420)이 형성될 수 있으며, 게이트 전극(220) 상부에도 실리사이드막(410, 420)이 형성될 수 있다. 이 경우 게이트 전극(220) 상부의 게이트 비정질화 영역(미도시) 및 게이트 도핑 영역(미도시)은 실리사이드막(410, 420)으로 변화될 수 있다. 다만, 실리사이드막(410, 420)으로서 NiSi가 이용된 경우 열처리 온도가 500℃를 초과하면 비저항이 높은 NiSi2로 상전이하여 소자 특성을 떨어뜨릴 수 있으므로 열처리 온도에 유의한다.
이와 같이 실리사이드막(410, 420)을 형성하기 위해서는 고온의 열처리 공정이 수반되므로, 기판(100)과 게이트 절연막(210) 사이에 있는 Si-H 결합이 손상되어 기판(100)과 게이트 절연막(210)의 계면에 소자 결함이 발생할 수 있다. 이를 방지하기 위해 실리사이드막(410, 420)을 형성한 후 예비 플라즈마 처리를 수행한다(S130).
도 2b를 참조하면, 예비 플라즈마 처리(2100)는 비실란계 처리 가스를 이용하여 수행한다. 비실란계 처리 가스로서 중수소(D2)가 적합하게 예시된다. 비실란계 처리 가스는 단독으로 사용할 수도 있지만 캐리어 가스로서 질소(N2), 아르곤(Ar) 또는 헬륨(He) 중 어느 하나 이상과 함께 사용할 수 있다.
예비 플라즈마 처리(2100)는 300 내지 700℃의 온도에서 수행할 수 있다. 다만, 실리사이드막(410, 420)이 NiSi인 경우 비저항 증가를 방지하기 위해 예비 플라즈마 처리(2100)는 300 내지 500℃의 저온으로 수행하는 것이 바람직하다. 예비 플라즈마 처리(2100)는 50 ~ 1000W의 전력, 300 ~ 700℃의 온도, 1mTorr ~ 50Torr의 압력으로 10초 ~ 5분 동안 수행하는 것이 바람직하다.
상술한 바와 같이 예비 플라즈마 처리(2100)를 수행하면 비실란계 처리 가스는 제2 스페이서(330) 등을 투과하여 기판(100)과 게이트 절연막(210)의 경계로 침투한다. 이에 따라 이전 공정에서 게이트 절연막(210)을 형성할 때 기판(100)과 게이트 절연막(210)의 계면에 유발된 수소 원자가 중수소 원자로 치환된다. 즉, 기판(100)과 게이트 절연막(210)의 계면에 형성된 Si-H 결합, 댕글링 본드 등이 제거되고 Si-D 결합을 형성한다. 결과적으로 HCI 현상 및 NBTI 현상을 유발하는 Si-H 결합을 감소시킴으로써 반도체 소자의 열화를 감소시킬 수 있다.
이와 같이 예비 플라즈마 처리(2100)를 게이트 절연막(210) 형성과 동시에 수행하지 않고, 게이트 절연막(210)을 형성한 이후, 다음 공정에 들어가기 전에 수행함으로써, 게이트 절연막(210)을 형성하는 데 필요한 공정 변수를 정확하게 제어할 수 있어 게이트 절연막(210)의 요구 특성을 유지하는 한편, 게이트 절연막(210)과 기판(100)의 계면도 안정시킬 수 있다.
이어서, 도 2c를 참조하면, 후속 공정에서 메탈 라인(미도시) 형성 시 식각 깊이를 조절하는 역할을 하는 식각 정지막(500)을 형성한다(S140). 식각 정지 막(500)은 예를 들어 실리콘 산질화막(SiON) 등의 물질로 이루어질 수 있으며, 게이트 절연막(210)과 마찬가지로, CVD, PE-CVD 공정 등을 이용하여 형성한다. 식각 정지막(500)을 형성하는 공정은 매우 고온의 증착 공정이므로, 게이트 절연막(210)을 형성할 때보다 소자 열화를 유발할 우려가 크다. 또한, 예비 플라즈마 처리(도 2b의 2100 참조)에 의해 형성된 Si-D 결합의 일부는 본 공정에서 파괴될 수 있으며, 새로운 Si-H 결합을 형성할 수 있다. 이들 Si-H 결합은 소자 열화의 원인이 될 수 있음은 물론이다.
이어서, 도 2d를 참조하면, 플라즈마 처리(2200)를 수행한다(S150). 플라즈마 처리(2200)는 예비 플라즈마 처리와 마찬가지로 예를 들어 중수소와 같은 비실란계 처리 가스를 이용하여 수행한다. 비실란계 처리 가스의 캐리어 가스로서 질소(N2), 아르곤(Ar) 또는 헬륨(He) 중 어느 하나 이상을 사용할 수 있는 점도 예비 플라즈마 처리와 동일하다. 또 플라즈마 처리(2200) 시 온도 등의 조건도 예비 플라즈마 처리(2100)와 동일하다.
이와 같은 플라즈마 처리(2200)를 수행하면, 중수소는 식각 정지막(500) 및 제2 스페이서(330) 등을 투과하여 기판(100)과 게이트 절연막(210)의 계면으로 침투한다. 이에 따라 식각 정지막(500)의 증착 공정에서 유발된 Si-H, 댕글링 본드 등이 D+로 치환되어 Si-D 결합을 형성하고, 결과적으로 반도체 소자의 열화를 감소시킬 수 있다.
플라즈마 처리(2200)를 식각 정지막(500)과 동시에 수행하지 않고 식각 정지 막(500) 이후에 수행함으로써 식각 정지막(500) 형성에 요구되는 공정 변수를 정확하게 제어하여 식각 정지막(500)의 두께, 성분 등을 정확하게 제어할 수 있다. 또한, 식각 정지막(500)을 형성하는 공정과 같이 고온 공정을 수행할 경우 기판(100)과 게이트 절연막(210)의 계면에는 많은 Si-H 결합이 생성될 수 있으며 이를 사후적으로 제거할 수 있어 소자 특성을 매우 안정화할 수 있다.
이후, 식각 정지막(500) 상에 층간 절연막(미도시)을 형성한다(S160). 층간 절연막은 식각 정지막(500)과 식각 선택비가 다른 물질로 형성한다.
이후, 본 실시예의 반도체 소자에 전기적 신호를 인가하기 위한 최하부 메탈 라인(미도시) 등을 형성한다(S170).
도 3a 내지 도 3c를 참조하여, 본 실시예의 예비 플라즈마 처리(2100) 및 플라즈마 처리(2200)에 따른 기판(100)과 게이트 절연막(210)의 계면의 특성 변화에 대하여 설명한다.
도 3a를 참조하면, 기판(100)과 게이트 절연막(210)의 계면에는 고온의 CVD 공정 등에서 생성된 중성 수소, H+, SiH+, NH+ 등과 같은 플라즈마 상태의 원자, 이온 등에 의하여 댕글링 본드 및 Si-H 결합이 형성된다. 즉, 기판에 있던 Si- 결합이 H+와 반응하여 Si-H 결합을 형성한다. 이들이 그대로 방치될 경우 소자를 열화시킬 수 있다.
도 3b를 참조하면, Si-H 결합이 생성된 기판(100)에 중수소와 같은 비실란계 처리 가스를 이용하여 예비 플라즈마 처리(2100) 및 플라즈마 처리(2200)를 수행하여 Si-D 결합을 형성한다. 이를 반응식으로 나타내면 2Si-H + 2D+ → Si-D + HD와 같이 나타낼 수 있다.
도 3c를 참조하면, 게이트 전극(미도시)에 네가티브 바이어스를 인가하여 기판(100)으로부터 게이트 절연막(210)측으로 정공이 유입되더라도 해리되는 수소가 감소하여 문턱 전압이 변경되지 않는다.
본 실시예의 반도체 소자 제조 방법에 따르면, 고온 증착 방법에 의해 절연막을 형성함으로써 유발된 Si-H 결합 등을 각 고온 공정이 종료된 이후에 Si-D 결합으로 변환시킴으로써 절연막 등의 형성 조건을 정확하게 제어하면서도 기판과 게이트 절연막의 계면에서 소자가 열화되는 것을 방지할 수 있다.
이하, 도 4 및 도 5a 내지 도 5d를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다. 설명의 편의를 위해 이후의 실시예들에서는 본 발명의 일 실시예와 동일한 공정에 대해서는 설명을 생략하거나 간략화한다.
도 4를 참조하면, 본 실시예에서도 본 발명의 일 실시예와 마찬가지로 기판(100) 상에 트랜지스터 영역(110, 120, 210, 220)을 정의하고(S210), 실란계 기체 등을 이용하여 식각 정지막(500)을 증착한다(S220).
이후, 본 발명의 일 실시예와 동일한 조건으로 플라즈마 처리를 수행하고(S230)한다.
이어서, 도 4 및 도 5a를 참조하면, 식각 정지막(500) 상에 층간 절연막(600)을 형성한다(S240). 층간 절연막(600)은 SiO2, SiOF, BPSG(Boro Phospho Silicate Glass) 등의 물질로 이루어지며, 이 또한 CVD 공정을 이용하여 형성할 수 있다. 층간 절연막(600)은 식각 정지막(500)과 식각 선택비가 다른 물질로 형성한다. 층간 절연막(600)을 형성하는 공정도 CVD 공정이며, 이 공정에서도 고온의 실란계 처리 가스를 이용하므로 기판(100)과 게이트 절연막(210)의 계면에 댕글링 본드나 Si-H 결합이 유발될 수 있다.
이어서, 도 4 및 도 5b를 참조하면, 소스/드레인 영역(110, 120, 130)과 연결되도록 콘택홀(610)을 형성한다(S250). 콘택홀(610)을 형성하기 위해 층간 절연막(600) 상에 소스/드레인 영역(110, 120, 130)에 상응하는 폭으로 포토레지스트 패턴(미도시)을 형성한다. 이후, 포토레지스트 패턴을 식각마스크로 이용하여 층간 절연막(600)을 식각한다. 이 경우 층간 절연막(600)과 식각비가 다른 식각 정지막(500)은 거의 식각되지 않는다. 이어서, 식각 정지막(500)을 식각하여 층간 절연막(600) 및 식각 정지막(500)을 관통하여 소스/드레인 영역(110, 120, 130)과 연결되는 콘택홀(610)을 형성한다.
이어서, 도 4 및 도 5c를 참조하면, 콘택홀(610) 형성 공정이 종료된 후 기판(100) 상에 중수소를 포함하는 비실란계 처리가스를 이용하여 후속 플라즈마 처리(2300)를 수행한다(S260). 후속 플라즈마 처리(2300)는 플라즈마 처리(미도시)와 동일한 가스를 이용하여 동일한 조건으로 인-시츄(in-situ)로 수행할 수 있다. 즉, 동일한 챔버에서 비실란계 처리가스를 이용하여 플라즈마 처리를 수행한 후, 가스를 교체하여 실란계 처리가스를 이용하여 층간 절연막(600)을 형성한다. 이어서, 층간 절연막(600)을 건식 식각하여 콘택홀(610)을 형성하고, 다시 비실란계 처리가스를 이용하여 후속 플라즈마 처리(2300)를 수행한 다음 기판(100)을 상기 챔버로부터 반출할 수 있다. 이에 따라 플라즈마 처리 및 후속 플라즈마 처리(2300)에 따른 공정 시간 증가가 억제된다.
후속 플라즈마 처리(2300)에서 중수소는 층간 절연막(600)과 콘택홀(610) 등을 투과하여 기판(100)과 게이트 절연막(210)의 계면으로 침투한다. 이에 따라 후속 플라즈마 처리(2300)에 의해 층간 절연막(600) 및 콘택홀(610) 형성시 기판(100)과 게이트 절연막(210)의 계면에 유발된 수소 원자가 중수소 원자로 치환되고, Si-H 결합, 댕글링 본드 등이 제거되며 Si-D 결합을 형성한다.
후속 플라즈마 처리(2300)는 메탈 라인(도 5d의 700 참조)을 형성하기 이전에 수행하므로 중수소가 메탈에 의해 방해받지 않고 기판(100)과 게이트 절연막(210)의 계면으로 용이하게 침투한다. 또한, 고온의 증착 공정을 수행한 이후에 후속 플라즈마 처리를 수행하므로 추가적인 열처리 공정에 의해 더 이상 Si-H가 형성되지 않는 단계에 Si-H를 Si-D로 변환할 수 있으므로 소자 신뢰성을 향상시킬 수 있다.
이어서, 도 4 및 도 5d를 참조하면, 최하부 메탈 라인(700) 및 소스/드레인 영역(110, 120, 130)과 최하부 메탈 라인(700)을 연결하는 플러그(710)을 형성한 다(S270).
콘택홀(610) 내부에 도전성 물질을 채워 넣고 예를 들어 화학 기계적 연마(CMP) 방식을 이용하여 플러그(710)을 형성한다. 콘택홀(610) 내부에 채워 지는 도전성 물질로서 예를 들어 W을 들 수 있다.
이어서, 도전성 물질을 증착하고 패터닝하여 최하부 메탈 라인(700)을 형성한다. 최하부 메탈 라인(700)은 예를 들어, Al로 이루어질 수 있다.
이하, 도 6을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정에 대하여 설명한다.
본 발명의 일 실시예와 마찬가지로 기판(100) 상에 트랜지스터 영역을 정의하고(S310), 기판(100) 상에 실리사이드막을 형성한다(S320). 이후, 예비 플라즈마 처리를 수행한다(S330). 예비 플라즈마 처리의 공정 조건이나 그 효과는 본 발명의 일 실시예와 동일하다.
이어서, 본 발명의 다른 실시예와 마찬가지로 층간 절연막(S340)을 형성하고, 콘택홀을 형성한다(S350). 이어서, 후속 플라즈마 처리를 수행한다(S360). 후속 플라즈마 처리의 공정 조건이나 그 효과는 본 발명의 다른 실시예와 동일하다. 마지막으로 최하부 메탈 라인(700)과 플러그(710)를 형성한다(S370).
본 실시예의 반도체 소자 제조 방법은 열처리 공정 이후에 선택적으로 예비 플라즈마 처리 및 후속 플라즈마 처리를 수행함으로써 소자 신뢰성을 향상시키는 한편, 공정 효율을 유지할 수 있다.
이하, 도 7 내지 도 22를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 7 및 도 8을 참조하면, 기판(100) 상에 트랜지스터 영역(110a, 210, 220, 230a)을 형성한다(S410).
이를 위해, 먼저 소자 분리 영역(105), 및 게이트 절연막(210)이 형성된 기판(100)을 제공하고, 게이트 전극(220)을 형성한다. 기판(100)은 NMOS 영역 및 PMOS 영역으로 구분되어 p웰 또는 n웰이 형성될 수 있다.
이어서, 게이트 전극(220)의 양측벽에 제1 스페이서(240)를 형성한다. 이러한 제1 스페이서(240)는 반도체 기판(100)에 산화 공정을 진행하여 형성할 수 있다. 이러한 산화 공정은 재산화 공정(reoxidation process)일 수 있는데, 재산화 공정을 진행하면, 게이트 전극(220)의 측면 및 반도체 기판(100) 상에 제1 스페이서(240)가 형성되며, 이를 통해 핫 캐리어를 없애고 반도체 소자의 신뢰성을 향상시킬 수 있다. 또한 제1 스페이서(240)는 게이트 전극(220) 양측에 생성될 소스/드레인 영역(도 9의 120a 참조)의 이격 간격을 조절하여 채널 길이를 조절할 수 있다. 제1 스페이서(240)는 예를 들어 "I"자 형상을 가질 수 있으며, 소스/드레인 영역의 적당한 이격 거리를 구현하기 위해 그 두께를 조절할 수 있다.
이어서, 기판(100)의 PMOS 영역을 포토레지스트 패턴(1210b)으로 차단하고, NMOS 영역에 불순물을 주입하여 소스/드레인 비정질화 영역(110a) 및 게이트 비정 질화 영역(230a)을 형성한다. 이 경우 불순물로서 Ge, Xe, Si 등일 사용될 수 있다. 게이트 비정질화 영역(230a)은 게이트 전극(220) 상부에 형성되고, 소스/드레인 비정질화 영역(110a)은 게이트 전극(220)의 양측 기판(100)내에 형성된다.
도 9를 참조하면, PMOS 영역이 포토레지스트 패턴(1210b)으로 차단된 상태에서, NMOS 영역에 n형 불순물, 예를 들어 P, As, Sb 등의 이온을 주입하여 소스/드레인 비정질화 영역(110a)에 오버랩되는 저농도 소스/드레인 영역(120a) 및 게이트 비정질화 영역(230a) 상부에 형성된 게이트 도핑 영역(235a)을 형성한다. 게이트 도핑 영역(235a)은 저항을 감소시키고, 게이트 전극(220)에 바이어스가 가해질 때 공핍 영역을 감소시키는 역할을 한다.
도 10을 참조하면, PMOS 영역의 포토레지스트 패턴(1210b)을 제거하고, 포토레지스트 패턴(1210a)으로 NMOS 영역을 차단하고, PMOS 영역에 소스/드레인 비정질화 영역(110b) 및 게이트 비정질화 영역(230b)을 형성한다. 이어서, p형 불순물, 예를 들어 B, BF3 등의 이온을 주입하여 소스/드레인 비정질화 영역(110b)에 오버랩되는 저농도 소스/드레인 영역(120b) 및 게이트 비정질화 영역(230b) 상부에 형성된 게이트 도핑 영역(235b)을 형성한다.
이어서, 도 11을 참조하면, NMOS 영역의 포토레지스트 패턴(1210a)을 제거하고, 기판(100)에 CVD 등의 방식으로 기판(100) 상에 스페이서용 식각 정지막(310) 및 스페이서용 절연막(320)을 형성한다. 스페이서용 식각 정지막(310)은 예를 들어 산화물로 형성되고, 스페이서용 절연막(320)은 예를 들어 질화물로 형성될 수 있 다.
이어서, 도 12를 참조하면, 스페이서용 절연막(320)을 식각하여 제2 스페이서(330)를 형성한다.
이어서, 도 13을 참조하면, PMOS 영역을 포토레지스트 패턴(1230b)으로 차단하고, NMOS 영역에 고농도의 n형 불순물, 예를 들어 P, As, Sb 등의 이온을 주입한다. 이와 같이 하면, NMOS 영역에 저농도 소스/드레인 영역(120a)과 일부 오버랩되는 고농도 소스/드레인 영역(130a)이 형성된다. 저농도 소스/드레인 영역(120a)에 비해 고농도인 고농도 소스/드레인 영역(130a)을 형성함으로써 소스/드레인 영역(110a, 120a, 130a)의 전계를 완화시켜 문턱 전압 특성을 향상시킬 수 있다.
도 14를 참조하면, PMOS 영역의 포토레지스트 패턴(1230b)을 제거하고, NMOS 영역을 포토레지스트 패턴(1230a)으로 차단한다. 이어서, PMOS 영역에 고농도의 p형 불순물을 주입한다. 이와 같이 하면, PMOS 영역에 저농도 소스/드레인 영역(120b)과 일부 오버랩되고 저농도 소스/드레인 영역(120b)보다 고농도인 고농도 소스/드레인 영역(130b)이 형성된다.
도 15를 참조하면, NMOS 영역의 포토레지스트 패턴(1230a)을 제거하고, 소스/드레인 영역(110a, 120a, 130a)을 급속 열처리(RTP)하여 주입된 불순물들을 전기적으로 활성화시킨다. 이어서, 스페이서용 식각 정지막(310)을 제거한다.
이어서, 도 7 및 도 15를 참조하면 본 발명의 일 실시예와 동일한 방식으로 실리사이드막(410, 420)을 형성한다(S420). 실리사이드막(410, 420)은 게이트 전 극(220) 상부 및 및 고농도 소스/드레인 영역(130a, 130b) 상에 형성될 수 있다. 실리사이드막(410, 420)을 형성하는 공정은 고온의 열처리 공정을 수반할 수 있으며, 이에 따라 기판(100)과 게이트 절연막(210)의 계면에 댕글링 본드나 Si-H 결합이 형성될 수 있다. 이에 따라 반도체 소자에 NBTI 현상이나 HCI 현상이 발생하여 소자 열화를 가져올 수 있다.
도 7 및 도 16을 참조하면, 실리사이드막(410, 420) 형성 공정이 종료된 이후에 본 발명의 일 실시예와 마찬가지로 기판(100)에 예비 플라즈마 처리(2100)를 수행하여, 기판(100)과 게이트 절연막(210)의 계면에 존재하는 수소 원자를 중수소 원자로 치환하여 소자 열화를 방지한다(S430). 예비 플라즈마 처리(2100)는 중수소를 포함하는 비실란계 처리가스를 이용하여 수행하며, 비실란계 처리 가스의 캐리어 가스로서 질소(N2), 아르곤(Ar) 또는 헬륨(He) 중 어느 하나 이상을 사용할 수 있는 점은 본 발명의 일 실시예와 동일하다. 예비 플라즈마 처리(2100) 시의 온도도 본 발명의 일 실시예와 동일하며, 특히 실리사이드막(410, 420)이 NiSi인 경우 비저항 증가를 방지하기 위해 예비 플라즈마 처리(2100)는 300 내지 500℃의 저온으로 수행한다. 기타의 예비 플라즈마 처리(2100) 조건 및 효과는 본 발명의 일 실시예와 동일하다.
도 7 및 도 17을 참조하면, 본 발명의 일 실시예와 마찬가지로 질화물로 이루어진 식각 정지막(500)을 형성한다(S440). 식각 정지막(500)을 증착하는 공정은 질소계 및 실란계 기체를 이용하여 수행하며, 고온에서 수행되므로, 실리사이드 막(410, 420) 형성시와 마찬가지로 기판(100)과 게이트 절연막(210)의 계면에 다시 소자 열화 원인이 발생할 수 있다.
도 7 및 도 18을 참조하면, 본 발명의 일 실시예와 실질적으로 동일한 공정으로 기판(100)에 플라즈마 처리(2200)를 수행한다(S450). 이에 따라, 기판(100)과 게이트 절연막(210)의 계면으로 중수소가 침투하여 수소 원자가 중수소 원자로 치환되고, 소자 특성이 향상된다. 플라즈마 처리(2200)는 식각 정지막(500)의 형성 공정과 인-시츄로 수행하여 공정 시간을 단축시킬 수 있다.
도 7 및 도 19를 참조하면, 본 발명의 다른 실시예와 마찬가지로, 층간 절연막(600)을 형성한다(S460).
도 7 및 도 20을 참조하면, 본 발명의 다른 실시예와 마찬가지로, 콘택홀(610)을 형성한다(S470). 층간 절연막(600) 및 콘택홀(610)을 형성하는 공정도 고온 공정으로서, 기판(100)과 게이트 절연막(210)의 계면에는 다시 Si-H 결합이나 댕글링 본드가 형성될 수 있다.
도 7 및 도 21을 참조하면, 본 발명의 다른 실시예에 따른 조건으로 후속 플라즈마 처리(2300)를 수행하여 기판(100)과 게이트 절연막(210)의 계면에 중수소를 침투시켜, 이 계면에 위치하는 수소 원자를 중수소로 치환시킴으로써 소자 특성을 향상시킨다(S480).
메탈 층간 절연막(600) 형성 공정으로부터 후속 플라즈마 처리(2300) 공정은 동일한 챔버에서 인-시츄로 수행할 수도 있다. 이에 따라 공정 시간이 단축될 수 있다.
도 7 및 도 22를 참조하면, 본 발명의 다른 실시예와 마찬가지로, 메탈 라인(700) 및 플러그(710)를 형성한다(S490). 이후, 제2 층간 절연막(미도시) 및 상부 메탈(미도시)들을 더 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 나타낸 흐름도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정의 일부를 나타낸 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 소자의 공정의 신뢰성 향상 효과를 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 흐름도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정의 일부를 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 흐름도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 흐름도이다.
도 8 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 단계별로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 105: 소자 분리 영역
110a, 110b: 소스/드레인 비정질화 영역
120a, 120b: 저농도 소스/드레인 영역
130a, 130b: 고농도 소스/드레인 영역
210: 게이트 절연막 220: 게이트 전극
230a, 230b: 게이트 비정질화 영역
235a, 235b: 게이트 도핑 영역
310: 스페이서용 식각 정지막 320: 스페이서용 절연막
330: 스페이서 410, 420: 실리사이드막
500: 식각 정지막 600: 층간 절연막
610: 콘택홀 700: 메탈 라인
710: 플러그
1210a, 1210b, 1230a, 1230b: 포토레지스트 패턴
2100: 예비 플라즈마 처리 2200: 플라즈마 처리
2300: 후속 플라즈마 처리

Claims (20)

  1. 기판에 정의된 트랜지스터 영역 상에, 게이트 산화막과, 상기 게이트 산화막 상에 게이트 전극을 형성하고,
    상기 게이트 산화막 및 상기 게이트 전극 상에 식각 정지막을 형성하고,
    중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 플라즈마 처리하고,
    상기 식각 정지막 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 비실란계 처리 가스는 질소, 아르곤 및 헬륨으로 이루어진 군으로부터 선택된 어느 하나 이상의 캐리어 가스를 더 포함하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 플라즈마 처리는 50 ~ 1000W의 전력, 300 ~ 700℃의 온도, 1mTorr ~ 50Torr의 압력에서 10초 ~ 5분 동안 수행하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 게이트 전극을 형성한 이후에, 상기 기판에 불순물을 주입하여 상기 게이트 전극 상부를 포함하여 상기 트랜지스터 영역을 비정질화하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 식각 정지막 형성과 상기 플라즈마 처리는 인-시츄(in-situ)로 수행하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 층간 절연막을 형성한 이후에 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 후속 플라즈마 처리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 식각 정지막을 형성하기 이전에 상기 트랜지스터 영역 상에 실리사이드막을 형성하고,
    상기 층간 절연막을 형성한 이후에 상기 식각 정지막 및 상기 층간 절연막을 관통하는 콘택홀을 형성하는 것을 더 포함하고,
    상기 후속 플라즈마 처리는 상기 콘택홀을 형성한 이후에 수행하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 식각 정지막을 형성하기 이전에 상기 트랜지스터 영역 상에 실리사이드막을 형성하고,
    상기 실리사이드막을 형성한 후 상기 식각 정지막을 형성하기 이전에 상기 기판에 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 예비 플라즈마 처리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 플라즈마 처리 및 상기 예비 플라즈마 처리는 300 ~ 700℃의 온도에서 수행하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 실리사이드막은 티타늄, 몰리브덴, 텅스텐, 코발트 및 니켈로 이루어진 군으로부터 선택된 어느 하나 이상의 금속을 포함하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 실리사이드막은 NiSi이고, 상기 플라즈마 처리 및 상기 예비 플라즈마 처리는 300 ~ 500℃의 온도로 수행하는 반도체 소자의 제조 방법.
  12. 제8 항에 있어서,
    상기 층간 절연막을 형성한 이후에 상기 기판을 후속 플라즈마 처리하는 것을 더 포함하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 층간 절연막을 형성한 이후에 상기 식각 정지막 및 상기 층간 절연막을 관통하는 콘택홀을 형성하는 것을 더 포함하고,
    상기 후속 플라즈마 처리는 상기 콘택홀을 형성한 이후에 수행하는 반도체 소자의 제조 방법.
  14. 기판 상에 게이트 산화막과 상기 게이트 산화막 상에 배치된 게이트 전극과, 상기 게이트 전극의 양측벽에 배치된 제1 스페이서와, 상기 제1 스페이서의 양측에 배치된 제2 스페이서와, 상기 제1 스페이서와 정렬되도록 상기 기판 내에 배치된 저농도 소오스/드레인 영역과, 상기 제2 스페이서와 정렬되도록 상기 기판 내에 배치된 고농도 소오스/드레인 영역을 형성하고,
    상기 게이트 전극 및 상기 고농도 소스/드레인 영역 상에 실리사이드막을 형성하고,
    상기 기판을 예비 플라즈마 처리하고,
    상기 기판의 전면에 식각 정지막을 형성하고,
    상기 기판을 플라즈마 처리하고,
    상기 식각 정지막 상에 층간 절연막을 형성하고,
    상기 기판을 후속 플라즈마 처리하고,
    상기 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함하되,
    상기 예비 플라즈마 처리, 상기 플라즈마 처리, 및 상기 후속 플라즈마 처리는 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 처리하는 것인 반도체 소자의 제조 방법.
  15. 제14 항에 있어서,
    상기 기판은 NMOS 영역 및 PMOS 영역을 포함하고,
    상기 NMOS 영역의 상기 저농도 소스/드레인 영역은 상기 PMOS 영역을 포토레지스트 패턴으로 차단하고 상기 기판에 n형 이온을 주입하여 형성되고, 상기 PMOS 영역의 상기 저농도 소스/드레인 영역은 상기 NMOS 영역을 포토레지스트 패턴으로 차단하고 상기 기판에 p형 이온을 주입하여 형성되는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 저농도 소스/드레인 영역을 형성하기 전에 상기 기판에 불순물을 주입하여 상기 게이트 전극 상부 및 상기 저농도 소스/드레인 영역을 비정질화하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제14 항에 있어서,
    상기 비실란계 처리 가스는 질소, 아르곤 및 헬륨으로 이루어진 군으로부터 선택된 어느 하나 이상의 캐리어 가스를 더 포함하는 반도체 소자의 제조 방법.
  18. 제14 항에 있어서,
    상기 식각 정지막 형성과 상기 플라즈마 처리는 인-시츄로 수행하는 반도체 소자의 제조 방법.
  19. 기판에 정의된 트랜지스터 영역 상에, 게이트 산화막과, 상기 게이트 산화막 상에 게이트 전극을 형성하고,
    상기 트랜지스터 영역 상에 실리사이드막을 형성하고,
    상기 기판을 예비 플라즈마 처리하고,
    상기 실리사이드막 상에 층간 절연막을 형성하고,
    상기 기판을 후속 플라즈마 처리하고,
    상기 층간 절연막 상에 최하부 레벨의 메탈 라인을 형성하는 것을 포함하되,
    상기 예비 플라즈마 처리 및 상기 후속 플라즈마 처리는 중수소를 포함하는 비실란계 처리 가스를 이용하여 상기 기판을 처리하는 것인 반도체 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 층간 절연막을 형성하기 이전에 식각 정지막을 형성하는 것 및 상기 층 간 절연막을 형성한 이후에 상기 식각 정지막 및 상기 층간 절연막을 관통하는 콘택홀을 형성하는 것을 더 포함하고,
    상기 후속 플라즈마 처리는 상기 콘택홀을 형성한 이후에 수행하는 반도체 소자의 제조 방법.
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