KR100982420B1 - 실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

열적으로 안정한 실리사이드 박막을 포함하는 반도체 소자 및 그 제조 방법에 관해 기술된다. 개시된 반도체 소자는 실리콘을 함유한 기판과, 기판 상에 형성된 게이트 산화막과, 게이트 산화막 상에 실리콘을 함유한 게이트 전극과, 게이트 산화막과 게이트 전극의 측벽에 형성된 스페이서와, 실리콘 기판 내의 스페이서 아래에 형성된 LDD 영역과, 실리콘 기판 내에 형성된 소오스 및 드레인 영역을 구비하며, 소오스 및 드레인 영역과 상기 게이트 전극 상에 니켈 모노실리사이드 박막이 형성되어 있는 구조를 가진다. 따라서, 낮은 면저항과 우수한 열적 안정성을 갖는 NiSi 박막을 갖는 반도체 소자를 얻을 수 있다.
니켈 실리사이드, 아르곤 플라즈마, 열적 안정성

Description

실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device with silicide film and method for manufacturing the same}
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제작 방법을 설명하기 위한 단면도들이다.
도 2는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편의 급속열처리(RTA; rapid thermal annealing) 온도에 대한 면저항 값을 나타내는 결과를 도시한 그래프이다.
도 3a 및 도 3b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편의 RTA 온도에 따른 GXRD(glancing angle X-ray difraction) 결과를 각각 도시한 그래프들이다.
도 4a 및 도 4b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행하지 않은 증착된 직후(as-deposited)의 시편의 단면을 보이는 TEM(transmission electron microscopy) 이미지이다.
도 5a 및 도 5b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 증착된 직후의 시편에 존재하는 성분(element)들의 깊이 프로파일(depth profile)을 AES(auger electron spectroscopy)를 이용하여 측정한 결과를 각각 나타내고 있는 그래프들이다.
도 6a 및 도 6b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편을 대략 650 ℃에서 RTA을 수행한 후, 표면의 형태(morphology) 변화를 보이는 SEM 이미지이다.
도 7a 및 도 7c는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편을 대략 650 ℃에서 RTA를 수행한 후, 표면의 형태 변화를 보이는 AFM 이미지이다.
도 8a 내지 도 8c는 아르곤 플라즈마 처리를 수행하지 않은 시편 하나와 수행하지 않은 두 개의 시편을 650 ℃에서 RTA를 수행한 한 후의 단면의 모습을 관찰하기 위하여 TEM 이미지이다.
도 9a 및 도 9b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편을 650 ℃에서 RTA 수행 한 후, 시편 내에 존재하는 성분(element)들의 깊이 프로파일을 관찰하기 위하여 AES를 이용하여 측정한 결과를 각각 나타내는 그래프들을 도시한다.
도 10은 아르곤 플라즈마 처리를 수행하지 않은 시편과 처리한 시편의 2차 열처리 온도에 대한 면저항 값의 결과를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 소자102: 실리콘 기판
104: 게이트 산화막106: 게이트 전극
108: LDD110: 스페이서
112: 소오스 및 드레인114: 메탈 박막
116: 금속 실리사이드 박막 118: 질화막
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 실리콘을 함유한(Si-containing) 기판을 아르곤 플라즈마를 이용하여 표면처리를 함으로써 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제작 방법에 관한 것이다.
현재, 실리콘 소자의 제작 공정 기술의 눈부신 발전은 소자의 크기를 ㎛ 이하의 치수(sub-micron)로 줄이는데 성공하였다. 이에 따라, 게이트 및 소오스/드레인등의 컨택이 형성되는 영역의 미세화로 인하여 접촉 저항과 면저항의 증가하게 되는데 이러한 현상은 RC 지연의 증가를 수반하여 실제 실리콘 소자의 동작 속도를 저하시키는 큰 문제점의 원인이 되고 있다.
이러한 문제점을 해결하기 위해서, Si과 금속 사이의 반응으로 만들어지는 안정한 금속화합물인 실리사이드(silicide)를 게이트와 소오스/드레인과 같은 컨택지역에 형성하여 면저항과 접촉저항을 낮춰주는 방법이 널리 사용되어지고 있었다. 또한, 살리사이드(salicide; self-aligned silicide) 공정은 고성능 LOGIC 소자와 로직(logic)과 디램(DRAM; dynamic random access memory)을 병합한 차세대 병합 소자의 구현을 위해서 전체 소자 제작 공정에 없어서는 안될 필수적인 요소로 자리잡고 있다.
기존에 실리콘 소자를 제작하는데 있어서 가장 널리 쓰이고 있는 실리사이드물질은 TiSi2와 CoSi2 이다. 이러한 두 종류의 실리사이드 모두 소자 동작에 적합한 낮은 비저항을 가지고 있으나, J. A. Kittle 등에 의하여 1991년 “Digest of Technical Papers of the symposium VLSI Technology” 14 쪽에 발표한 내용과 J.B. Lasky 등에 의하여 1991년 “IEEE Trans. Electron Devices, 38” 262 쪽에 개시한 논문에 의하면, TiSi2의 경우, 높은 비저항을 갖는 C-49 TiSi2에서 낮은 비저항을 갖는 C-54 TiSi2의 상변환(phase transformation)이 어렵고, 선폭이 줄어듦에 따라 비저항이 증가하는 현상인 좁은 라인 효과(narrow line effect)과 아이솔레이션되어 있는 소자간의 전기적 단락의 원인이 될 수 있는 브릿지(bridge) 현상이 나타난다는 큰 문제점을 가지고 있다는 것을 알 수 있다.
또한, D. K. Sohn 등에 의해 1997년 “J. Electrochem. Soc. 144” 2437 쪽에 발표한 내용 및 E.G. Colgan 등에 의해 1996년 “Mater. Sci. Eng. R. 16” 43 쪽에 개시한 내용에 따르면, CoSi2의 경우 TiSi2에 비해 상대적은 많은 장점을 가지고 있지만, Co와 Si의 반응이 매우 격렬하여 CoSi2 스파이크(spike)가 생성되기 쉽고, CoSi2를 생성시키기 위해서 필요한 Si의 양이 다른 실리사이드에 비해 매우 크기 때문에 낮은 정션 누설전류(junction leakage current) 수준을 가지고 얕은 접합(shallow junction)위에서 CoSi2를 형성시키는 것이 매우 어렵다는 크나큰 단점을 가지고 있다.
최근에, F. Deng 등이 1997년 “J. Appl. Phys., 81”의 8047 쪽에 발표한 내용에 따르면, TiSi2와 CoSi2등에서 발생하는 문제점을 극복할 수 있는 특성을 지닌 새로운 실리사이드 물질로 니켈 모노실리사이드(NiSi; nickel mono-silicide)가 새롭게 제안되어 차세대 고성능 실리콘 소자의 제작에 응용 및 적용되고 있음을 알 수 있다.
한편, T. Morimoto 등이 1991년 “Tech. Dig. Int. Electron Devices Meet.”의 653 쪽에 개시한 내용과 M.A. Nicolet 등에 의하여 1983년에 출판된 “VLSI Electronics Microstructure Science, eds. N.G. Einspruch and G.B. Larrabee (Academic, New York, 1983)”의 329 쪽에 개시된 내용에 따르면, 한번의 열처리 과정만으로도 14μΩ·cm의 낮은 비저항을 갖는 NiSi 박막을 얻을 수 있고, TiSi2에서 관찰되는 좁은 라인 현상과 브릿지 현상이 없는 것으로 알려져 있다. 더욱이, 일정 두께의 NiSi을 형성시키는데 소비되는 Si의 양이 다른 실리사이드, 특히 CoSi2 보다 훨씬 적다는 매우 큰 장점을 가지고 있기 때문에 얕은 정션을 갖는 차세대 Si 소자에 적용하는데 매우 적합한 실리사이드라고 말할 수 있다.
NiSi을 실제 Si 소자에 적용할 경우, NiSi는 열처리 온도가 증가함에 따라 면저항이 급격히 증가하는 현상, 즉 열적 안정성이 떨어지는 큰 문제점을 가지고 있다. 이러한 문제점들은, T. Ohguro 등에 의하여 1995년 “Tech. Dig. Int. Electron Devices Meet.” 453 쪽에 개시된 바와 같이, 주로 산소의 오염에 의한 NiSi 박막의 산화 때문으로 알려져 있다. 또한,NiSi 박막이 산화되었을 경우, NiSi와 Si 기판 사이의 계면이 심하게 굴곡(undulation)지게됨과 동시에 NiSi 박막의 표면 형상(surface morphology)이 심하게 저하(degradation)된다.
이러한 문제점을 극복하기 위해서 가장 널리 쓰고 있는 방법은 TiN 캡핑층(capping layer)을 사용하는 것이다. 이 방법은 일본특허공보 특개평 7-38104에 서 개시한 바와 같이, TiN 캡핑층을 Ni 위에 증착하여 산소에 대한 확산 방지막(diffusion barrier)를 형성하는 방법이다. 그러나, TiN 캡핑층을 사용할 경우 산소 오염은 효과적으로 막을 수 있지만, T. Ohguro 등에 의하여 1995년 “Tech. Dig. Int. Electron Devices Meet.”의 453 쪽에 개시한 바와 같이, NiSi 박막과 Si 기판 사이의 계면의 거칠기가 커져서 얕은 정션에 적용하기 어렵다는 단점을 가지고 있다.
한편, 산소 오염에 의한 NiSi 박막의 산화를 줄일 수 있는 또 다른 방법은 미합중국특허 5,840,626 호에서 개시된 바와 같이, 질소가 소량 첨가된 Ni을 증착 한 후 열처리 하여 NiSi을 형성하는 방법이다. 하지만, 이 방법으로 NiSi을 제작할 경우 첨가된 질소에 의해서 NiSi 박막 표면이 질화(nitridation)되고 이로 인하여 NiSi 박막의 산화를 효과적으로 방지 할 수 있는 것으로 알려져 있다.
그러나, 미합중국특허 6,410,427 호에 개시한 바와 같이, Ni가 질소와 쉽게 반응하기 않기 때문에 질소를 Ni 박막에 첨가하기 위해서는 바람직하지 않게 다량의 질소를 사용하여 Ni을 증착해야 한다는 단점을 가지고 있다. 이와 더불어, 낮은 저항을 갖는 NiSi 박막을 형성하기 위해 필요한 열처리 온도가 질소 함량이 증가함에 따라 함께 증가한다는 문제점을 또한 가지고 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 과제는 NiSi을 이용하여 보다 나은 특성을 지닌 금속 실리사이드 막을 포함하는 반도체 소자를 제공하는 것이다.
또한, 본 발명의 다른 과제는 NiSi을 이용하여 보다 나은 특성을 지닌 금속 실리사이드 막을 포함하는 반도체 소자를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 한 유형에 따르면, 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자는 실리콘을 함유한 기판과, 기판 상에 형성된 게이트 산화막과, 게이트 산화막 상에 실리콘을 함유한 게이트 전극과, 게이트 산화막과 게이트 전극의 측벽에 형성된 스페이서와, 실리콘 기판 내의 스페이서 아래에 형성된 LDD 영역과, 실리콘 기판 내에 형성된 소오스 및 드레인 영역과, 소오스 및 드레인 영역과 게이트 전극 상에 니켈 모노실리사이드 박막을 포함하는 반도체 소자가 제공된다.
본 발명의 제조 방법에 따른 다른 유형에 따르면, 소오스 및 드레인이 형성된 실리콘을 함유한 기판 상에 게이트 산화막 및 실리콘을 함유한 게이트 전극을 구비하는 반도체 소자를 제조하는 방법에 있어서, 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제조 방법은 기판 및 게이트 전극 상에 메탈층을 형성하는 단계와, 메탈층에 아르곤 플라즈마를 이용하여 표면 처리를 하는 단계와, 메탈층이 형성된 기판을 소정의 온도로 열처리를 하여 실리사이드 박막을 형성하는 단계를 포함하는 제조 방법이 제공된다.
본 발명의 제조 방법에 따른 또 다른 유형에 따르면, 열적으로 안정한 니켈 모노실리사이드 박막을 갖는 반도체 소자 제조 방법은 실리콘을 함유한 기판 상에 게이트 산화막층 및 게이트 전극층을 순차적으로 형성하는 단계와, 게이트 전극층 및 게이트 산화막층을 소정 형상으로 패터닝하여 게이트 전극 및 게이트 산화막을 형성하는 단계와, 게이트 전극 및 게이트 산화막을 마스크로 이용하여 LDD 영역을 기판 내에 형성하는 단계와, 게이트 전극 및 게이트 산화막의 측벽에 스페이서를 형성하는 단계와, 게이트 전극 및 스페이서를 마스크로 이용하여 소오스 및 드레인을 형성하는 단계와, 게이트 전극 및 소오스 및 드레인 영역 상에 니켈층을 형성하는 단계와, 니켈층 상에 아르곤 플라즈마로 표면 처리를 하는 단계와, 니켈층이 형성된 기판을 소정의 온도로 열처리를 하여 니켈 모노 실리사이드를 형성하는 단계를 포함하는 제조 방법이 제공된다.
기판은 단결정 Si, 다결정 Si, 도핑된 Si, 비결정성 Si, SixGe1-X(X는 0<X<1의 수), SixN1-x(X는 0<X<1의 수), SiC 등과 같이 Si을 함유하는 재료로 이루어지는 것이 바람직하다.
또한, 실리사이드 층을 형성하는 단계 이후에, 미반응된 상기 메탈층을 제거하는 단계를 더 포함할 수도 있다.
또한, 메탈층이 Ni로 이루어진 경우, 표면을 아르곤 플라즈마 처리하기 위해서 ICP를 이용하여 RF 파워는 대략 25 W 내지 35 W의 범위로, ICP 파워는 대략 900 W 내지 대략 1,100 W의 범위로, Ar 유속은 대략 15 sccm 내지 25 sccm의 범위의 조건으로 수행하는 것이 바람직하다.
또한, 실리사이드 박막을 형성하기 위하여 아르곤 플라즈마 처리된 상기 메탈층을 구비하는 상기 실리콘 기판을 질소 가스 분위기 하에서 대략 100 ℃ 내지 대략 900 ℃ 범위에서 소정 시간동안 RTA를 수행하는 것이 바람직하다.
또한, 소정의 온도로 열처리하는 단계를 수행하는 동안에, 상기 니켈 모노실리사이드 상에 질화막이 형성되는 것을 특징으로 한다.
또한, 질화막이 NiSiN, SiN 및 NiN으로 이루어진 그룹중의 어느 하나로부터 선택되어진 것을 특징으로 한다.
또한, 열처리의 소정 온도의 범위는 형성시키고자 하는 금속 실리사이드의 종류 및 형성 온도 범위를 고려하여 선택될 수도 있다.
또한, 실리사이드 박막이 NiSi인 경우에, 상기 열처리의 소정 온도가 대략 400 ℃ 내지 대략 800 ℃의 범위인 것이 바람직하다.
또한, 반도체 소자는 CMOS 논리 소자, 메모리 소자 또는 임베디드 메모리 소자일 수도 있다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 열적으로 안정한 니켈 모노실리사이드 박막을 갖는 반도체 소자 및 그 제작 방법의 바람직한 실시예들을 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명에 따라 니켈 모노실리콘(NiSi) 박막을 이용하여 실리콘 소자를 제조하는 방법에 따르면, 니켈(Ni) 증착 후 Ni 표면을 아르곤 플라즈마(Ar plasma) 처리를 수행함으로써 열처리를 할 경우, Ni 표면이 질소(nitrogen)와 반응하기 쉽도록 활성화(activation) 되어서 열처리 과정 중에 Ni 표면은 급속열처리(RTA; rapid theremal annealing) 분위기(ambient)로 사용된 질소와 반응하여 질화(nitridation)가 일어나게 되어 산소(O)에 대하여 확산 방지막(diffusion barrier)의 역할을 하게 된다. 그로 인하여, Ni과 Si의 반응이 균일해 져서 좋은 표면 형상(surface morphology)과 계면 균일도(interface uniformity)를 갖는 NiSi 박막을 형성할 수 있다.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제작 방법을 설명한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘을 함유한 실리콘 기판(102) 상에 게이트 산화막층 및 폴리 실리콘과 같은 물질로 이루어진 게이트 전극층을 순차적으로 형성한다. 그리고 나서, 게이트 전극층 및 게이트 산화막층을 포토 및 식각 공정을 이용하여 소정 형상으로 패터닝하여 실리콘 기판(102) 상에 게이트 산화막(104) 및 게이트 전극(106)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 실리콘 기판(102)은 바람직하게는 단결정 Si이지만, 다결정 Si, 도핑된 Si, 비결정성 Si, SixGe1-X(X는 0<X<1의 수), SixN1-x(X는 0<X<1의 수), SiC 등과 같이 Si을 함유하는 것이라면 모두 사용할 수 있다.
그리고 나서, 게이트 전극(106) 및 게이트 산화막(104)을 마스크로 이용하여 저농도의 불순물을 이온주입을 함으로써 약하게 도핑된 드레인(LDD; lightly doped drain) 영역(108)을 실리콘 기판(102) 내에 형성한다. 이어서, 게이트 산화막(104) 및 게이트 전극(106)의 측벽에 스페이서(110)를 형성한다. 게이트 전극(106)은 실리콘을 함유한 폴리 실리콘으로 이루어지는 것이 바람직하다.
다음 단계로, 게이트 전극(106) 및 측벽에 형성된 스페이서(110)를 마스크로 이용하여 고농도의 불순물을 이온주입을 실시하여 실리콘 기판(102) 내에 소오스 및 드레인 영역(112)을 형성함으로써, 기본적인 금속 산화물 반도체(MOS; metal oxide semiconductor) 구조(100)를 형성한다.
그리고 나서, 본 발명의 바람직한 실시예에 따르면 실리사이드(silicide)를 형성하고자 하는 영역에 존재하는 자연 산화막(native oxide)을 제거하는 것이 바람직하다. 이때, 자연 산화막의 제거에 사용되는 시약으로는 HF 등이 대표적이지만 그 밖의 자연 산화막을 제거할 수 있는 공지의 시약이 사용될 수도 있다.
이어서, 도 1b에 도시한 바와 같이, 자연 산화막이 제거된 뒤에는 전자빔 증착기(e-beam evaporator)와 같은 장치를 이용하여, 예를 들면, Ni로 이루어진 메탈 박막(114)을 원하는 두께로 조절하여 증착을 수행한다. 그 밖에 메탈 박막(114)을 증착할 수 있는 방법으로는 스퍼터링(sputtering), 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 금속 유기 화학적 기상 증착(MOCVD; metal-organic chemical vapor deposition) 및 분자빔 에피택시(MBE; molecular beam epitaxy)를 사용하는 것이 바람직하다. 하지만, Ni을 증착할 수 있다면 전술한 방법에 한정하지 않고 다른 방법도 가능하다.
또한, 본 발명의 바람직한 실시예에 따르면, Ni로 이루어진 메탈 박막(114)을 대략 10 nm 내지 대략 100 nm의 범위로 두께를 조절하여 증착하는 것이 바람직하다. 하지만, 이러한 두께로 메탈 박막을 한정하지 않아도 본 발명의 목적을 달성할 수 있음에 주목하여야 한다. 또한, 메탈 박막(114)은 Ni, Ti, Pt, Pd, Ir, Ta, Nb, V, Cr, Hf, Zr, Mo 및 이들의 합금으로 이루어진 그룹에서 선택되어진 적어도 어느하나 일 수도 있다.
다음으로, 도 1c에 도시한 바와 같이, 메탈 박막(114)의 표면을 아르곤 플라즈마로 처리 한다. 본 발명의 바람직한 실시예에서는 메탈 박막(114)이 Ni로 이루어진 경우, 표면을 아르곤 플라즈마 처리하기 위해서 유도결합 플라즈마(ICP; inductive coupled plasma)를 이용하여 RF 파워는 대략 25 W 내지 35 W의 범위로, ICP 파워는 대략 900 W 내지 대략 1,100 W의 범위로, Ar 유속(flow rate)은 대략 15 sccm 내지 25 sccm의 범위의 조건으로 수행하였다.
그리고 나서, 도 1d에 도시한 바와 같이, 니켈 모노실리사이드(NiSi)를 형성하기 위하여 아르곤 플라즈마 처리된 메탈 박막(114)을 구비하는 실리콘 기판(102)을 질소 가스 분위기 하에서 소정 시간동안 급속 열처리(RTA; rapid theremal annealing)를 수행한다.
본 발명의 바람직한 실시예에 따르면, 열처리의 온도 범위는 형성시키고자 하는 금속 실리사이드의 종류 및 형성 온도 범위를 고려하여 선택될 수 있다. 예를 들면, NiSi를 형성시키고자 한다면, 대략 300 ℃ 내지 대략 800 ℃의 범위에서 형성시키는 것이 바람직한데, 이는 열처리 온도가 300 ℃ 이하이면 Ni2Si가 형성될 수 있으며, 이와 반대로 열처리 온도가 800 ℃ 이상이면 NiSi2가 형성될 수 있기 때문이다.
소정 시간동안 RTA를 수행하고 나면, 메탈 박막(114)과 접촉되며, 실리콘을 함유한 실리콘 기판(102)의 소오스 및 드레인 영역(112)과 폴리 실리콘으로 이루어진 게이트 전극(106)으로 메탈 박막(114)의 Ni 원자가 확산되어 주입됨으로써, Ni과 Si이 반응을 하여 SiNi로 이루어진 금속 실리사이드 박막(116)을 형성한다.
이때, 본 발명의 바람직한 실시예에 따르면, 소정의 온도로 열처리하는 단계를 수행하는 동안에, 금속 실리사이드 박막(116) 상에 질화막(118)이 형성되며, 질화막은 NiSiN, SiN 및 NiN 중 어느 하나로 이루어 진다.
본 발명의 바람직한 실시예에 따르면, Ni의 표면 아르곤 플라즈마를 이용하여 처리할 경우 금속 실리사이드 박막(116)의 Ni 표면은 상당량 활성화되고 그로 인하여 RTA의 주위의 대기 가스로 사용된 질소와 반응하여 NiSi 박막 표면에 질화가 일어나게 된다. 따라서, 이와 같이 NiSi 박막 표면의 질화는 RTA 과정 중에 발생할 수 있는 산소에 대하여 확산 장벽 역할을 하게 되어서 Ni과 Si의 반응을 균일하게 만든다. 이로 인해서, 금속 실리사이드 박막(116)의 표면 형태와 금속 실리사이드 박막(116) 및 실리콘 기판(102)사이의 계면의 균일도가 향상되게 된다.
본 발명이 바람직한 실시예에서는 메탈 박막(114)이 Ni로 이루어진 경우를 예로 들어 설명하였기에 NiSi로 이루어진 금속 실리사이드 박막(116)이 형성되었지만, 메탈 박막을 Ni, Ti, Pt, Pd, Ir, Ta, Nb, V, Cr, Hf, Zr, Mo 및 이들의 합금으로 이루어진 그룹에서 선택되어진 다른 것으로 형성하였을 경우에는 다양한 금속 실리사이드를 형성할 수도 있다.
또한, 본 발명의 바람직한 실시예에서는 메탈 박막(114)을 실리콘 기판(102) 상에 직접적으로 형성하였지만, Mo, Ta, Mn, Cr, W, Pd, Au, Ag, Cu, Hf, Fe, Zn, Ru, Pb, Mg 및 이들의 합금으로 이루어진 그룹에서 선택되어진 적어도 하나의 물질로 이루어진 확산 장벽(도시하지 않음)을 메탈 박막(114)와 실리콘 기판(102) 사이에 선택적으로 형성하여 사용할 수도 있다.
마지막으로, 도 1e에 도시한 바와 같이, RTA 과정 중에 실리콘 기판(102)과 게이트 전극(106)과 반응하지 않은 미반응 메탈(unreactive metal)을 제거한다. 그리고 나서, 금속 실리사이드(114) 상에 형성된 질화막(118)을 제거함으로써 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자를 얻게 된다.
도 2는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편의 RTA 온도에 대한 면저항 값을 나타내는 결과를 도시한 그래프이다.
즉, 도 1a 내지 도 1d에서 언급한 방법에 의해서 제조된 열적으로 안정한 니켈 모노실리사이드 박막을 갖는 반도체 소자들의 면저항을 4 포인트 프로브(probe)를 이용하여 RTA 온도 별로 측정한 결과는 □로 표시하였다. 반면, 본 발명의 바람직한 실시예를 보다 명확하게 비교하기 위해서, 도 1에 도시한 공정과 동일한 방법으로 제조하였지만 아르곤 플라즈마 처리 단계를 생략하고 RTA 처리에 의해 만들어진 NiSi 박막을 갖는 반도체 소자들의 면저항을 4 포인트 프로브를 이용하여 RTA 별로 측정한 결과는 ■로 함께 표시하여 비교하였다.
도 2에 도시한 그래프를 참조하면, 아르곤 플라즈마 처리 유무에 상관없이 두 시편들의 면저항은 모두 대략 650 ℃ 까지 일정하다가 그 이상의 온도에서 급격히 증가하는 것을 알 수 있다. 그러나, 아르곤 플라즈마 처리를 수행한 시편(□)의 면저항은 전 온도 범위에 걸쳐 아르곤 플라즈마 처리하지 않은 시편(■)의 면저항 보다 낮은 것을 알 수 있다.
따라서, 도 2의 그래프에 도시한 바와 같이, 면저항 측정 결과는 Ni 표면을 아르곤 플라즈마 처리 한 후 RTA를 수행하여 NiSi 박막을 제작할 경우 RTA 온도가 증가함에 따라 발생되는 면저항의 저하(degradation) 현상을 효과적으로 방지 할 수 있다는 것을 알 수 있다.
도 3a 및 도 3b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편의 RTA 온도에 따른 GXRD(glancing angle X-ray difraction) 결과를 각각 도시한 그래프들이다.
도 3a 및 도 3b에 도시한 바와 같이, 두 시편 모두 대략 600 ℃ 이하에서는 NiSi만이 존재하고 대략 700 ℃에서는 NiSi, NiSi2이 공존하지만, 대략 750 ℃ 이상에서는 NiSi2 만이 존재하는 것을 관찰 할 수 있다. 즉, GXRD 결과로부터 아르곤 플라즈마 처리가 NiSi 형성 온도 범위에 영향을 미치지 않는다는 것을 알 수 있다.
도 4a 및 도 4b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행하지 않은 증착된 직후(as-deposited)의 시편의 단면을 관찰하기 위하여 투과형 조사 현미경(TEM;transmission electron microscopy)을 이용하여 얻은 이미지이다.
도 4a 및 도 4b의 좌측 하단에는, 각각의 시편들에 대해서 Ni 표면의 미세구조를 보다 세밀하게 관찰하기 위한 고분해능 TEM 결과를 각각 삽입하였다. TEM 관찰 이전에, TEM 시편 준비 과정 중에 발생할 수 있는 시편의 추가적인 산소 오염방지를 위해 TEM 시편 준비 과정 전에 Au 박막을 Ni 표면에 증착하였다. 두 시편 모두 Ni과 Si의 계면에 약 4 nm 두께의 층(도면에서 화살표로 표시함)이 존재하는 것을 관찰 할 수 있다.
이것은, 본 명세서에서 참증으로 채택하였으며 본 출원의 발명자에 의하여 Choi 등이 2002년 “J. Electrochem. Soc. 149” 517 쪽에 개시된 바와 같이, Ni 증착 과정 중에 Ni과 Si과의 반응으로 형성된 실리사이드 층으로 생각되어진다. 도 4a의 아르곤 플라즈마로 처리하지 않은 시편의 경우 Ni 표면에 약 4 Å의 자연 산화막이 존재하는 반면, 도 4b의 아르곤 플라즈마로 처리한 시편의 Ni 표면은 아르곤 플라즈마 처리에 의해 형성된 손상 받은 층(도 4b에서 “D"로 표시함)이 약 25 Å의 두께로 존재하는 것을 관찰 할 수 있다.
도 5a 및 도 5b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 증착된 직후의 시편에 존재하는 성분(element)들의 깊이 프로파일(depth profile)을 AES(auger electron spectroscopy)를 이용하여 측정한 결과를 각각 나타내고 있는 그래프들이다.
도 5a에 도시한 바와 같이, AES 결과를 통하여 아르곤 플라즈마 처리하지 않은 시편의 경우 Ni 표면은 산소 오염에 의해서 산화가 발생하였지만, 도 5b에 도시한 바와 같이, 아르곤 플라즈마 처리한 시편의 AES 프로파일은 Ni 표면에 산소가 존재하지 않는 다는 것을 알 수 있다.
따라서, 도 4 및 도 5의 결과를 종합해 볼 때, 본 발명의 바람직한 실시예에 따른 아르곤 플라즈마 처리가 Ni 증착 후 대기 중에 노출되었을 경우 발생하는 Ni 박막의 산소 오염을 효과적으로 제거한다는 것을 알 수 있다.
도 6a 및 도 6b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편을 대략 650 ℃에서 RTA을 수행한 후, 표면의 형태(morphology) 변화를 관찰하기 위하여 주사 전자 현미경(SEM; scanning electron microscopy)을 이용하여 얻은 이미지이다.
도 7a 및 도 7c는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편을 대략 650 ℃에서 RTA를 수행한 후, 표면의 형태 변화를 원자 현미경(AFM; atomic force microscopy)을 이용하여 얻은 이미지이다.
도 6 및 도 7에 도시한 바와 같이, 도 6a 및 도 6b에 도시한 SEM 결과처럼, 아르곤 플라즈마 처리한 시편이 그렇지 않은 시편보다 응집(agglomeration)에 의해서 실리사이드가 덮혀있지 않은 Si 영역(도 6a 및 도 6b에서 화살표로 표시함)이 훨씬 적은 것을 관찰 할 수 있다.
또한, 도 7a 및 도 7b에 도시한 바와 같이, 동일한 시편을 AFM을 이용하여 표면 거칠기의 평균 제곱근(RMS; root mean square)을 측정한 결과 아르곤 플라즈마 처리한 시편의 경우 약 16 Å이고, 아르곤 플라즈마 처리하지 않은 시편은 대략 27.8 Å으로 측정되었다. 즉, SEM과 AFM 결과를 통하여, 아르곤 플라즈마 처리가 NiSi 박막의 응집을 방지하여 표면 형태를 향상 시킨다는 것을 알 수 있다.
도 8a 내지 도 8c는 아르곤 플라즈마 처리를 수행하지 않은 시편 하나와 수행하지 않은 두 개의 시편을 650 ℃에서 RTA를 수행한 한 후의 단면의 모습을 관찰하기 위하여 TEM을 이용하여 얻은 이미지이다.
도 8a에 도시한 바와 같이, 아르곤 플라즈마 처리 하지 않은 시편의 경우, NiSi와 실리콘 기판 사이의 계면에 많은 양의 열 그루브(thermal groove)가 형성된 것을 화살표로 표시한 바와 같이 관찰 할 수 있다. 이러한 열 그루브의 형성은 아르곤 플라즈마 처리하지 않은 시편에 응집이 심하게 일어나고 있다는 것을 의미한다.
그러나, 도 8b에 도시한 바와 같이, 아르곤 플라즈마 처리한 시편의 경우, 매우 균일한 NiSi과 실리콘 기판 사이의 계면을 관찰 할 수 있다.
또한, 도 8c에 도시한 바와 같이, 고분해능 TEM 관찰을 통해서 아르곤 플라즈마 처리한 시편의 표면 부분에 “N"으로 표시한 바와 같이 새로운 층이 형성되어 있는 것을 확인 할 수 있다.
도 9a 및 도 9b는 아르곤 플라즈마 처리를 수행하지 않은 시편과 수행한 시편을 650 ℃에서 RTA 수행 한 후, 시편 내에 존재하는 성분(element)들의 깊이 프로파일을 관찰하기 위하여 AES를 이용하여 측정한 결과를 각각 나타내는 그래프들을 도시한다.
도 9a 및 도 9b에 도시한 바와 같이, 동일한 시편에 대해서 AES 분석을 통하여 시편에 존재하는 성분들의 분포상태를 정량화 해 보면, 아르곤 플라즈마 처리 유무에 따라 표면 부분에 존재하는 성분들의 차이가 많이 나고 있는 것을 관찰 할 수 있다.
즉, 도 9a에 도시한 바와 같이, 두 시편들의 표면 부분을 서로 비교해 보면, 아르곤 플라즈마 처리하지 않은 시편의 경우, 표면에 일정량의 산소가 존재함과 동시에 Si의 양이 증가하고 있는 것을 볼 수 있다. 이러한 현상은 아르곤 플라즈마 처리하지 않은 시편 표면이 산소 오염에 의해서 산화가 일어나고 있다는 것을 의미한다.
반면에, 도 9b에 도시한 바와 같이, 아르곤 플라즈마 처리한 시편 표면의 경우, 산소 대신에 질소가 다량 존재하는 것을 확인 할 수 있다. 즉, 도 6c에서 관찰된 아르곤 플라즈마 처리한 시편 표면에 존재하는 새로운 층은 RTA 공정 후 형성되어지는 NiSi 박막 표면의 질화에 의해 형성되어졌다는 것을 알 수 있다.
본 발명의 바람직한 실시예에 따른 아르곤 플라즈마 처리를 수행한 시편의 NiSi 박막이 처리하지 않은 시편의 것보다 좋은 표면 형태와 계면 균일도(interface uniformity)를 갖는 것은 다음의 이유에 의한 것으로 설명될 수 있다.
즉, F. Deng 등에 의하여 1997년 “J. Appl. Phys., 81”의 8047 쪽에 개시한 바와 같이, Ni은 질소와 반응하는 것이 쉽지 않기 때문에 RTA 과정 중에 주위의 대기 가스(ambient)로 사용된 질소에 의해서 NiSi 박막을 질화하는 것이 상당히 어려운 공정이 될 수 있다.
그러나, Ni의 표면 아르곤 플라즈마를 이용하여 처리할 경우 Ni 표면은 상당량 활성화되고 그로 인하여 RTA의 주위의 대기 가스로 사용된 질소와 반응하여 NiSi 박막 표면에 질화가 일어나게 된다. 이와 같이 NiSi 박막 표면의 질화는 RTA 과정 중에 발생할 수 있는 산소에 대하여 확산 장벽 역할을 하게 되어서 Ni과 Si의 반응을 균일하게 만든다. 이로 인해서, NiSi의 표면 형태와 NiSi 및 실리콘 기판사이의 계면의 균일도가 향상되게 된다.
또한, SEM, TEM 그리고 AES 결과를 바탕으로, 도 2에서 관찰할 수 있었던 아르곤 플라즈마 처리한 시편의 낮은 면저항은 좋은 표면 형태와 NiSi과 실리콘 기판 사이의 계면 균일도에 기인된 현상이라고 말할 수 있다. 본 명세서에서 참증으로 인용한 종래의 다른 연구 결과로서, F. L. Via 등에 의하여 1998년 “J. Vac. Sci.& Tech. B, 16” 1129 쪽에 개시된 내용 및 Choi 등에 의하여 2002년 “Japn. J. Appl. Phys., 41” 1969 쪽에 개시된 내용으로부터 알 수 있듯이, 실리사이드의 표면 형태와 계면의 불균일성은 전기적 캐리어 흐름을 방해할 수 있는 산란 인자(scattering factor)로 작용하여 면저항의 증가를 수반하게 된다.
즉, 본 발명의 바람직한 실시예에 따른 아르곤 플라즈마 처리한 시편의 낮은 면저항은, 아르곤 플라즈마 처리가 NiSi 박막의 표면 형태와 NiSi과 실리콘 기판 사이의 계면의 균일도를 향상 시켰기 때문으로 설명할 수 있다.
반도체 소자 제작 시 실리사이드 공정 이후, 비교적 높은 온도의 후속 열처리 공정은 필수적이다. 그러므로, 보다 나은 성능의 실리콘 소자를 제작하기 위해서는 사용되어지는 실리사이드의 우수한 열적 안정성이 반드시 확보되어야 한다.
도 10은 아르곤 플라즈마 처리를 수행하지 않은 시편과 처리한 시편의 2차 열처리 온도에 대한 면저항 값의 결과를 나타내는 그래프이다.
즉, 아르곤 플라즈마 처리를 이용하여 만들어지는 시편의 열적 안정성을 평가해 보기 위해서 2 단계(two-step)로 열처리한 후 4 포인트 프로브를 이용하여 면저항을 측정한 결과이다. 먼저, 1차로 대략 600 ℃ 에서 RTA 처리 후 반응하지 않은 Ni을 제거한 다음, 튜브 전기로(tube furnace)를 이용하여 다시 600 ℃ 및 650 ℃에서 그리고 700 ℃에서 30분간 질소 가스 분위기 하에서 2차 열처리를 시행하였다.
도 10에서 볼 수 있듯이, 2차 열처리 온도가 증가함에 따라 아르곤 플라즈마 처리한 시편(□)의 면저항이 그렇지 않은 시편(■)의 것보다 훨씬 적게 증가하는 것을 알 수 있다. 이러한 결과는 아르곤 플라즈마 처리한 시편(□)의 열적 안정성이 그렇지 않은 시편보다 월등히 우수하다는 것을 말해준다.
아르곤 플라즈마 처리한 시편(□)이 우수한 열적 안정성을 갖는 것은 NiSi의 응집 관점에서 설명이 가능하다. 응집은 실리사이드의 열적 안정성을 저하시키는 주요 원인으로, 열 그루브를 형성하는 시작 단계와 최종적으로 실리사이드 아일런드(island) 형성하는 단계로 구성되며, 실리사이드의 표면 에너지와 계면 에너지(interfacial energy)를 줄이기 위하여 자발적으로 발생된다.
즉, 실리사이드 응집은 열 그루브 형성과 매우 밀접한 관계를 가지고 있다. 도 8a의 TEM 결과로부터, 아르곤 플라즈마 처리한 시편의 경우 1차 RTA 처리 후 NiSi와 실리콘 기판 사이의 계면에는 열 그루브가 형성되지 않는 다는 것을 알 수 있다. 그로 인하여, 2차 열처리 과정 중에 아르곤 플라즈마 처리한 시편에서 응집이 진행되는 정도가 1차 RTA 후 많은 양의 열 그루브를 갖는 아르곤 플라즈마 처리하지 않은 시편 보다 작기 때문에, 아르곤 플라즈마 처리한 시편이 우수한 열적 안정성을 갖는 다고 설명할 수 있다.
본 명세서에 대한 출원과 동시 또는 이전에 출원되고 본 명세서와 함께 공중에게 공개된 모든 논문 및 서류와 이러한 모든 것의 내용 및 서류는 참증으로서 본 명세서 내에 채택되었음을 주목하여야 한다.
상기한 바와 같이 구성된 본 발명의 실시예에 따른 열적으로 안정한 니켈 모노실리사이드 박막을 갖는 반도체 소자 제작 방법에 의하면, RTA 공정 전에 Ni 표면을 아르곤 플라즈마 처리를 수행하고 열처리하여 NiSi 박막을 제작 할 경우, 낮은 면저항과 우수한 열적 안정성을 갖는 NiSi 박막을 갖는 반도체 소자를 제조 할 수 있는 효과가 있다.
따라서, 본 발명의 열적으로 안정한 니켈 모노실리사이드 박막을 갖는 반도체 소자 제작 방법을 실제 실리콘 소자와 차세대 ULSI 소자에 적용하여 상업화할 경우, 고품질의 반도체 소자를 효과적으로 제작 할 수 있을 뿐만 아니라 소자의 성능 향상을 극대화 시켜서 제품의 경쟁력을 향상시킬 수 있는 효과가 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불구하며, 당해 분야에서 통상적인 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 첨부된 특허청구범위로 정해져야 할 것이다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 소오스 및 드레인이 형성된 실리콘을 함유한 기판 상에 게이트 산화막 및 실리콘을 함유한 게이트 전극을 구비하는 반도체 소자를 제조하는 방법에 있어서, 상기 방법은:
    상기 기판 및 상기 게이트 전극 상에 메탈층을 형성하는 단계;
    상기 메탈층에 아르곤 플라즈마를 이용하여 표면 처리를 하는 단계; 및
    상기 메탈층이 형성된 상기 기판을 소정의 온도로 열처리를 하여 실리사이드 박막을 형성하는 단계:를 포함하며,
    상기 열처리는 상기 실리사이드 박막을 형성하기 위하여 아르곤 플라즈마 처리된 상기 메탈층을 구비하는 상기 기판을 질소 가스 분위기 하에서 300 ℃ 내지 800 ℃ 범위에서 소정 시간동안 RTA를 수행하는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 기판이 단결정 Si, 다결정 Si, 도핑된 Si, 비결정성 Si, SixGe1-X(X는 0<X<1의 수), SixN1-x(X는 0<X<1의 수), SiC 등과 같이 Si을 함유하는 재료로 이루어지는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 실리사이드 층을 형성하는 단계 이후에, 미반응된 상기 메탈층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  8. 제5항에 있어서,
    상기 메탈층이 Ni인 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 실리사이드 박막이 니켈 모노실리사이드인 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 소정의 온도로 열처리하는 단계를 수행하는 동안에, 상기 니켈 모노실리사이드 상에 질화막이 형성되는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 질화막이 NiSiN, SiN 및 NiN 으로 이루어진 그룹중의 어느 하나로부터 선택되어진 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  12. 제10항에 있어서,
    상기 소정의 온도로 열처리를 하여 실리사이드 박막을 형성하는 단계를 수행한 후, 상기 질화막이 제거되는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  13. 제8항에 있어서,
    상기 메탈층이 Ni로 이루어지며, 표면을 아르곤 플라즈마 처리하기 위해서 ICP를 이용하여 RF 파워는 25 W 내지 35 W의 범위로, ICP 파워는 900 W 내지 1,100 W의 범위로, Ar 유속은 15 sccm 내지 25 sccm의 범위의 조건으로 수행하는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  14. 삭제
  15. 제5항에 있어서,
    상기 열처리의 소정의 온도의 범위는 형성시키고자 하는 금속 실리사이드의 종류 및 형성 온도 범위를 고려하여 선택될 수 있는 것을 특징으로 하는 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  16. 제13항에 있어서,
    상기 실리사이드 박막이 NiSi인 경우에, 상기 열처리의 소정 온도가 300 ℃ 내지 800 ℃의 범위인 것을 특징으로 하는 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  17. 제5항 내지 제13항, 제15항 또는 제16항 중 어느 한 항에 있어서,
    상기 반도체 소자는 CMOS 논리 소자, 메모리 소자 또는 임베디드 메모리 소자인 것을 특징으로 하는 열적으로 안정한 실리사이드 박막을 갖는 반도체 소자 제조방법.
  18. 실리콘을 함유한 기판 상에 게이트 산화막층 및 게이트 전극층을 순차적으로 형성하는 단계;
    상기 게이트 전극층 및 상기 게이트 산화막층을 소정 형상으로 패터닝하여 게이트 전극 및 게이트 산화막을 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 산화막을 마스크로 이용하여 LDD 영역을 기판 내에 형성하는 단계;
    상기 게이트 전극 및 상기 게이트 산화막의 측벽에 스페이서를 형성하는 단계;
    상기 게이트 전극 및 상기 스페이서를 마스크로 이용하여 소오스 및 드레인을 형성하는 단계;
    상기 게이트 전극 및 상기 소오스 및 드레인 영역 상에 니켈층을 형성하는 단계;
    상기 니켈층 상에 아르곤 플라즈마로 표면 처리를 하는 단계; 및
    상기 니켈층이 형성된 상기 기판을 소정의 온도로 열처리를 하여 니켈 모노 실리사이드를 형성하는 단계:를 포함하며,
    상기 실리사이드 박막을 형성하기 위하여 아르곤 플라즈마 처리된 상기 니켈층을 구비하는 상기 실리콘 기판을 질소 가스 분위기 하에서 100 ℃ 내지 900 ℃ 범위에서 소정 시간동안 RTA를 수행하는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  19. 제18항에 있어서,
    상기 기판이 단결정 Si, 다결정 Si, 도핑된 Si, 비결정성 Si, SixGe1-X(X는 0<X<1의 수), SixN1-x(X는 0<X<1의 수), SiC 등과 같이 Si을 함유하는 재료로 이루어지는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  20. 제18항에 있어서,
    상기 실리사이드 층을 형성하는 단계 이후에, 미반응된 상기 니켈층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  21. 제18항에 있어서,
    표면을 아르곤 플라즈마 처리하기 위해서 ICP를 이용하여 RF 파워는 25 W 내지 35 W의 범위로, ICP 파워는 900 W 내지 1,100 W의 범위로, Ar 유속은 15 sccm 내지 25 sccm의 범위의 조건으로 수행하는 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  22. 삭제
  23. 제18항에 있어서,
    상기 실리사이드 박막이 NiSi인 경우에, 상기 열처리의 소정 온도가 400 ℃ 내지 800 ℃의 범위인 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조 방법.
  24. 제18 내지 제21항 또는 제23항 중 어느 한 항에 있어서,
    상기 반도체 소자는 CMOS 논리 소자, 메모리 소자 또는 임베디드 메모리 소자인 것을 특징으로 하는 실리사이드 박막을 갖는 반도체 소자 제조방법.
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