JP7354028B2 - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたデバイスにおいて、デバイス特性を向上させるために、炭化珪素層と金属電極との間のコンタクト抵抗を低減することが望まれる。特に、ｎ型の炭化珪領域と金属電極との間のコンタクト抵抗、及び、ｐ型の炭化珪素領域と金属電極との間のコンタクト抵抗の両方を同時に低減することが望まれる。
特開２０１８－１８６１２５号公報
本発明が解決しようとする課題は、炭化珪素層と金属電極との間のコンタクト抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含むｎ型の第１の炭化珪素領域と、前記金属元素を含むｐ型の第２の炭化珪素領域と、を含む炭化珪素層と、前記第１の炭化珪素領域と前記第２の炭化珪素領域に電気的に接続された金属層と、を備え、前記第１の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合が炭化珪素の結晶構造の格子間に位置する前記金属元素の割合よりも高く、前記第２の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の格子間に位置する前記金属元素の割合が炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合よりも高い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を例示する工程フロー図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果を示す図。 第１の実施形態の半導体装置の作用及び効果を示す図。 第２の実施形態の半導体装置の製造方法を例示する工程フロー図。 第３の実施形態の半導体装置の元素濃度分布を示す図。 第３の実施形態の半導体装置の元素濃度分布を示す図。 第１の実施形態の半導体装置の元素濃度分布を示す図。 第１の実施形態の半導体装置の元素濃度分布を示す図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の駆動装置の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
炭化珪素層中の金属元素が、炭化珪素の結晶構造のシリコンサイトに位置する割合、炭化珪素の結晶構造の炭素サイトに位置する割合、炭化珪素の結晶構造の格子間に位置する割合の大小関係は、例えば、ラマン分光法、又は、Ｘ線光電子分光法（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）を用いることで判定できる。
金属シリサイド層に存在するシリサイド相（Ｓｉｌｉｃｉｄｅ Ｐｈａｓｅ）の同定、及び、金属シリサイド層に存在するシリサイド相の量の大小関係の決定には、例えば、Ｘ線光電子分光法（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、又は、ラマン分光法を用いる。
（第１の実施形態）
第１の実施形態の半導体装置は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）から成る群から選ばれる一つの金属元素を含むｎ型の第１の炭化珪素領域と、金属元素を含むｐ型の第２の炭化珪素領域と、を含む炭化珪素層と、第１の炭化珪素領域と第２の炭化珪素領域に電気的に接続された金属層と、を備え、第１の炭化珪素領域に含まれる金属元素の中で、炭化珪素の結晶構造の炭素サイトに位置する金属元素の割合が炭化珪素の結晶構造の格子間に位置する金属元素の割合よりも高く、第２の炭化珪素領域に含まれる金属元素の中で、炭化珪素の結晶構造の格子間に位置する金属元素の割合が炭化珪素の結晶構造の炭素サイトに位置する金属元素の割合よりも高い。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型トランジスタである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（金属層）、金属シリサイド層１３（導電層）、ドレイン電極１４、ゲート絶縁層１６、ゲート電極２０、層間絶縁層２２を備える。
ソース電極１２は、金属層の一例である。金属シリサイド層１３は、導電層の一例である。
炭化珪素層１０は、ドレイン領域２４、ドリフト領域２６、ｐウェル領域２８、ソース領域３０（第１の炭化珪素領域）、ｐウェルコンタクト領域３２（第２の炭化珪素領域）を含む。
炭化珪素層１０は、例えば、４Ｈ－ＳｉＣの単結晶である。炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。第２の面Ｐ２は、第１の面Ｐ１に対向する。第１の面Ｐ１は炭化珪素層１０の表面であり、第２の面Ｐ２は炭化珪素層１０の裏面である。
第１の実施形態で「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。ここで、第１の面Ｐ１は、炭化珪素層１０とゲート絶縁層１６の界面を含む仮想平面である。
以下、炭化珪素層１０の第１の面Ｐ１がシリコン面に対し０度以上１０度以下傾斜した面、第２の面Ｐ２がカーボン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。炭化珪素層１０の第１の面Ｐ１がシリコン面に対し０度以上１０度以下のオフ角を備える。
ドレイン領域２４は、ｎ＋型のＳｉＣである。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ドリフト領域２６は、ｎ－型のＳｉＣである。ドリフト領域２６は、ドレイン領域２４と第１の面Ｐ１との間に位置する。ドリフト領域２６の一部は、第１の面Ｐ１に接する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上２×１０１６ｃｍ－３以下である。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度より低い。
ドリフト領域２６は、例えば、ドレイン領域２４上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域２６の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域２８は、ｐ型のＳｉＣである。ｐウェル領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ｐウェル領域２８の一部は、第１の面Ｐ１に接する。
ｐウェル領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域２８のｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である。
ｐウェル領域２８の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、ｐウェル領域２８と第１の面Ｐ１との間に位置する。ソース領域３０の一部は、第１の面Ｐ１に接する。ソース領域３０は、第１の方向に延びる。
ソース領域３０は、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３ｃｍ以下である。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度より高い。
ソース領域３０の深さは、ｐウェル領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ソース領域３０は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素（Ｍ）を含む。ソース領域３０の金属元素（Ｍ）の濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０に含まれる金属元素（Ｍ）の中で、炭化珪素の結晶構造の炭素サイトに位置する金属元素（Ｍ）の割合が炭化珪素の結晶構造の格子間に位置する金属元素（Ｍ）の割合よりも高い。
ｐウェルコンタクト領域３２は、ｐ＋型のＳｉＣである。ｐウェルコンタクト領域３２は、ｐウェル領域２８と第１の面Ｐ１との間に位置する。ｐウェルコンタクト領域３２は、ソース領域３０に隣り合う。ｐウェルコンタクト領域３２は、ソース領域３０に接する。
ｐウェルコンタクト領域３２は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域３２のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。ｐウェルコンタクト領域３２のｐ型不純物濃度は、ｐウェル領域２８のｐ型不純物濃度よりも高い。
ｐウェルコンタクト領域３２の深さは、ｐウェル領域２８の深さよりも浅い。ｐウェルコンタクト領域３２の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐウェルコンタクト領域３２は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素（Ｍ）を含む。ｐウェルコンタクト領域３２の金属元素（Ｍ）の濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐウェルコンタクト領域３２に含まれる金属元素（Ｍ）の中で、炭化珪素の結晶構造の格子間に位置する金属元素（Ｍ）の割合が炭化珪素の結晶構造の炭素サイトに位置する金属元素（Ｍ）の割合よりも高い。
ゲート絶縁層１６は、炭化珪素層１０とゲート電極２０との間に位置する。ゲート絶縁層１６は、ｐウェル領域２８とゲート電極２０との間に位置する。
ゲート絶縁層１６は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層１６は例えば、酸化シリコンである。ゲート絶縁層１６の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層１６とｐウェル領域２８は接する。ゲート絶縁層１６の近傍のｐウェル領域２８が、ＭＯＳＦＥＴ１００のチャネル領域となる。
ゲート電極２０は、炭化珪素層１０の第１の面Ｐ１側に位置する。ゲート電極２０は、ゲート絶縁層１６の上に設けられる。ゲート電極２０は、ドリフト領域２６、ソース領域３０、及び、ｐウェル領域２８との間に、ゲート絶縁層１６を挟む。
ゲート電極２０は、導電体である。ゲート電極２０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。ゲート電極２０は、例えば、窒化チタン、窒化タングステン、タングステン、アルミニウム、銅、ルテニウム、コバルト、ニッケル、コバルトシリサイド、ニッケルシリサイドなどの金属でも構わない。ゲート電極２０は、上記金属のいずれか一つとｎ型不純物又はｐ型不純物を含む多結晶シリコンとの積層構造でも構わない。
層間絶縁層２２は、ゲート電極２０上に形成される。層間絶縁層２２は、ゲート電極２０とソース電極１２を電気的に分離する。層間絶縁層２２は、例えば、酸化シリコンである。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、ソース領域３０とｐウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ｐウェル領域２８に電位を与えるｐウェル電極としても機能する。ソース電極１２は、金属シリサイド層１３に接する。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、アルミニウム、アルミニウム合金、タングステン、銅である。
ソース電極１２は、金属シリサイド層１３との間に、例えば、図示しないバリアメタル膜を含んでいても構わない。バリアメタル膜は、例えば、チタン又は窒化チタンである。
金属シリサイド層１３は、炭化珪素層１０とソース電極１２との間に設けられる。金属シリサイド層１３は、導電層の一例である。金属シリサイド層１３は、炭化珪素層１０に接する。金属シリサイド層１３は、ソース電極１２に接する。
金属シリサイド層１３は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含む。金属シリサイド層１３は、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、又は、クロムシリサイドを含む。金属シリサイド層１３は、例えば、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、又は、クロムシリサイドである。
金属シリサイド層１３の、炭化珪素層１０の第１の面Ｐ１の法線方向の厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、ドレイン領域２４に接する。ドレイン電極１４は、ドレイン領域２４に電気的に接続される。
ドレイン電極１４は、例えば、ニッケルである。ニッケルは、炭化珪素層１０と反応してニッケルシリサイドを形成しても構わない。ニッケルシリサイドは、例えば、ＮｉＳｉ、Ｎｉ２Ｓｉである。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、炭化珪素層の第１の領域にｎ型不純物をイオン注入し、炭化珪素層の第２の領域にｐ型不純物をイオン注入し、ｎ型不純物及びｐ型不純物を活性化する第１の熱処理を行い、第１の領域の炭素欠損を増加させる処理を行い、第２の領域の炭素欠損を減少させる処理を行い、炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含む第１の金属膜を形成し、９００℃未満の温度で、炭化珪素層と第１の金属膜とを反応させて金属元素を含む金属シリサイド層を形成する第２の熱処理を行い、炭化珪素層の上に、第１の金属膜と異なる化学組成の第２の金属膜を形成する。
図２は、第１の実施形態の半導体装置の製造方法を例示する工程フロー図である。図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５は、図１に対応する断面を示す。
以下、金属元素（Ｍ）がニッケル（Ｎｉ）である場合を例に説明する。
図２に示すように、半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、Ａｌイオン注入（ステップＳ１０２）、Ｐイオン注入（ステップＳ１０４）、Ａｒイオン注入（ステップＳ１０６）、Ａｌイオン注入（ステップＳ１０８）、Ｃイオン注入（ステップＳ１１０）、活性化アニール（ステップＳ１１２）、ゲート絶縁層形成（ステップＳ１１４）、ゲート電極形成（ステップＳ１１６）、層間絶縁層形成（ステップＳ１１８）、ニッケル膜形成（ステップＳ１２０）、シリサイド化アニール（ステップＳ１２２）、未反応ニッケル膜除去（ステップＳ１２４）、アルミニウム膜及びソース電極形成（ステップＳ１２６）、ドレイン電極形成（ステップＳ１２８）を備える。
ステップＳ１００では、炭化珪素層１０を準備する（図３）。炭化珪素層１０は、ｎ＋型のドレイン領域２４とｎ－型のドリフト領域２６を備える。ドリフト領域２６は、例えば、ｎ＋型のドレイン領域２４上にエピタキシャル成長法により形成される。炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。
次に、フォトリソグラフィとエッチングによるパターニングにより、例えば酸化シリコンの第１のマスク材４０を形成する。ステップＳ１０２では、この第１のマスク材４０をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２６にイオン注入し、ｐウェル領域２８を形成する（図４）。
次に、フォトリソグラフィとエッチングによるパターニングにより、例えば酸化シリコンの第２のマスク材４２を形成する。ステップＳ１０４では、この第２のマスク材４２をイオン注入マスクとして用いて、ｎ型不純物であるリン（Ｐ）をｐウェル領域２８にイオン注入し、ソース領域３０を形成する（図５）。ソース領域３０が形成される領域が、第１の領域の一例である。
ステップＳ１０６では、第２のマスク材４２をイオン注入マスクとして用いて、アルゴン（Ａｒ）をソース領域３０にイオン注入する（図６）。ソース領域３０へのアルゴンのイオン注入は、第１の領域の炭素欠損（Ｃａｒｂｏｎ Ｖａｃａｎｃｙ）を増加させる処理の一例である。アルゴンのイオン注入により、ソース領域３０の炭化珪素の結合が切れ、ソース領域３０の炭素欠損が増加する。
次に、フォトリソグラフィとエッチングによるパターニングにより、例えば酸化シリコンの第３のマスク材４４を形成する。ステップＳ１０８では、この第３のマスク材４４をイオン注入マスクとして用いて、ｐウェル領域２８にアルミニウム（Ａｌ）をイオン注入しｐウェルコンタクト領域３２を形成する（図７）。ｐウェルコンタクト領域３２が形成される領域が、第２の領域の一例である。
ステップＳ１１０では、第３のマスク材４４をイオン注入マスクとして用いて、ｐウェルコンタクト領域３２に炭素（Ｃ）をイオン注入する（図８）。ｐウェルコンタクト領域３２への炭素のイオン注入は、第２の領域の炭素欠損を減少させる処理の一例である。炭素のイオン注入により、ｐウェルコンタクト領域３２の炭素欠損が炭素で埋められ、炭素欠損が減少する。
ステップＳ１１２では、活性化アニールが行われる（図９）。活性化アニールは、ｐウェル領域２８及びｐウェルコンタクト領域３２のｐ型不純物、及び、ソース領域３０のｎ型不純物の活性化を行う。活性化アニールは、第１の熱処理の一例である。
活性化アニールは、例えば、アルゴン（Ａｒ）を含む雰囲気中で行う。活性化アニールは、例えば、アルゴン（Ａｒ）ガスのような不活性ガス雰囲気で行う。活性化アニールの温度は、例えば、１６００℃以上２０００℃以下である。
ステップＳ１１４では、例えば、酸化シリコン膜のゲート絶縁層１６がＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）あるいは熱酸化法により形成される。そして、ステップＳ１１６では、ゲート絶縁層１６上に、例えば、多結晶シリコンのゲート電極２０が形成される（図１０）。
ステップＳ１１８では、ゲート電極２０上に、例えば、酸化シリコン膜の層間絶縁層２２が形成される（図１１）。
ステップＳ１２０では、炭化珪素層１０の上にニッケル膜４８を形成する（図１２）。ニッケル膜４８は、第１の金属膜の一例である。ニッケル膜４８は、例えば、スパッタ法を用いて形成する。
ステップＳ１２２では、シリサイド化アニール（ｓｉｌｉｃｉｄａｔｉｏｎ ａｎｎｅａｌ）を行う。シリサイド化アニールにより、炭化珪素層１０とニッケル膜４８とを反応させてニッケルシリサイド層５０を形成する（図１３）。ニッケルシリサイド層５０は、金属シリサイド層１３の一例である。
シリサイド化アニールは、例えば、窒素を含む雰囲気中で行う。シリサイド化アニールは、例えば、窒素ガスを含む雰囲気中で行う。シリサイド化アニールの温度は、例えば、５００℃以上９００℃未満である。
シリサイド化アニールの際に、ニッケル膜４８から炭化珪素層１０の中にニッケルが拡散する。ソース領域３０及びｐウェルコンタクト領域３２にニッケルが拡散する。
ステップＳ１２４では、未反応のニッケル膜４８を除去する（図１４）。未反応ニッケル膜は、例えば、ウェットエッチングにより除去する。
その後、ステップＳ１２６で、ニッケルシリサイド層５０の上にアルミニウム膜５１を形成する（図１５）。アルミニウム膜５１は、第２の金属膜の一例である。アルミニウム膜５１は、例えば、スパッタ法により形成される。
アルミニウム膜５１は、パターニングされ最終的にソース電極１２となる。
ステップＳ１２８では、炭化珪素層１０のソース電極１２と反対側に、導電性のドレイン電極１４が形成される。言い換えれば、ソース電極１２との間にドリフト領域２６を挟んでドレイン電極１４が形成される。ドレイン電極１４は、例えば、ニッケル膜のスパッタにより形成される。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いたＭＯＳＦＥＴ１００では、オン抵抗を低減するために、ｎ型のソース領域３０とソース電極１２との間のコンタクト抵抗を低減することが望まれる。また、安定した動作を実現するために、ｐ型のｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗を低減することが望まれる。ｎ型のソース領域３０とソース電極１２との間のコンタクト抵抗、及び、ｐ型のｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗の両方を同時に低減することが望まれる。
ＭＯＳＦＥＴ１００では、ソース領域３０とソース電極１２との間、及び、ｐウェルコンタクト領域３２とソース電極１２との間に金属シリサイド層１３が設けられる。金属シリサイド層１３を用いることにより、ソース領域３０とソース電極１２との間のコンタクト抵抗、及び、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗が低減される。
一般に、ｎ型の炭化珪素領域と金属シリサイド層との間の接触抵抗は、シリサイド化アニールの温度が高くなるほど低減することが知られている。一方、ｐ型の炭化珪素領域と金属シリサイド層との間の接触抵抗は、シリサイド化アニールの温度が高くなるほど増加することが知られている。
このため、ｎ型のソース領域３０とソース電極１２との間のコンタクト抵抗、及び、ｐ型のｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗の両方を同時に低減することは困難である。
金属シリサイド層に含まれる金属元素（Ｍ）が、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つである場合、発明者による第１原理計算の結果、以下の事実が明らかになった。
すなわち、金属元素（Ｍ）は、９００℃以上の高温では炭化珪素の結晶構造の炭素サイトに入りやすく、９００℃未満の低温では炭化珪素の結晶構造の格子間に入りやすいことが明らかになった。また、炭素サイトに入った金属元素（Ｍ）はドナーとして機能し、格子間に入った金属元素（Ｍ）はアクセプタとして機能することが明らかになった。
図１６及び図１７は、第１の実施形態の半導体装置の作用及び効果を示す図である。図１６及び図１７は、炭化珪素のバンド図である。
図１６は、炭化珪素の結晶構造の炭素サイトに金属元素（Ｍ）が入った場合の説明図である。図１６（ａ）は炭化珪素層に金属元素（Ｍ）が存在してない場合、図１６（ｂ）は炭化珪素層に金属元素（Ｍ）が存在する場合である。
図１６（ｂ）に示すように、金属元素（Ｍ）が炭化珪素の結晶構造の炭素サイトに入った場合、伝導帯下端に金属元素（Ｍ）によるドナーレベルが形成され、電子が伝導帯に供給されるようになる。金属元素（Ｍ）がドナーとして機能する。
図１７は、炭化珪素の結晶構造の格子間に金属元素（Ｍ）が入った場合の説明図である。図１７（ａ）は炭化珪素層に金属元素（Ｍ）が存在してない場合、図１７（ｂ）は炭化珪素層に金属元素（Ｍ）が存在する場合である。
図１７（ｂ）に示すように、金属元素（Ｍ）が炭化珪素の結晶構造の格子間に入った場合、価電子帯上端に金属元素（Ｍ）によるアクセプタレベルが形成され、電子がアクセプタレベルに供給され、価電子帯にホールが形成される。金属元素（Ｍ）がアクセプタとして機能する。
上記計算結果から、ｎ型の炭化珪素領域と金属シリサイド層との間の接触抵抗が、シリサイド化アニールの温度が高くなるほど低減する理由は、以下のように考えられる。すなわち、金属シリサイド層を形成する際に金属膜からｎ型の炭化珪素領域に拡散した金属元素は、シリサイド化アニールの温度が高いと、炭化珪素の結晶構造の炭素サイトに入りドナーとなる。このため、ｎ型の炭化珪素領域のドナー濃度が高くなる。したがって、ｎ型の炭化珪素領域と金属シリサイド層との間のショットキー障壁が低下し、トンネル電流が流れやすくなり、接触抵抗が低減する。
また、上記計算結果から、ｐ型の炭化珪素領域と金属シリサイド層との間の接触抵抗が、シリサイド化アニールの温度が高くなるほど増加する理由は、以下のように考えられる。すなわち、金属シリサイド層を形成する際に金属膜からｐ型の炭化珪素領域に拡散した金属元素は、シリサイド化アニールの温度が高いと、炭化珪素の結晶構造の炭素サイトに入りドナーとなる。このため、ｐ型の炭化珪素領域のアクセプタ濃度が相殺されて低くなる。したがって、ｐ型の炭化珪素領域と金属シリサイド層との間のショットキー障壁が上昇し、トンネル電流が流れにくくなり、接触抵抗が増加する。
第１の実施形態のＭＯＳＦＥＴ１００では、ソース領域３０に含まれる金属元素（Ｍ）の中で、炭化珪素の結晶構造の炭素サイトに位置する金属元素（Ｍ）の割合が炭化珪素の結晶構造の格子間に位置する金属元素（Ｍ）の割合よりも高い。
このため、ソース領域３０に含まれる金属元素（Ｍ）は、主に、ドナーとして機能する。したがって、ソース領域３０のドナー濃度が高くなり、ソース領域３０と金属シリサイド層１３との間のショットキー障壁が低下し、トンネル電流が流れやすくなる。そして、ソース領域３０と金属シリサイド層１３との間の接触抵抗が低減する。よって、ソース領域３０とソース電極１２との間のコンタクト抵抗が低減する。
また、第１の実施形態のＭＯＳＦＥＴ１００では、ｐウェルコンタクト領域３２に含まれる金属元素（Ｍ）の中で、炭化珪素の結晶構造の格子間に位置する金属元素（Ｍ）の割合が炭化珪素の結晶構造の炭素サイトに位置する金属元素（Ｍ）の割合よりも高い。
このため、ｐウェルコンタクト領域３２に含まれる金属元素（Ｍ）は、主に、アクセプタとして機能する。したがって、ｐウェルコンタクト領域３２のアクセプタ濃度が高くなり、ｐウェルコンタクト領域３２と金属シリサイド層１３との間のショットキー障壁が低下し、トンネル電流が流れやすくなる。そして、ｐウェルコンタクト領域３２と金属シリサイド層１３との間の接触抵抗が低減する。よって、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗が低減する。
ソース領域３０とソース電極１２との間のコンタクト抵抗を低減する観点から、ソース領域３０の金属元素（Ｍ）の濃度は、１×１０１８ｃｍ－３以上であることが好ましく、１×１０１９ｃｍ－３以上であることがより好ましく、１×１０２０ｃｍ－３以上であることが更に好ましい。
また、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗を低減する観点から、ｐウェルコンタクト領域３２の金属元素（Ｍ）の濃度は、１×１０１８ｃｍ－３以上であることが好ましく、１×１０１９ｃｍ－３以上であることがより好ましく、１×１０２０ｃｍ－３以上であることが更に好ましい。
第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、ソース領域３０が形成される第１の領域の炭素欠損を増加させる処理を行う。第１の領域の炭素欠損を増加させる処理を行うことで、ソース領域３０の金属元素（Ｍ）が、炭化珪素の結晶構造の炭素サイトに入りやすくなる。シリサイド化アニールを９００℃未満に低温化しても、金属元素（Ｍ）が、炭化珪素の結晶構造の炭素サイトに入りやすくなる。よって、ソース電極１２のドナー濃度が高くなる。
第１の領域の炭素欠損を増加させる処理は、例えば、第１の領域へのアルゴン（Ａｒ）のイオン注入である。例えば、アルゴン（Ａｒ）のイオン注入に、ソース領域３０を形成するｎ型不純物のイオン注入と同一の第２のマスク材４２を用いる。この場合、アルゴン（Ａｒ）のイオン注入は、活性化アニールの前に行われる。なお、第１の領域へのアルゴン（Ａｒ）のイオン注入を活性化アニールの後に行うことも可能である。
また、第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、ｐウェルコンタクト領域３２が形成される第２の領域の炭素欠損を低減させる処理を行う。第２の領域の炭素欠損を低減させる処理を行うことで、ｐウェルコンタクト領域３２中の金属元素（Ｍ）が、炭化珪素の結晶構造の格子間に入りやすくなる。シリサイド化アニールを９００℃未満に低温化した場合、金属元素（Ｍ）が、炭化珪素の結晶構造の格子間に更に入りやすくなる。よって、ｐウェルコンタクト領域３２のアクセプタ濃度が高くなる。
第２の領域の炭素欠損を低減させる処理は、例えば、第２の領域への炭素（Ｃ）のイオン注入である。例えば、炭素（Ｃ）のイオン注入に、ｐウェルコンタクト領域３２を形成するｐ型不純物のイオン注入と同一の第３のマスク材４４を用いる。この場合、炭素（Ｃ）のイオン注入は、活性化アニールの前に行われる。なお、第２の領域への炭素（Ｃ）のイオン注入を活性化アニールの後に行うことも可能である。
ソース領域３０のドナー濃度を高くする観点から、シリサイド化アニールの温度は、５００℃以上であることが好ましく、６００℃以上であることがより好ましく、７００℃以上であることが更に好ましく、８００℃以上であることが最も好ましい。第１の実施形態のＭＯＳＦＥＴ１００の製造方法では、前もって、炭素欠損を大量に生成し、金属元素（Ｍ）を拡散させている。本来、９００℃未満のアニールでは、金属元素は格子間にとどまる方が安定だが、炭素欠損があると、優先的に炭素欠損に入り安定化する。つまり、９００℃未満のアニール温度にて、長時間アニールを行えば、前もって作成した炭素欠損に金属元素を導入することができる。導入量は、前もって作成した炭素欠損量となるので、必要な量の炭素欠損を作成しておくこと、それに見合った金属を拡散させるだけの時間を十分にとることが肝要である。９００℃未満でのアニールであるにも関わらず、従来の９００℃以上でのアニールよりも、大量の金属を炭素位置の導入することが可能である。炭素欠損の導入量としては、１×１０１８ｃｍ－３以上が好ましく、１×１０１９ｃｍ－３以上が更に好ましい。結晶欠陥量を抑える観点からは、１×１０２２ｃｍ－３以下が好ましく、１×１０２１ｃｍ－３以下が更に好ましい。
ｐウェルコンタクト領域３２のアクセプタ濃度を高くする観点から、シリサイド化アニールの温度は、９００℃未満であることが好ましい。炭素欠損を減少させる処理を行うことで、炭素欠損量は１０１２ｃｍ－３未満に、更に１０１１ｃｍ－３程度にしているので、９００℃未満であれば、金属が炭素位置に入り、ドナーが増えることは考えなくてよい。しかし、シリサイド化アニールの温度が、９００℃を超えると、金属が炭素位置に入り始めるため、炭素欠損を減少させる処理をしていても、アクセプタ濃度が低減してしまう。一方で、シリサイド化アニールの温度が高い程、格子間への拡散量が増えるので、９００℃未満であるが、できる限り高い温度での処理が望まれる。よって、シリサイド化アニールの温度は、少なくとも５００℃以上が好ましく、５５０℃以上がより好ましく、６００℃以上が更に好ましい。
第１の実施形態のＭＯＳＦＥＴ１００及びその製造方法によれば、ソース領域３０とソース電極１２との間のコンタクト抵抗と、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗との両方が同時に低減する。したがって、ＭＯＳＦＥＴ１００の、オン抵抗が低減し、安定した動作が実現する。
以上、第１の実施形態によれば、炭化珪素層と金属電極との間のコンタクト抵抗の低減が可能な半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、炭素欠損を増加させる処理は、第１の領域に電子線を照射する処理であり、炭素欠損を減少させる処理は、第２の領域をメタンガスを含む雰囲気中に晒す処理である点で、第１の実施形態の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置の製造方法は、図１に示す縦型のＭＯＳＦＥＴ１００を製造する製造方法の一例である。
図１８は、第２の実施形態の半導体装置の製造方法を例示する工程フロー図である。
図１８に示すように、半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、Ａｌイオン注入（ステップＳ１０２）、Ｐイオン注入（ステップＳ１０４）、電子線照射（ステップＳ２０６）、Ａｌイオン注入（ステップＳ１０８）、メタンガスアニール（ステップＳ２１０）、活性化アニール（ステップＳ１１２）、ゲート絶縁層形成（ステップＳ１１４）、ゲート電極形成（ステップＳ１１６）、層間絶縁層形成（ステップＳ１１８）、ニッケル膜形成（ステップＳ１２０）、シリサイド化アニール（ステップＳ１２２）、未反応ニッケル膜除去（ステップＳ１２４）、アルミニウム膜及びソース電極形成（ステップＳ１２６）、ドレイン電極形成（ステップＳ１２８）を備える。
電子線照射（ステップＳ２０６）及びメタンガスアニール（ステップＳ２１０）以外は、第１の実施形態の半導体装置の製造方法と同様である。
ステップＳ２０６では、第２のマスク材４２をマスクとして用いて、電子線をソース領域３０に照射する。ソース領域３０への電子線照射は、第１の領域の炭素欠損を増加させる処理の一例である。電子線照射により、ソース領域３０の炭化珪素の結合が切れ、ソース領域３０の炭素欠損が増加する。
ステップＳ２１０は、メタンガス（ＣＨ４）を含む雰囲気中でのアニールである。メタンガスアニールにより、ｐウェルコンタクト領域３２をメタンガス（ＣＨ４）を含む雰囲気中に晒す。メタンガスアニールは、第２の領域の炭素欠損を減少させる処理の一例である。メタンガスアニールにより、ｐウェルコンタクト領域３２の炭素欠損が炭素で埋められ、炭素欠損が減少する。
以上、第２の実施形態によれば、第１の実施形態と同様、炭化珪素層と金属電極との間のコンタクト抵抗の低減が可能な半導体装置が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、導電層の炭素濃度が１×１０１７ｃｍ－３以下である点で、第１の実施形態の半導体装置と異なる。また、第３の実施形態の半導体装置の製造方法は、第２の熱処理は、二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で行う点で異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、縦型のＭＯＳＦＥＴである。第３の実施形態のＭＯＳＦＥＴは、電子をキャリアとするｎチャネル型トランジスタである。第３の実施形態の半導体装置は、図１に示す構造と同様の構造を備える。
金属シリサイド層１３は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含む。金属シリサイド層１３は、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、又は、クロムシリサイドを含む。金属シリサイド層１３は、例えば、ニッケルシリサイド、パラジウムシリサイド、プラチナシリサイド、又は、クロムシリサイドである。
金属シリサイド層１３の炭素濃度は、１×１０１７ｃｍ－３以下である。
金属シリサイド層１３におけるシリコン（Ｓｉ）に対する金属元素（Ｍ）の原子比（Ｍ／Ｓｉ）は、例えば、１．２以上である。例えば、金属シリサイド層１３がニッケルシリサイドであるとする。ニッケルは、Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２という組成式で表される複数のシリサイド相を有する。Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２の、シリコン（Ｓｉ）に対するニッケルの原子比（Ｎｉ／Ｓｉ）は、それぞれ２．６、２．０、１．０、０．５である。
図１９は、第３の実施形態の半導体装置の元素濃度分布を示す図である。図１９は、ソース電極１２、金属シリサイド層１３、及び、ｐウェルコンタクト領域３２の中の、元素濃度分布を示す図である。図１９は、第１の面Ｐ１の法線方向の元素分布を示す図である。図１９は、ｐウェルコンタクト領域３２に含まれるｐ型不純物がアルミニウム（Ａｌ）であり、ソース電極１２がアルミニウムを含む場合である。
金属シリサイド層１３の炭素濃度は、１×１０１７ｃｍ－３以下である。金属シリサイド層１３の炭素濃度は、１×１０１６ｃｍ－３以下である。
金属シリサイド層１３の炭素濃度は、例えば、ｐウェルコンタクト領域３２及び金属シリサイド層１３との間の界面（図１９中の界面Ｘ）、及び、ソース電極１２及び金属シリサイド層１３との間の界面（図１９中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１３の炭素濃度は、例えば、金属シリサイド層１３の中央部の炭素濃度で代表させる。
ソース電極１２の炭素濃度は、１×１０１７ｃｍ－３以下である。ソース電極１２の炭素濃度は、１×１０１６ｃｍ－３以下である。
ソース電極１２の炭素濃度は、例えば、ソース電極１２及び金属シリサイド層１３との間の界面（図１９中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。
ｐウェルコンタクト領域３２及び金属シリサイド層１３のアルミニウムの濃度分布が、ｐウェルコンタクト領域３２及び金属シリサイド層１３との間の界面（図１９中の界面Ｘ）にピークを有する。アルミニウムの濃度分布のピークのアルミニウム濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
金属シリサイド層１３のアルミニウム濃度は１×１０１７ｃｍ－３以下である。金属シリサイド層１３のアルミニウム濃度は１×１０１６ｃｍ－３以下である。
金属シリサイド層１３のアルミニウム濃度は、例えば、ｐウェルコンタクト領域３２及び金属シリサイド層１３との間の界面（図１９中の界面Ｘ）、及び、ソース電極１２及び金属シリサイド層１３との間の界面（図１９中の界面Ｙ）から所定の距離以上離れた領域のアルミニウム濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１３のアルミニウム濃度は、例えば、金属シリサイド層１３の中央部のアルミニウム濃度で代表させる。
図２０は、第３の実施形態の半導体装置の元素濃度分布を示す図である。図２０は、ソース電極１２、金属シリサイド層１３、及び、ソース領域３０の中の、元素濃度分布を示す図である。図２０は、第１の面Ｐ１の表面の法線方向の元素分布を示す図である。図２０は、ソース領域３０に含まれるｎ型不純物がリン（Ｐ）の場合である。
金属シリサイド層１３の炭素濃度は、１×１０１７ｃｍ－３以下である。金属シリサイド層１３の炭素濃度は、１×１０１６ｃｍ－３以下である。
金属シリサイド層１３の炭素濃度は、例えば、ソース領域３０及び金属シリサイド層１３との間の界面（図２０中の界面Ｘ）、及び、ソース電極１２及び金属シリサイド層１３との間の界面（図２０中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１３の炭素濃度は、例えば、金属シリサイド層１３の中央部の炭素濃度で代表させる。
ソース電極１２の炭素濃度は、１×１０１７ｃｍ－３以下である。ソース電極１２の炭素濃度は、１×１０１６ｃｍ－３以下である。
ソース電極１２の炭素濃度は、例えば、ソース電極１２及び金属シリサイド層１３との間の界面（図２０中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。
ソース領域３０及び金属シリサイド層１３のリンの濃度分布が、ソース領域３０及び金属シリサイド層１３との間の界面（図２０中の界面Ｘ）にピークを有する。リンの濃度分布のピークのリン濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
金属シリサイド層１３のリン濃度は１×１０１７ｃｍ－３以下である。金属シリサイド層１３のリン濃度は１×１０１６ｃｍ－３以下である。
金属シリサイド層１３のリン濃度は、例えば、ソース領域３０及び金属シリサイド層１３との間の界面（図２０中の界面Ｘ）、及び、ソース電極１２及び金属シリサイド層１３との間の界面（図２０中の界面Ｙ）から所定の距離以上離れた領域のリン濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１３のリン濃度は、例えば、金属シリサイド層１３の中央部のリン濃度で代表させる。
第３の実施形態の半導体装置の製造方法は、シリサイド化アニールを、二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で行う。シリサイド化アニールの温度は、例えば、５００℃以上９００℃未満である。シリサイド化アニールは、第２の熱処理の一例である。
第３の実施形態の半導体装置の製造方法は、シリサイド化アニールの条件以外は、第１の実施形態の半導体装置の製造方法と同様である。
以下、第３の実施形態の半導体装置の及び半導体装置の製造方法の作用及び効果について説明する。
第３の実施形態のＭＯＳＦＥＴは、金属シリサイド層１３の中の炭素濃度が１×１０１７ｃｍ－３以下である。この構成により、炭化珪素層１０とソース電極１２との間のコンタクト抵抗が低減する。以下、詳述する。
シリサイド化アニールが、例えば、第１の実施形態のように、窒素を含む雰囲気中で行われる場合を考える。
シリサイド化アニールを、窒素を含む雰囲気中で行うと、炭化珪素層１０の余剰な炭素が炭素クラスタとして析出する。炭素クラスタは、炭化珪素層１０と金属シリサイド層１３との界面、金属シリサイド層１３の中、又は、金属シリサイド層１３とソース電極１２との界面に析出する。
多量の炭素クラスタは、炭化珪素層１０とソース電極１２との間のコンタクト抵抗を増大させる。また、多量の炭素クラスタにより、炭化珪素層１０と金属シリサイド層１３、又は、金属シリサイド層１３とソース電極１２が剥離するおそれがある。
図２１は、第１の実施形態の半導体装置の元素濃度分布を示す図である。第１の実施形態の半導体装置は、シリサイド化アニールを、窒素を含む雰囲気中で行って製造した以外は第３の実施形態の半導体装置と同様である。
図２１は、ソース電極１２、金属シリサイド層１３、及び、ｐウェルコンタクト領域３２の中の、元素濃度分布を示す図である。
金属シリサイド層１３の炭素濃度は、１×１０１８ｃｍ－３以上である。金属シリサイド層１３の炭素濃度は、１×１０１９ｃｍ－３以上である。
ソース電極１２の炭素濃度は、１×１０１７ｃｍ－３以上である。ソース電極１２の炭素濃度は、１×１０１８ｃｍ－３以上である。
ソース電極１２の炭素濃度は、金属シリサイド層１３の中の炭素がソース電極１２に拡散することで高くなると考えられる。
ｐウェルコンタクト領域３２及び金属シリサイド層１３のアルミニウムの濃度分布が、ｐウェルコンタクト領域３２から、ｐウェルコンタクト領域３２及び金属シリサイド層１３との間の界面（図２１中の界面Ｘ）に向かって低下する。界面Ｘのアルミニウムの濃度は、例えば、１×１０１９ｃｍ－３以下である。
金属シリサイド層１３のアルミニウム濃度は１×１０１７ｃｍ－３以上である。金属シリサイド層１３のアルミニウム濃度は１×１０１８ｃｍ－３以上である。
金属シリサイド層１３を形成する熱処理を、窒素を含む雰囲気中で行うと、余剰な炭素がアルミニウムと結合して、金属シリサイド層１３に炭素とアルミニウムの複合体（Ａｌ－Ｃペア）を安定に形成する。このため、ｐウェルコンタクト領域３２の中のアルミニウムが金属シリサイド層１３に吸いだされ、金属シリサイド層１３の中のアルミニウム濃度が増加すると考えられる。また、アルミニウムが金属シリサイド層１３に吸いだされることで、ｐウェルコンタクト領域３２の中のアルミニウム濃度が低下すると考えられる。
第３の実施形態のＭＯＳＦＥＴは、ｐウェルコンタクト領域３２と金属シリサイド層１３との界面、金属シリサイド層１３の中、又は、金属シリサイド層１３とソース電極１２との界面に存在する炭素クラスタの量が、第１の実施形態のＭＯＳＦＥＴ１００よりも少ない。第３の実施形態のＭＯＳＦＥＴには、例えば、炭素クラスタが存在しない。炭素クラスタの量が少ないため、金属シリサイド層１３中の炭素濃度が、第１の実施形態のＭＯＳＦＥＴ１００よりも低い。第３の実施形態のＭＯＳＦＥＴの金属シリサイド層１３中の炭素濃度は、例えば、１×１０１７ｃｍ－３以下である。
第３の実施形態のＭＯＳＦＥＴは、炭素クラスタの量が少ないため、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗が低減する。第３の実施形態のＭＯＳＦＥＴでは、炭素クラスタの量が少ないため、ｐウェルコンタクト領域３２と金属シリサイド層１３、又は、金属シリサイド層１３とソース電極１２が剥離するおそれが低減する。
第３の実施形態のＭＯＳＦＥＴは、金属シリサイド層１３を形成する熱処理を、二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で行うことで実現できる。二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で熱処理を行うことにより、第３の実施形態のＭＯＳＦＥＴの炭素クラスタの量を低減できる。
まず、金属シリサイド層１３を形成する熱処理を、二酸化炭素を含む雰囲気中で行う場合を考える。発明者による第１原理計算の結果、下記式（１）が成立することが明らかになった。
Ｃ＋ＣＯ２＝２ＣＯ＋２．８４ｅＶ ・・・式（１）
式（１）より、金属シリサイド層１３を形成する熱処理の際に余剰な炭素（Ｃ）と二酸化炭素（ＣＯ２）が共存する場合、反応して一酸化炭素（ＣＯ）になる方が安定であることが分かる。したがって、金属シリサイド層１３を形成する熱処理を、二酸化炭素を含む雰囲気中で行うことにより、余剰な炭素は一酸化炭素となって外方拡散し、炭素クラスタを形成しない。よって、第３の実施形態のＭＯＳＦＥＴの炭素クラスタの量が低減する。
次に、金属シリサイド層１３を形成する熱処理を、原子状水素を含む雰囲気中で行う場合を考える。発明者による第１原理計算の結果、下記式（２）が成立することが明らかになった。
Ｃ＋４Ｈ＝ＣＨ４＋１４．５２ｅＶ ・・・式（２）
式（２）より、金属シリサイド層１３を形成する熱処理の際に余剰な炭素（Ｃ）と原子状水素（Ｈ）が共存する場合、反応してメタン（ＣＨ４）になる方が安定であることが分かる。したがって、金属シリサイド層１３を形成する熱処理を、原子状水素を含む雰囲気中で行うことにより、余剰な炭素はメタンとなって外方拡散し、炭素クラスタを形成しない。よって、第３の実施形態のＭＯＳＦＥＴの炭素クラスタの量が低減する。
また、発明者による第１原理計算の結果、下記式（３）が成立することが明らかになった。
２Ｃ＋２Ｈ２＝ＣＨ４－４．４８ｅＶ ・・・式（３）
式（３）より、金属シリサイド層１３を形成する熱処理を水素ガス、すなわち、分子状水素（Ｈ２）を含む雰囲気で行う場合は、余剰な炭素（Ｃ）と分子状水素（Ｈ２）が共存する方が、メタン（ＣＨ４）になるよりも安定であることが分かる。したがって、余剰な炭素は残存し、炭素クラスタが形成される。
金属シリサイド層１３を形成する熱処理を、窒素を含む雰囲気中で行う場合は、余剰な炭素（Ｃ）と窒素の反応が生じない。このため、余剰な炭素は残存し、炭素クラスタが形成される。
第３の実施形態のＭＯＳＦＥＴにおいて、金属シリサイド層１３の炭素濃度が１×１０１７ｃｍ－３以下であることが好ましく、１×１０１６ｃｍ－３以下であることがより好ましい。炭素濃度が上記範囲を充足することにより、炭素クラスタの量が更に低減し、コンタクト抵抗が低減する。
第３の実施形態のＭＯＳＦＥＴは、ソース電極１２の炭素濃度が第１の実施形態のＭＯＳＦＥＴ１００と比べて低い。ソース電極１２の炭素濃度が高くなると、ソース電極１２の比抵抗が増加したり、信頼性が低下したりするおそれがあるため好ましくない。第３の実施形態のＭＯＳＦＥＴは、第１の実施形態のＭＯＳＦＥＴ１００と比較してソース電極１２の比抵抗の増加や、信頼性の低下が抑制される。
第３の実施形態のＭＯＳＦＥＴにおいて、金属シリサイド層１３におけるシリコン（Ｓｉ）に対する金属元素（Ｍ）の原子比（Ｍ／Ｓｉ）が１．２以上であることが好ましく、１．５以上であることがより好ましく、１．８以上であることが更に好ましい。金属シリサイドの比抵抗は、原子比（Ｍ／Ｓｉ）が高い方が低くなる。したがって、原子比（Ｍ／Ｓｉ）が上記範囲を充足することにより、金属シリサイドの比抵抗が低くなり、コンタクト抵抗が低減する。
金属シリサイド層１３を形成する熱処理の温度が、高くなると原子比（Ｍ／Ｓｉ）が低下する。したがって、金属シリサイド層１３を形成する熱処理の温度は９００℃未満であることが好ましく、８５０℃以下であることがより好ましく、８００℃以下であることが更に好ましく、７５０℃以下であることが最も好ましい。熱処理の温度が上記範囲を充足することにより、金属シリサイドの比抵抗が低くなり、コンタクト抵抗が低減する。
また、金属シリサイド層１３を形成する熱処理の温度を低温にすることで、余剰な炭素の外方拡散が進行しやすくなる。この観点からも、金属シリサイド層１３を形成する熱処理の温度は９００℃未満であることが好ましく、８５０℃以下であることがより好ましく、８００℃以下であることが更に好ましく、７５０℃以下であることが最も好ましい。
一方、シリサイド反応を十分に行う観点から、金属シリサイド層１３を形成する熱処理の温度は５００℃以上であることが好ましく、５５０℃以上であることがより好ましく、６００℃以上であることが更に好ましい。
例えば、金属元素がニッケル（Ｎｉ）であり、金属シリサイド層１３がニッケルシリサイドである場合を考える。ニッケルは、Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２というシリサイド相を有する。それぞれのシリサイド相の、シリコン（Ｓｉ）に対するニッケルの原子比（Ｎｉ／Ｓｉ）は、２．６、２．０、１．０、０．５である。
それぞれのシリサイド層の比抵抗は下記不等式を充足する。
Ｎｉ３１Ｓｉ１２＜Ｎｉ２Ｓｉ＜ＮｉＳｉ＜ＮｉＳｉ２
金属シリサイド層１３に含まれるＮｉ２Ｓｉの割合が、金属シリサイド層１３に含まれるＮｉＳｉよりも高いことが、コンタクト抵抗を低減する観点から好ましい。また、金属シリサイド層１３に含まれるニッケルシリサイドの中で、Ｎｉ２Ｓｉの割合が最も高いことが好ましい。
Ｎｉ３１Ｓｉ１２が安定な温度範囲は５５０℃未満、Ｎｉ２Ｓｉが安定な温度範囲は５５０℃から８００℃、ＮｉＳｉが安定な温度範囲は８００℃から１０００℃、ＮｉＳｉ２が安定な温度範囲は１０００℃以上である。
金属シリサイド層１３に含まれるＮｉ２Ｓｉの割合を高くする観点から、金属シリサイド層１３を形成する熱処理の温度は、８００℃以下であることが好ましく７５０℃以下であることがより好ましく、７００℃以下であることが更に好ましい。
第３の実施形態のＭＯＳＦＥＴでは、ｐウェルコンタクト領域３２及び金属シリサイド層１３のアルミニウムの濃度分布が、ｐウェルコンタクト領域３２及び金属シリサイド層１３との間の界面（図１９中の界面Ｘ）にピークを有する。したがって、ｐウェルコンタクト領域３２及び金属シリサイド層１３との間のショットキー障壁が低下し、トンネル電流が流れやすくなり、抵抗が低減する。よって、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗が低減する。
第３の実施形態のＭＯＳＦＥＴを製造する際、金属シリサイド層１３を形成する熱処理の際に発生する余剰の炭素が少なくなる。したがって、金属シリサイド層１３に形成される炭素とアルミニウムの複合体（Ａｌ－Ｃペア）の量も減少する。このため、炭化珪素層１０の中のアルミニウムの金属シリサイド層１３への吸出しも抑制される。したがって、金属シリサイド層１３の中のアルミニウム濃度は、第１の実施形態のＭＯＳＦＥＴ１００と比べて低減すると考えられる。また、第３の実施形態のＭＯＳＦＥＴのｐウェルコンタクト領域３２及び金属シリサイド層１３との間の界面（図１９中の界面Ｘ）のアルミニウム濃度が、第１の実施形態のＭＯＳＦＥＴ１００と比べて高くなると考えられる。
図２２は、第１の実施形態の半導体装置の元素濃度分布を示す図である。図２２は、ソース電極１２、金属シリサイド層１３、及び、ソース領域３０の中の、元素濃度分布を示す図である。
金属シリサイド層１３の炭素濃度は、１×１０１８ｃｍ－３以上である。金属シリサイド層１３の炭素濃度は、１×１０１９ｃｍ－３以上である。
ソース電極１２の炭素濃度は、１×１０１７ｃｍ－３以上である。ソース電極１２の炭素濃度は、１×１０１８ｃｍ－３以上である。
ソース電極１２の炭素濃度は、金属シリサイド層１３の中の炭素がソース電極１２に拡散することで高くなると考えられる。
第３の実施形態のＭＯＳＦＥＴは、ソース領域３０と金属シリサイド層１３との界面、金属シリサイド層１３の中、又は、金属シリサイド層１３とソース電極１２との界面に存在する炭素クラスタの量が、第１の実施形態のＭＯＳＦＥＴ１００よりも少ない。第３の実施形態のＭＯＳＦＥＴには、例えば、炭素クラスタが存在しない。炭素クラスタの量が少ないため、金属シリサイド層１３中の炭素濃度が、第１の実施形態のＭＯＳＦＥＴ１００よりも低い。第３の実施形態のＭＯＳＦＥＴの金属シリサイド層１３中の炭素濃度は、例えば、１×１０１７ｃｍ－３以下である。
第３の実施形態のＭＯＳＦＥＴは、炭素クラスタの量が少ないため、ソース領域３０とソース電極１２との間のコンタクト抵抗が低減する。第３の実施形態のＭＯＳＦＥＴでは、炭素クラスタの量が少ないため、ソース領域３０と金属シリサイド層１３、又は、金属シリサイド層１３とソース電極１２が剥離するおそれが低減する。
第３の実施形態のＭＯＳＦＥＴは、炭素クラスタの量が少ないため、炭化珪素層１０とソース電極１２との間のコンタクト抵抗が低減する。第３の実施形態のＭＯＳＦＥＴでは、炭素クラスタの量が少ないため、炭化珪素層１０と金属シリサイド層１３、又は、金属シリサイド層１３とソース電極１２が剥離するおそれが低減する。
以上、第３の実施形態によれば、第１の実施形態より更に、炭化珪素層と金属電極との間のコンタクト抵抗の低減が可能な半導体装置が実現できる。また、金属シリサイド層とソース電極が剥離するおそれが低減し、第１の実施形態より信頼性の高い半導体装置が実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、金属層が炭化珪素層に接する点で、第１の実施形態と異なっている。また、第４の実施形態の半導体装置の製造方法は、金属シリサイド層を形成した後、第２の金属膜を形成する前に、金属シリサイド層を除去する点で、第１の実施形態の製造方法と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２３は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、縦型のＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型トランジスタである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（金属層）、ドレイン電極１４、ゲート絶縁層１６、ゲート電極２０、層間絶縁層２２を備える。
ソース電極１２は、金属層の一例である。
炭化珪素層１０は、ドレイン領域２４、ドリフト領域２６、ｐウェル領域２８、ソース領域３０（第１の炭化珪素領域）、ｐウェルコンタクト領域３２（第２の炭化珪素領域）を含む。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、ソース領域３０とｐウェルコンタクト領域３２とに電気的に接続される。ソース電極１２は、ｐウェル領域２８に電位を与えるｐウェル電極としても機能する。
ソース電極１２は、炭化珪素層１０に接する。ソース電極１２は、ソース領域３０に接する。ソース電極１２は、ｐウェルコンタクト領域３２に接する。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、アルミニウム、アルミニウム合金、タングステン、銅である。
ソース電極１２は、炭化珪素層１０との間に、例えば、図示しないバリアメタル膜を含んでいても構わない。バリアメタル膜は、例えば、チタン又は窒化チタンである。
ＭＯＳＦＥＴ２００は、例えば、第１の実施形態のＭＯＳＦＥ１００の半導体装置の製造方法において、金属シリサイド層１３を形成した後、アルミニウム膜５１の形成前に金属シリサイド層１３を除去することによって製造される。金属シリサイド層１３は、例えば、ウェットエッチングで除去される。
ＭＯＳＦＥＴ２００では、ソース領域３０のドナー濃度、及び、ｐウェルコンタクト領域３２のアクセプタ濃度が高い。したがって、ソース領域３０とソース電極１２が直接に接する構造であっても、ソース領域３０とソース電極１２との間のコンタクト抵抗が低くなる。また、ｐウェルコンタクト領域３２とソース電極１２が直接に接する構造であっても、ｐウェルコンタクト領域３２とソース電極１２との間のコンタクト抵抗が低くなる。
さらに、金属シリサイド層１３を除去することにより、金属シリサイド層１３の形成に伴って形成される炭素クラスタも同時に除去することが可能となる。したがって、炭化珪素層１０とソース電極１２との間のコンタクト抵抗が低減する。また、炭化珪素層１０とソース電極１２が剥離するおそれがなくなる。
以上、第４の実施形態によれば、第１の実施形態より更に、炭化珪素層と金属電極との間のコンタクト抵抗の低減が可能な半導体装置が実現できる。また、ソース電極が剥離するおそれがなくなり、第１の実施形態より信頼性の高い半導体装置が実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、ゲート電極がトレンチの中に設けられる点で、第１の実施形態の半導体装置と異なる。以下、以下、第１の実施形態と重複する内容については、一部記述を省略する。
図２４は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、縦型のＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、ゲート電極がトレンチの中に設けられるトレンチゲート構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型トランジスタである。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（金属層）、金属シリサイド層１３（導電層）、ドレイン電極１４、ゲート絶縁層１６、ゲート電極２０、層間絶縁層２２を備える。
ソース電極１２は、金属層の一例である。金属シリサイド層１３は、導電層の一例である。
炭化珪素層１０は、ドレイン領域２４、ドリフト領域２６、ｐウェル領域２８、ソース領域３０（第１の炭化珪素領域）、ｐウェルコンタクト領域３２（第２の炭化珪素領域）、トレンチ６０を含む。
トレンチ６０は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。トレンチ６０の深さは、ｐウェル領域２８の深さよりも深い。
ゲート絶縁層１６はトレンチ６０の中に設けられる。ゲート電極２０はトレンチ６０の中に設けられる。ゲート電極２０はゲート絶縁層１６の上に設けられる。
第５の実施形態のＭＯＳＦＥＴ３００は、炭化珪素層１０にトレンチ６０を形成する。そして、トレンチ６０の中にゲート絶縁層１６及びゲート電極２０を形成する。その他の構成要素の製造方法は、第１の実施形態のＭＯＳＦＥＴ１００の製造方法と同様である。
第５の実施形態のＭＯＳＦＥＴ３００によれば、トレンチゲート構造を備えることにより微細化が可能となり、単位面積当たりのオン抵抗が低減できる。
以上、第２の実施形態によれば、第１の実施形態と同様、炭化珪素層と金属電極との間のコンタクト抵抗の低減が可能な半導体装置が実現できる。また、第１の実施形態よりもオン抵抗の低減が可能な半導体装置が実現できる。
（第６の実施形態）
第６の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図２５は、第６の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２６は、第７の実施形態の車両の模式図である。第７の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両８００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２７は、第８の実施形態の車両の模式図である。第８の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第９の実施形態）
第９の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２８は、第９の実施形態の昇降機（エレベータ）の模式図である。第９の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１０００の特性が向上する。
以上、第１ないし第５の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は３Ｃ－ＳｉＣ、又は、６Ｈ－ＳｉＣの結晶構造の炭化珪素に適用することも可能である。
また、ダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等、その他の炭化珪素を用いた半導体装置にも本発明を適用することは可能である。
また、縦型のトランジスタではなく、ソース電極及びドレイン電極が炭化珪素層の同一の面に設けられる横型のトランジスタにも本発明を適用することは可能である。
なお、第１ないし第５の実施形態では、ｎ型不純物が窒素又はリンである場合を例に説明したが、ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、第１ないし第５の実施形態では、ｐ型不純物が、アルミニウムである場合を例に説明したが、ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
また、第１ないし第５の実施形態では、ソース領域３０とｐウェルコンタクト領域３２が接する場合を例に説明したが、ソース領域３０とｐウェルコンタクト領域３２が離間する半導体装置にも本発明を適用することは可能である。
また、第６ないし第９の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
また、第６ないし第９の実施形態において、第１の実施形態の半導体装置を適用する場合を例に説明したが、例えば、第２ないし第５の実施形態の半導体装置を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（金属層）
１３ 金属シリサイド層（導電層）
３０ ソース領域（第１の炭化珪素領域）
３２ ｐウェルコンタクト領域（第２の炭化珪素領域）
４８ ニッケル膜（第１の金属膜）
５１ アルミニウム膜（第２の金属膜）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (17)

  1. ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含むｎ型の第１の炭化珪素領域と、前記金属元素を含むｐ型の第２の炭化珪素領域と、を含む炭化珪素層と、
    前記第１の炭化珪素領域と前記第２の炭化珪素領域に電気的に接続された金属層と、
    を備え、
    前記第１の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合が炭化珪素の結晶構造の格子間に位置する前記金属元素の割合よりも高く、
    前記第２の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の格子間に位置する前記金属元素の割合が炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合よりも高い、半導体装置。
  2. 前記炭化珪素層と前記金属層との間に位置し、前記金属元素のシリサイドを含む導電層を、更に備える請求項１記載の半導体装置。
  3. ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含むｎ型の第１の炭化珪素領域と、前記金属元素を含むｐ型の第２の炭化珪素領域と、を含む炭化珪素層と、
    前記第１の炭化珪素領域と前記第２の炭化珪素領域に電気的に接続された金属層と、
    を備え、
    前記第１の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合が炭化珪素の結晶構造の格子間に位置する前記金属元素の割合よりも高く、
    前記第２の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の格子間に位置する前記金属元素の割合が炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合よりも高く、
    前記炭化珪素層と前記金属層との間に位置し、前記金属元素のシリサイドを含む導電層を、更に備え、
    前記導電層の炭素濃度が１×１０１７ｃｍ－３以下である半導体装置。
  4. 前記導電層におけるシリコン（Ｓｉ）に対する前記金属元素の原子比が１．２以上である請求項２又は請求項３記載の半導体装置。
  5. ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含むｎ型の第１の炭化珪素領域と、前記金属元素を含むｐ型の第２の炭化珪素領域と、を含む炭化珪素層と、
    前記第１の炭化珪素領域と前記第２の炭化珪素領域に電気的に接続された金属層と、
    を備え、
    前記第１の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合が炭化珪素の結晶構造の格子間に位置する前記金属元素の割合よりも高く、
    前記第２の炭化珪素領域に含まれる前記金属元素の中で、炭化珪素の結晶構造の格子間に位置する前記金属元素の割合が炭化珪素の結晶構造の炭素サイトに位置する前記金属元素の割合よりも高く、
    前記炭化珪素層と前記金属層との間に位置し、前記金属元素のシリサイドを含む導電層を、更に備え、
    前記第２の炭化珪素領域がアルミニウムを含み、前記第２の炭化珪素領域及び前記導電層の中のアルミニウムの濃度分布が、前記第２の炭化珪素領域と前記導電層との間の界面にピークを有する半導体装置。
  6. 前記第１の炭化珪素領域の前記金属元素の濃度が１×１０１８ｃｍ－３以上であり、
    前記第２の炭化珪素領域の前記金属元素の濃度が１×１０１８ｃｍ－３以上である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記金属層が前記炭化珪素層に接する請求項１記載の半導体装置。
  8. 前記第１の炭化珪素領域と前記第２の炭化珪素領域は接する請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 請求項１ないし請求項８いずれか一項記載の半導体装置を備えるインバータ回路。
  10. 請求項１ないし請求項８いずれか一項記載の半導体装置を備える駆動装置。
  11. 請求項１ないし請求項８いずれか一項記載の半導体装置を備える車両。
  12. 請求項１ないし請求項８いずれか一項記載の半導体装置を備える昇降機。
  13. 炭化珪素層の第１の領域にｎ型不純物をイオン注入し、
    前記炭化珪素層の第２の領域にｐ型不純物をイオン注入し、
    前記ｎ型不純物及びｐ型不純物を活性化する第１の熱処理を行い、
    前記第１の領域の炭素欠損を増加させる処理を行い、
    前記第２の領域の炭素欠損を減少させる処理を行い、
    前記炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含む第１の金属膜を形成し、
    ９００℃未満の温度で、前記炭化珪素層と前記第１の金属膜とを反応させて前記金属元素を含む金属シリサイド層を形成する第２の熱処理を行い、
    前記炭化珪素層の上に、前記第１の金属膜と異なる化学組成の第２の金属膜を形成し、
    前記炭素欠損を増加させる処理は、前記第１の領域にアルゴン（Ａｒ）をイオン注入する処理である半導体装置の製造方法。
  14. 前記第１の熱処理の前に、前記第１の領域にアルゴンをイオン注入する請求項１３記載の半導体装置の製造方法。
  15. 炭化珪素層の第１の領域にｎ型不純物をイオン注入し、
    前記炭化珪素層の第２の領域にｐ型不純物をイオン注入し、
    前記ｎ型不純物及びｐ型不純物を活性化する第１の熱処理を行い、
    前記第１の領域の炭素欠損を増加させる処理を行い、
    前記第２の領域の炭素欠損を減少させる処理を行い、
    前記炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含む第１の金属膜を形成し、
    ９００℃未満の温度で、前記炭化珪素層と前記第１の金属膜とを反応させて前記金属元素を含む金属シリサイド層を形成する第２の熱処理を行い、
    前記炭化珪素層の上に、前記第１の金属膜と異なる化学組成の第２の金属膜を形成し、
    前記炭素欠損を減少させる処理は、前記第２の領域をメタンガスを含む雰囲気中に晒す処理である半導体装置の製造方法。
  16. 炭化珪素層の第１の領域にｎ型不純物をイオン注入し、
    前記炭化珪素層の第２の領域にｐ型不純物をイオン注入し、
    前記ｎ型不純物及びｐ型不純物を活性化する第１の熱処理を行い、
    前記第１の領域の炭素欠損を増加させる処理を行い、
    前記第２の領域の炭素欠損を減少させる処理を行い、
    前記炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含む第１の金属膜を形成し、
    ９００℃未満の温度で、前記炭化珪素層と前記第１の金属膜とを反応させて前記金属元素を含む金属シリサイド層を形成する第２の熱処理を行い、
    前記炭化珪素層の上に、前記第１の金属膜と異なる化学組成の第２の金属膜を形成し、
    前記第２の熱処理は、二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で行う半導体装置の製造方法。
  17. 炭化珪素層の第１の領域にｎ型不純物をイオン注入し、
    前記炭化珪素層の第２の領域にｐ型不純物をイオン注入し、
    前記ｎ型不純物及びｐ型不純物を活性化する第１の熱処理を行い、
    前記第１の領域の炭素欠損を増加させる処理を行い、
    前記第２の領域の炭素欠損を減少させる処理を行い、
    前記炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、及び、クロム（Ｃｒ）からなる群から選ばれる一つの金属元素を含む第１の金属膜を形成し、
    ９００℃未満の温度で、前記炭化珪素層と前記第１の金属膜とを反応させて前記金属元素を含む金属シリサイド層を形成する第２の熱処理を行い、
    前記炭化珪素層の上に、前記第１の金属膜と異なる化学組成の第２の金属膜を形成し、
    前記金属シリサイド層を形成した後、前記第２の金属膜を形成する前に、前記金属シリサイド層を除去する半導体装置の製造方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109504A (ja) 2003-09-30 2005-04-21 Samsung Electronics Co Ltd シリサイド薄膜を有する半導体素子およびその製造方法
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013058668A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体素子及びその製造方法
WO2015159984A1 (ja) 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP2018082190A (ja) 2012-12-18 2018-05-24 ゼネラル・エレクトリック・カンパニイ 炭化ケイ素装置におけるオーミック接触のためのシステム及び方法
JP2018186125A (ja) 2017-04-24 2018-11-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3871607B2 (ja) 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
JP5229845B2 (ja) 2006-03-07 2013-07-03 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓｆｅｔの製造方法および炭化ケイ素ｍｏｓｆｅｔ
JP6246613B2 (ja) * 2014-02-17 2017-12-13 株式会社東芝 半導体装置およびその製造方法
JP6540585B2 (ja) 2016-04-27 2019-07-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6728097B2 (ja) 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7354027B2 (ja) 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109504A (ja) 2003-09-30 2005-04-21 Samsung Electronics Co Ltd シリサイド薄膜を有する半導体素子およびその製造方法
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013058668A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体素子及びその製造方法
JP2018082190A (ja) 2012-12-18 2018-05-24 ゼネラル・エレクトリック・カンパニイ 炭化ケイ素装置におけるオーミック接触のためのシステム及び方法
WO2015159984A1 (ja) 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP2018186125A (ja) 2017-04-24 2018-11-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

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