JP7354027B2 - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたデバイスにおいて、炭化珪素層と金属電極との間のコンタクト抵抗を低減するために、炭化珪素層と金属電極との間に金属シリサイド層を設ける場合がある。金属シリサイド層は、炭化珪素層と金属膜を反応させることにより形成される。
金属シリサイド層を形成する際に、炭化珪素層の余剰な炭素が炭素クラスタとして析出する。炭素クラスタは、炭化珪素層と金属シリサイド層との界面、金属シリサイド層の中、又は、金属シリサイド層と金属電極との界面に析出する。多量の炭素クラスタは、炭化珪素層と金属電極との間のコンタクト抵抗を増大させる。
特開２００７－１９９８０７号公報 特開２００７－２４２７４４号公報 特開２０１７－０５９６００号公報
本発明が解決しようとする課題は、炭化珪素層と金属電極との間のコンタクト抵抗を低減する半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、金属層と、前記炭化珪素層と前記金属層との間に位置し、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含み、炭素濃度が１×１０１７ｃｍ－３以下である導電層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の元素濃度分布を示す図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 比較形態の半導体装置の模式断面図。 比較形態の半導体装置の元素濃度分布を示す図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の元素濃度分布を示す図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第３の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第４の実施形態の半導体装置の製造方法を示す模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の駆動装置の模式図。 第７の実施形態の車両の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。
金属シリサイド層に存在するシリサイド相（Ｓｉｌｉｃｉｄｅ Ｐｈａｓｅ）の同定、及び、金属シリサイド層に存在するシリサイド相の量の大小関係の決定には、例えば、Ｘ線光電子分光法（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、赤外分光法（Ｉｎｆｒａｒｅｄ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、又は、ラマン分光法を用いる。
（第１の実施形態）
第１の実施形態の半導体装置は、炭化珪素層と、金属層と、炭化珪素層と金属層との間に位置し、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含み、炭素濃度が１×１０１７ｃｍ－３以下である導電層と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、コンタクト構造１００を含む半導体装置である。
コンタクト構造１００は、炭化珪素層１０、コンタクト電極１２（金属層）、金属シリサイド層１４（導電層）、絶縁層１６を備える。
炭化珪素層１０は、低濃度ｐ型領域１８、高濃度ｐ型領域２０を有する。
炭化珪素層１０は、例えば、４Ｈ－ＳｉＣの単結晶である。炭化珪素層１０は、不純物を含む。炭化珪素層１０は、ｐ型不純物を含む。
炭化珪素層１０の低濃度ｐ型領域１８は、ｐ型不純物を含む。低濃度ｐ型領域１８は、例えば、アルミニウム（Ａｌ）又はボロン（Ｂ）をｐ型不純物として含む。低濃度ｐ型領域１８のｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
炭化珪素層１０の高濃度ｐ型領域２０は、ｐ型不純物を含む。高濃度ｐ型領域２０は、例えば、アルミニウム（Ａｌ）又はボロン（Ｂ）をｐ型不純物として含む。高濃度ｐ型領域２０のｐ型不純物濃度は、低濃度ｐ型領域１８のｐ型不純物濃度より高い。高濃度ｐ型領域２０のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下である。
コンタクト電極１２は、炭化珪素層１０の表面の側に位置する。コンタクト電極１２は、金属層の一例である。
コンタクト電極１２は、金属を含む。コンタクト電極１２は、例えば、アルミニウム、アルミニウム合金、タングステン、銅である。
コンタクト電極１２は、金属シリサイド層１４との間に、例えば、図示しないバリアメタル膜を含んでいても構わない。バリアメタル膜は、例えば、チタン又は窒化チタンである。
コンタクト電極１２の炭素濃度は、例えば、１×１０１７ｃｍ－３以下である。
金属シリサイド層１４は、炭化珪素層１０とコンタクト電極１２との間に設けられる。金属シリサイド層１４は、導電層の一例である。金属シリサイド層１４は、炭化珪素層１０に接する。金属シリサイド層１４は、コンタクト電極１２に接する。
金属シリサイド層１４は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含む。金属シリサイド層１４は、ニッケルシリサイド、パラジウムシリサイド、又は、プラチナシリサイドを含む。金属シリサイド層１４は、例えば、ニッケルシリサイド、パラジウムシリサイド、又は、プラチナシリサイドである。
金属シリサイド層１４の炭素濃度は、１×１０１７ｃｍ－３以下である。
金属シリサイド層１４におけるシリコン（Ｓｉ）に対する金属元素の原子比（Ｍ／Ｓｉ）は、例えば、１．２以上である。例えば、金属シリサイド層１４がニッケルシリサイドであるとする。ニッケルは、Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２という組成式で表されるシリサイド相を有する。Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２の、シリコン（Ｓｉ）に対するニッケルの原子比（Ｎｉ／Ｓｉ）は、それぞれ２．６、２．０、１．０、０．５である。
金属シリサイド層１４のｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以下である。金属シリサイド層１４のアルミニウム濃度は、例えば、１×１０１７ｃｍ－３以下である。金属シリサイド層１４のボロン濃度は、例えば、１×１０１７ｃｍ－３以下である。
金属シリサイド層１４の、炭化珪素層１０の表面の法線方向の厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。
絶縁層１６は、炭化珪素層１０の表面の側に位置する。絶縁層１６は、炭化珪素層１０のコンタクト電極１２が位置する側に設けられる。絶縁層１６は、炭化珪素層１０に接する。
絶縁層１６は、例えば、酸化シリコンである。
コンタクト電極１２は、例えば、絶縁層１６に形成された開口部の中に形成されている。
炭化珪素層１０と金属シリサイド層１４との間の界面の深さ（図１中のｄ１）は、例えば、５０ｎｍ以上５００ｎｍ以下である。第１の実施形態では、「深さ」とは、炭化珪素層１０と絶縁層１６との間の界面を基準とする深さである。
図２は、第１の実施形態の半導体装置の元素濃度分布を示す図である。図２は、コンタクト電極１２、金属シリサイド層１４、及び、炭化珪素層１０の中の、元素濃度分布を示す図である。図２は、コンタクト構造１００の、炭化珪素層１０の表面の法線方向の元素分布を示す図である。図２は、炭化珪素層に含まれるｐ型不純物がアルミニウム（Ａｌ）であり、コンタクト電極１２がアルミニウムを含む場合である。
金属シリサイド層１４の炭素濃度は、１×１０１７ｃｍ－３以下である。金属シリサイド層１４の炭素濃度は、１×１０１６ｃｍ－３以下である。
金属シリサイド層１４の炭素濃度は、例えば、炭化珪素層１０及び金属シリサイド層１４との間の界面（図２中の界面Ｘ）、及び、コンタクト電極１２及び金属シリサイド層１４との間の界面（図２中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１４の炭素濃度は、例えば、金属シリサイド層１４の中央部の炭素濃度で代表させる。
コンタクト電極１２の炭素濃度は、１×１０１７ｃｍ－３以下である。コンタクト電極１２の炭素濃度は、１×１０１６ｃｍ－３以下である。
コンタクト電極１２の炭素濃度は、例えば、コンタクト電極１２及び金属シリサイド層１４との間の界面（図２中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。
炭化珪素層１０及び金属シリサイド層１４のアルミニウムの濃度分布が、炭化珪素層１０及び金属シリサイド層１４との間の界面（図２中の界面Ｘ）にピークを有する。アルミニウムの濃度分布のピークのアルミニウム濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２３ｃｍ－３以下である。ピークのアルミニウム濃度は、炭化珪素層１０中のアルミニウム濃度（１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下）よりも一桁以上大きくなっている。
金属シリサイド層１４のアルミニウム濃度は１×１０１７ｃｍ－３以下である。金属シリサイド層１４のアルミニウム濃度は１×１０１６ｃｍ－３以下である。
金属シリサイド層１４のアルミニウム濃度は、例えば、炭化珪素層１０及び金属シリサイド層１４との間の界面（図２中の界面Ｘ）、及び、コンタクト電極１２及び金属シリサイド層１４との間の界面（図２中の界面Ｙ）から所定の距離以上離れた領域のアルミニウム濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１４のアルミニウム濃度は、例えば、金属シリサイド層１４の中央部のアルミニウム濃度で代表させる。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。コンタクト構造１００の製造方法について説明する。図３、図４、図５、図６、図７、図８は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
第１の実施形態の半導体装置の製造方法は、炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）を含む第１の金属膜を形成し、二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で熱処理を行い、炭化珪素層と第１の金属膜とを反応させて金属元素を含む金属シリサイド膜を形成し、金属シリサイド膜の上に、第１の金属膜と異なる化学組成の第２の金属膜を形成する。以下、金属元素がニッケル（Ｎｉ）の場合を例に説明する。
最初に、低濃度ｐ型領域１８の上に、高濃度ｐ型領域２０を形成した炭化珪素層１０を準備する（図３）。高濃度ｐ型領域２０は、例えば、ｐ型領域１８にｐ型不純物をイオン注入することにより形成される。ｐ型不純物は、例えば、アルミニウムである。
次に、炭化珪素層１０の上に、パターニングされた絶縁層１６を形成する（図４）。絶縁層１６は、例えば、開口部２２を有する。
絶縁層１６は、例えば、化学気相成長法（ＣＶＤ法）を用いて形成される。開口部２２は、例えば、リソグラフィ法及び反応性イオンエッチング法（ＲＩＥ法）を用いて形成される。
次に、開口部２２の炭化珪素層１０の上にニッケル膜２４を形成する（図５）。ニッケル膜２４は、第１の金属膜の一例である。ニッケル膜２４は、例えば、スパッタ法を用いて形成する。ニッケル膜２４のカバレッジを良くするためには、例えば、金属蒸着法やＣＶＤ法なども有効である。
次に、二酸化炭素（ＣＯ２）又は原子状水素（Ｈ）の少なくともいずれか一方を含む雰囲気中で熱処理を行う。熱処理により、炭化珪素層１０とニッケル膜２４とを反応させてニッケルシリサイド層２６を形成する（図６）。ニッケルシリサイド層２６は、金属シリサイド層１４の一例である。この熱処理は、いわゆるシリサイド化アニール（ｓｉｌｉｃｉｄａｔｉｏｎ ａｎｎｅａｌ）である。
熱処理は、例えば、二酸化炭素を含む雰囲気中で行う。熱処理は、例えば、二酸化炭素ガスを含む雰囲気中で行う。熱処理の温度は、例えば、５００℃以上９００℃未満である。
熱処理の雰囲気中には希釈ガスが含まれても構わない。希釈ガスは、例えば、窒素ガス、又は、アルゴンガスである。
また、熱処理は、例えば、原子状水素を含む雰囲気中で行う。原子状水素は、例えば、加熱触媒体法によって生成する。
加熱触媒体法は、熱解離用の金属フィラメントにより水素分子の熱解離を起こさせる。加熱触媒体法により原子状元素を生成できる。加熱触媒体法により、水素分子を、水素原子に解離させることができる。金属フィラメントは、例えば、タングステン、モリブデン、鉄クロム、レ二ウム、又は、トリウムである。
例えば、加熱したタングステンフィラメントに水素ガスを導入する。タングステンフィラメント上で水素分子の解離吸着が起こる。そして、原子状水素がタングステンフィラメント上から熱脱離する。タングステンフィラメントの加熱温度は、例えば、１６００℃である。
熱処理の温度は、例えば、５００℃以上９００℃未満である。加熱触媒体法により生成された原子状水素を、例えば、キャリアガスを用いて、熱処理炉に導入し熱処理を行う。キャリアガスは、例えば、窒素ガス、又は、アルゴンガスである。
熱処理の際に、炭化珪素層１０とニッケル膜２４とが反応する。このため、炭化珪素層１０と絶縁層１６との間の界面を基準とする炭化珪素層１０と金属シリサイド層１４との間の界面の深さ（図１中のｄ１）が５０ｎｍ以上となる。
熱処理の際に、炭化珪素層１０及び金属シリサイド層１４との間の界面（図２中の界面Ｘ）にｐ型不純物がパイルアップする。したがって、炭化珪素層１０及び金属シリサイド層１４との間の界面のｐ型不純物濃度が高くなる。
次に、未反応のニッケル膜２４を除去する（図７）。ニッケル膜２４は、例えば、ウェットエッチングにより除去する。
次に、開口部２２をアルミニウム膜２８で埋め込む（図８）。アルミニウム膜２８は、ニッケルシリサイド層２６に接する。アルミニウム膜２８は、第２の金属膜の一例である。
その後、例えば、絶縁層１６の上のアルミニウム膜２８を除去することで、図１に示すコンタクト構造１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
第１の実施形態のコンタクト構造１００は、金属シリサイド層１４の中の炭素濃度が１×１０１７ｃｍ－３以下である。この構成により、炭化珪素層１０とコンタクト電極１２との間のコンタクト抵抗が低減する。以下、詳述する。
図９は、比較形態の半導体装置の模式断面図である。比較形態の半導体装置は、コンタクト構造９５０を含む半導体装置である。
コンタクト構造９５０は、炭化珪素層１０とコンタクト電極１２との間に、金属シリサイド層１４を備える。金属シリサイド層１４を備えることで、炭化珪素層１０とコンタクト電極１２との間のコンタクト抵抗が低減する。
コンタクト構造９５０は、炭化珪素層１０と金属シリサイド層１４との界面、金属シリサイド層１４の中、又は、金属シリサイド層１４とコンタクト電極１２との界面に存在する炭素クラスタ３０の量が、第１の実施形態のコンタクト構造１００よりも多い。炭素クラスタ３０の量が多いため、コンタクト構造９５０は、金属シリサイド層１４中の炭素濃度が、第１の実施形態のコンタクト構造１００よりも高い。コンタクト構造９５０の金属シリサイド層１４中の炭素濃度は、例えば、１×１０１８ｃｍ－３以上である。
コンタクト構造９５０の製造方法は、金属シリサイド層１４を形成する熱処理が、例えば、窒素を含む雰囲気中で行われる点で、コンタクト構造１００の製造方法と異なる。
金属シリサイド層１４を形成する熱処理を、窒素ガスを含む雰囲気中で行うと、図９に示すように、炭化珪素層１０の余剰な炭素が炭素クラスタ３０として析出する。炭素クラスタ３０は、炭化珪素層１０と金属シリサイド層１４との界面、金属シリサイド層１４の中、又は、金属シリサイド層１４とコンタクト電極１２との界面に析出する。
多量の炭素クラスタ３０は、炭化珪素層１０とコンタクト電極１２との間のコンタクト抵抗を増大させる。また、多量の炭素クラスタ３０により、炭化珪素層１０と金属シリサイド層１４、又は、金属シリサイド層１４とコンタクト電極１２が剥離するおそれがある。
図１０は、比較形態の半導体装置の元素濃度分布を示す図である。図１０は、コンタクト電極１２、金属シリサイド層１４、及び、炭化珪素層１０の中の、元素濃度分布を示す図である。図１０は、コンタクト構造９５０の、炭化珪素層１０の表面の法線方向の元素分布を示す図である。図１０は、炭化珪素層に含まれるｐ型不純物がアルミニウム（Ａｌ）であり、コンタクト電極１２がアルミニウムを含む場合である。
金属シリサイド層１４の炭素濃度は、１×１０１８ｃｍ－３以上である。金属シリサイド層１４の炭素濃度は、１×１０１９ｃｍ－３以上である。
コンタクト電極１２の炭素濃度は、１×１０１７ｃｍ－３以上である。コンタクト電極１２の炭素濃度は、１×１０１８ｃｍ－３以上である。
コンタクト電極１２の炭素濃度は、金属シリサイド層１４の中の炭素がコンタクト電極１２に拡散することで高くなると考えられる。
炭化珪素層１０及び金属シリサイド層１４のアルミニウムの濃度分布が、炭化珪素層１０から、炭化珪素層１０及び金属シリサイド層１４との間の界面（図１０中の界面Ｘ）に向かって低下する。界面Ｘのアルミニウムの濃度は、例えば、１×１０１９ｃｍ－３未満である。界面Ｘのアルミニウムの濃度は、炭化珪素層１０中のアルミニウム濃度より低い。
金属シリサイド層１４のアルミニウム濃度は１×１０１７ｃｍ－３以上である。金属シリサイド層１４のアルミニウム濃度は１×１０１８ｃｍ－３以上である。
金属シリサイド層１４を形成する熱処理を、窒素ガスを含む雰囲気中で行うと、余剰な炭素がアルミニウムと結合して、金属シリサイド層１４に炭素とアルミニウムの複合体（Ａｌ－Ｃペア）を安定に形成する。このため、炭化珪素層１０の中のアルミニウムが金属シリサイド層１４に吸いだされ、金属シリサイド層１４の中のアルミニウム濃度が増加すると考えられる。また、アルミニウムが金属シリサイド層１４に吸いだされることで、炭化珪素層１０の中のアルミニウム濃度が界面において低下すると考えられる。
第１の実施形態のコンタクト構造１００は、炭化珪素層１０と金属シリサイド層１４との界面、金属シリサイド層１４の中、又は、金属シリサイド層１４とコンタクト電極１２との界面に存在する炭素クラスタ３０の量が、比較形態のコンタクト構造９５０よりも少ない。コンタクト構造１００には、例えば、炭素クラスタ３０が存在しない。炭素クラスタ３０の量が少ないため、コンタクト構造１００は、金属シリサイド層１４中の炭素濃度が、比較形態のコンタクト構造９５０よりも低い。コンタクト構造１００の金属シリサイド層１４中の炭素濃度は、例えば、１×１０１７ｃｍ－３以下である。
コンタクト構造１００は、炭素クラスタ３０の量が少ないため、炭化珪素層１０とコンタクト電極１２との間のコンタクト抵抗が低減する。コンタクト構造１００では、炭素クラスタ３０の量が少ないため、炭化珪素層１０と金属シリサイド層１４、又は、金属シリサイド層１４とコンタクト電極１２が剥離するおそれが低減する。
第１の実施形態のコンタクト構造１００は、金属シリサイド層１４を形成する熱処理を、二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で行うことで実現できる。二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で熱処理を行うことにより、コンタクト構造１００の炭素クラスタ３０の量を低減できる。
まず、金属シリサイド層１４を形成する熱処理を、二酸化炭素を含む雰囲気中で行う場合を考える。発明者による第１原理計算の結果、下記式（１）が成立することが明らかになった。
Ｃ＋ＣＯ２＝２ＣＯ＋２．８４ｅＶ ・・・式（１）
式（１）より、金属シリサイド層１４を形成する熱処理の際に余剰な炭素（Ｃ）と二酸化炭素（ＣＯ２）が共存する場合、反応して一酸化炭素（ＣＯ）になる方が安定であることが分かる。したがって、金属シリサイド層１４を形成する熱処理を、二酸化炭素を含む雰囲気中で行うことにより、余剰な炭素は一酸化炭素となって外方拡散し、炭素クラスタ３０を形成しない。よって、コンタクト構造１００の炭素クラスタ３０の量が低減する。
次に、金属シリサイド層１４を形成する熱処理を、原子状水素を含む雰囲気中で行う場合を考える。発明者による第１原理計算の結果、下記式（２）が成立することが明らかになった。
Ｃ＋４Ｈ＝ＣＨ４＋１４．５２ｅＶ ・・・式（２）
式（２）より、金属シリサイド層１４を形成する熱処理の際に余剰な炭素（Ｃ）と原子状水素（Ｈ）が共存する場合、反応してメタン（ＣＨ４）になる方が安定であることが分かる。したがって、金属シリサイド層１４を形成する熱処理を、原子状水素を含む雰囲気中で行うことにより、余剰な炭素はメタンとなって外方拡散し、炭素クラスタ３０を形成しない。よって、コンタクト構造１００の炭素クラスタ３０の量が低減する。
また、発明者による第１原理計算の結果、下記式（３）が成立することが明らかになった。
Ｃ＋２Ｈ２＝ＣＨ４－４．４８ｅＶ ・・・式（３）
式（３）より、金属シリサイド層１４を形成する熱処理を水素ガス、すなわち、分子状水素（Ｈ２）を含む雰囲気で行う場合は、余剰な炭素（Ｃ）と分子状水素（Ｈ２）が共存する方が、メタン（ＣＨ４）になるよりも安定であることが分かる。したがって、余剰な炭素は残存し、炭素クラスタ３０が形成される。
金属シリサイド層１４を形成する熱処理を比較形態のように、窒素を含む雰囲気中で行う場合は、余剰な炭素（Ｃ）と窒素の反応が生じない。このため、余剰な炭素は残存し、炭素クラスタ３０が形成される。
第１の実施形態のコンタクト構造１００において、金属シリサイド層１４の炭素濃度が１×１０１７ｃｍ－３以下であることが好ましく、１×１０１６ｃｍ－３以下であることがより好ましい。炭素濃度が上記範囲を充足することにより、炭素クラスタ３０の量が更に低減し、コンタクト抵抗が低減する。
第１の実施形態のコンタクト構造１００は、コンタクト電極１２の炭素濃度がコンタクト構造９５０と比べて低い。コンタクト電極１２の炭素濃度が高くなると、コンタクト電極１２の比抵抗が増加したり、信頼性が低下したりするおそれがあるため好ましくない。コンタクト構造１００は、コンタクト構造９５０と比較してコンタクト電極１２の比抵抗の増加や、信頼性の低下が抑制される。
第１の実施形態のコンタクト構造１００において、金属シリサイド層１４におけるシリコン（Ｓｉ）に対する金属元素の原子比（Ｍ／Ｓｉ）が１．２以上であることが好ましく、１．５以上であることがより好ましく、１．８以上であることが更に好ましい。金属シリサイドの比抵抗は、原子比（Ｍ／Ｓｉ）が高い方が低くなる。したがって、原子比（Ｍ／Ｓｉ）が上記範囲を充足することにより、金属シリサイドの比抵抗が低くなり、コンタクト抵抗が低減する。
金属シリサイド層１４を形成する熱処理の温度が、高くなると原子比（Ｍ／Ｓｉ）が低下する。したがって、金属シリサイド層１４を形成する熱処理の温度は９００℃未満であることが好ましく、８５０℃以下であることがより好ましく、８００℃以下であることが更に好ましく、７５０℃以下であることが最も好ましい。熱処理の温度が上記範囲を充足することにより、金属シリサイドの比抵抗が低くなり、コンタクト抵抗が低減する。
また、金属シリサイド層１４を形成する熱処理の温度を低温にすることで、余剰な炭素の外方拡散が進行しやすくなる。この観点からも、金属シリサイド層１４を形成する熱処理の温度は９００℃未満であることが好ましく、８５０℃以下であることがより好ましく、８００℃以下であることが更に好ましく、７５０℃以下であることが最も好ましい。
一方、シリサイド反応を十分に行う観点から、金属シリサイド層１４を形成する熱処理の温度は５００℃以上であることが好ましく、５５０℃以上であることがより好ましく、６００℃以上であることが更に好ましい。
例えば、金属元素がニッケル（Ｎｉ）であり、金属シリサイド層１４がニッケルシリサイドである場合を考える。ニッケルは、Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２というシリサイド相を有する。それぞれのシリサイド相の、シリコン（Ｓｉ）に対するニッケルの原子比（Ｎｉ／Ｓｉ）は、２．６、２．０、１．０、０．５である。
それぞれのシリサイド層の比抵抗は下記不等式を充足する。
Ｎｉ３１Ｓｉ１２＜Ｎｉ２Ｓｉ＜ＮｉＳｉ＜ＮｉＳｉ２
金属シリサイド層１４に含まれるＮｉ２Ｓｉの割合が、金属シリサイド層１４に含まれるＮｉＳｉよりも高いことが、コンタクト抵抗を低減する観点から好ましい。また、金属シリサイド層１４に含まれるニッケルシリサイドの中で、Ｎｉ２Ｓｉの割合が最も高いことが好ましい。
Ｎｉ３１Ｓｉ１２が安定な温度範囲は５５０℃未満、Ｎｉ２Ｓｉが安定な温度範囲は５５０℃から８００℃、ＮｉＳｉが安定な温度範囲は８００℃から１０００℃、ＮｉＳｉ２が安定な温度範囲は１０００℃以上である。
金属シリサイド層１４に含まれるＮｉ２Ｓｉの割合を高くする観点から、金属シリサイド層１４を形成する熱処理の温度は、８００℃以下であることが好ましく７５０℃以下であることがより好ましく、７００℃以下であることが更に好ましい。
第１の実施形態のコンタクト構造１００では、炭化珪素層１０及び金属シリサイド層１４のアルミニウムの濃度分布が、炭化珪素層１０及び金属シリサイド層１４との間の界面（図２中の界面Ｘ）にピークを有する。したがって、炭化珪素層１０及び金属シリサイド層１４との間のショットキー障壁が低下して、トンネル電流が流れやすくなり、抵抗が低減する。よって、炭化珪素層１０とコンタクト電極１２との間のコンタクト抵抗が低減する。
第１の実施形態のコンタクト構造１００を製造する際、金属シリサイド層１４を形成する熱処理の際に発生する余剰の炭素が少なくなる。したがって、金属シリサイド層１４に形成される炭素とアルミニウムの複合体（Ａｌ－Ｃペア）の量も減少する。このため、炭化珪素層１０の中のアルミニウムの金属シリサイド層１４への吸出しも抑制される。したがって、金属シリサイド層１４の中のアルミニウム濃度は、コンタクト構造９５０と比べて低減すると考えられる。また、コンタクト構造１００の炭化珪素層１０及び金属シリサイド層１４との間の界面（図２中の界面Ｘ）のアルミニウム濃度が、コンタクト構造９５０と比べて高くなると考えられる。
第１の実施形態のコンタクト構造１００は、金属シリサイド層１４を形成する金属元素を、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、又は、白金（Ｐｔ）に限定する。ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）は、炭素と反応しにくく金属炭化物を形成しにくい。一般に、金属炭化物に比抵抗は、金属シリサイドに比べて高い。
第１の実施形態のコンタクト構造１００は、金属元素を限定することにより、金属炭化物の形成を抑制する。したがって、金属炭化物の形成により、炭化珪素層１０とコンタクト電極１２との間のコンタクト抵抗が増加することを抑制する。
以上、第１の実施形態によれば、炭化珪素層と金属電極との間のコンタクト抵抗を低減する半導体装置が提供される。
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層に含まれる不純物がｎ型不純物である点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１１は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、コンタクト構造２００を含む半導体装置である。
コンタクト構造２００は、炭化珪素層１０、コンタクト電極１２（金属層）、金属シリサイド層１４（導電層）、絶縁層１６を備える。
炭化珪素層１０は、低濃度ｎ型領域３２、高濃度ｎ型領域３４を有する。
炭化珪素層１０は、例えば、４Ｈ－ＳｉＣの単結晶である。炭化珪素層１０は、不純物を含む。炭化珪素層１０は、ｎ型不純物を含む。
炭化珪素層１０の低濃度ｎ型領域３２は、ｎ型不純物を含む。低濃度ｎ型領域３２は、例えば、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。低濃度ｎ型領域３２のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
炭化珪素層１０の高濃度ｎ型領域３４は、ｎ型不純物を含む。高濃度ｎ型領域３４は、例えば、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。高濃度ｎ型領域３４のｎ型不純物濃度は、低濃度ｎ型領域３２のｎ型不純物濃度より高い。高濃度ｎ型領域３４のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２２ｃｍ－３以下である。
コンタクト電極１２は、炭化珪素層１０の表面の側に位置する。コンタクト電極１２は、金属層の一例である。
コンタクト電極１２は、金属を含む。コンタクト電極１２は、例えば、アルミニウム、アルミニウム合金、タングステン、銅である。
コンタクト電極１２は、金属シリサイド層１４との間に、例えば、図示しないバリアメタル膜を含んでいても構わない。バリアメタル膜は、例えば、チタン又は窒化チタンである。
コンタクト電極１２の炭素濃度は、例えば、１×１０１７ｃｍ－３以下である。
金属シリサイド層１４は、炭化珪素層１０とコンタクト電極１２との間に設けられる。金属シリサイド層１４は、導電層の一例である。金属シリサイド層１４は、炭化珪素層１０に接する。金属シリサイド層１４は、コンタクト電極１２に接する。
金属シリサイド層１４は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含む。金属シリサイド層１４は、ニッケルシリサイド、パラジウムシリサイド、又は、プラチナシリサイドを含む。金属シリサイド層１４は、例えば、ニッケルシリサイド、パラジウムシリサイド、又は、プラチナシリサイドである。
金属シリサイド層１４の炭素濃度は、１×１０１７ｃｍ－３以下である。
金属シリサイド層１４におけるシリコン（Ｓｉ）に対する金属元素の原子比（Ｍ／Ｓｉ）は、例えば、１．２以上である。例えば、金属シリサイド層１４がニッケルシリサイドであるとする。ニッケルは、Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２という組成式で表されるシリサイド相を有する。Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２の、シリコン（Ｓｉ）に対するニッケルの原子比（Ｎｉ／Ｓｉ）は、それぞれ２．６、２．０、１．０、０．５である。
金属シリサイド層１４のｎ型不純物濃度は、例えば、１×１０１７ｃｍ－３以下である。金属シリサイド層１４のリン濃度は、例えば、１×１０１７ｃｍ－３以下である。金属シリサイド層１４の窒素濃度は、例えば、１×１０１７ｃｍ－３以下である。
金属シリサイド層１４の、炭化珪素層１０の表面の法線方向の厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。
絶縁層１６は、炭化珪素層１０の表面の側に位置する。絶縁層１６は、炭化珪素層１０のコンタクト電極１２が位置する側に設けられる。絶縁層１６は、炭化珪素層１０に接する。
絶縁層１６は、例えば、酸化シリコンである。
コンタクト電極１２は、例えば、絶縁層１６に形成された開口部の中に形成されている。
炭化珪素層１０と金属シリサイド層１４との間の界面の深さ（図１１中のｄ２）が、例えば、５０ｎｍ以上５００ｎｍ以下である。第２の実施形態では、「深さ」とは、炭化珪素層１０と絶縁層１６との間の界面を基準とする深さである。
図１２は、第２の実施形態の半導体装置の元素濃度分布を示す図である。図１２は、コンタクト電極１２、金属シリサイド層１４、及び、炭化珪素層１０の中の、元素濃度分布を示す図である。図１２は、コンタクト構造２００の、炭化珪素層１０の表面の法線方向の元素分布を示す図である。図１２は、炭化珪素層に含まれるｎ型不純物がリン（Ｐ）であり、コンタクト電極１２がアルミニウムを含む場合である。
金属シリサイド層１４の炭素濃度は、１×１０１７ｃｍ－３以下である。金属シリサイド層１４の炭素濃度は、１×１０１６ｃｍ－３以下である。
金属シリサイド層１４の炭素濃度は、例えば、炭化珪素層１０及び金属シリサイド層１４との間の界面（図１２中の界面Ｘ）、及び、コンタクト電極１２及び金属シリサイド層１４との間の界面（図１２中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１４の炭素濃度は、例えば、金属シリサイド層１４の中央部の炭素濃度で代表させる。
コンタクト電極１２の炭素濃度は、１×１０１７ｃｍ－３以下である。コンタクト電極１２の炭素濃度は、１×１０１６ｃｍ－３以下である。
コンタクト電極１２の炭素濃度は、例えば、コンタクト電極１２及び金属シリサイド層１４との間の界面（図１２中の界面Ｙ）から所定の距離以上離れた領域の炭素濃度で代表させる。所定の距離は、例えば、１０ｎｍである。
炭化珪素層１０及び金属シリサイド層１４のリンの濃度分布が、炭化珪素層１０及び金属シリサイド層１４との間の界面（図１２中の界面Ｘ）にピークを有する。リンの濃度分布のピークのリン濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
金属シリサイド層１４のリン濃度は１×１０１７ｃｍ－３以下である。金属シリサイド層１４のリン濃度は１×１０１６ｃｍ－３以下である。
金属シリサイド層１４のリン濃度は、例えば、炭化珪素層１０及び金属シリサイド層１４との間の界面（図１２中の界面Ｘ）、及び、コンタクト電極１２及び金属シリサイド層１４との間の界面（図１２中の界面Ｙ）から所定の距離以上離れた領域のリン濃度で代表させる。所定の距離は、例えば、１０ｎｍである。金属シリサイド層１４のリン濃度は、例えば、金属シリサイド層１４の中央部のリン濃度で代表させる。
次に、第２の実施形態の半導体装置の製造方法は、準備する炭化珪素層１０の不純物がｐ型不純物である以外は第１の実施形態の半導体装置の製造方法と同様である。
以上、第２の実施形態によれば、第１の実施形態と同様の作用により、炭化珪素層と金属電極との間のコンタクト抵抗を低減する半導体装置が提供される。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面とを有し、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置し、第１の炭化珪素領域よりもｎ型不純物濃度の高いｎ型の第３の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を含む炭化珪素層と、炭化珪素層の第１の面の側に位置するゲート電極と、ゲート電極と第２の炭化珪素領域との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、第３の炭化珪素領域及び第４の炭化珪素領域に電気的に接続された第１の電極と、炭化珪素層の第２の面の側に位置し、第１の炭化珪素領域に電気的に接続された第２の電極と、炭化珪素層と第１の電極との間に位置し、第３の炭化珪素領域及び第４の炭化珪素領域に接し、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含み、炭素濃度が１×１０１７ｃｍ－３以下である導電層と、を備える。
第３の実施形態の半導体装置は、炭化珪素層と第１の電極との間のコンタクト構造に、第１の実施形態及び第２の実施形態のコンタクト構造を用いる。以下、第１の実施形態又は第２の実施形態と重複する内容については、一部記述を省略する。
図１３は、第３の実施形態の半導体装置の模式断面図である。第３の実施形態の半導体装置は、縦型のＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型トランジスタである。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極４２（第１の電極、金属層）、金属シリサイド層４３（導電層）、ドレイン電極４４（第２の電極）、ゲート絶縁層４６、ゲート電極５０、層間絶縁層５２（絶縁層）を備える。
ソース電極４２は、第１の電極及び金属層の一例である。金属シリサイド層４３は、導電層の一例である。層間絶縁層５２は、絶縁層の一例である。
炭化珪素層１０は、ドレイン領域５４、ドリフト領域５６（第１の炭化珪素領域）、ｐウェル領域５８（第２の炭化珪素領域）、ソース領域６０（第３の炭化珪素領域）、ｐウェルコンタクト領域６２（第４の炭化珪素領域）を含む。
炭化珪素層１０は、例えば、４Ｈ－ＳｉＣの単結晶である。炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。第２の面Ｐ２は、第１の面Ｐ１に対向する。第１の面Ｐ１は炭化珪素層１０の表面であり、第２の面Ｐ２は炭化珪素層１０の裏面である。
第３の実施形態で「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。ここで、第１の面Ｐ１は、炭化珪素層１０とゲート絶縁層４６の界面を含む仮想平面である。
以下、炭化珪素層１０の第１の面Ｐ１がシリコン面に対し０度以上１０度以下傾斜した面、第２の面Ｐ２がカーボン面に対し０度以上１０度以下傾斜した面である場合を例に説明する。炭化珪素層１０の第１の面Ｐ１がシリコン面に対し０度以上１０度以下のオフ角を備える。
ドレイン領域５４は、ｎ＋型のＳｉＣである。ドレイン領域５４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域５４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ドリフト領域５６は、ｎ－型のＳｉＣである。ドリフト領域５６は、ドレイン領域５４と第１の面Ｐ１との間に位置する。ドリフト領域５６の一部は、第１の面Ｐ１に接する。
ドリフト領域５６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域５６のｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上２×１０１６ｃｍ－３以下である。ドリフト領域５６のｎ型不純物濃度は、ドレイン領域５４のｎ型不純物濃度より低い。
ドリフト領域５６は、例えば、ドレイン領域５４上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域５６の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域５８は、ｐ型のＳｉＣである。ｐウェル領域５８は、ドリフト領域５６と第１の面Ｐ１との間に位置する。ｐウェル領域５８の一部は、第１の面Ｐ１に接する。
ｐウェル領域５８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域５８のｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下である。
ｐウェル領域５８の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域５８は、ＭＯＳＦＥＴ３００のチャネル領域として機能する。
ソース領域６０は、ｎ＋型のＳｉＣである。ソース領域６０は、ｐウェル領域５８と第１の面Ｐ１との間に位置する。ソース領域６０の一部は、第１の面Ｐ１に接する。ソース領域６０は、第１の方向に延びる。
ソース領域６０は、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。ソース領域６０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３ｃｍ以下である。ソース領域６０のｎ型不純物濃度は、ドリフト領域５６のｎ型不純物濃度より高い。
ソース領域６０の深さは、ｐウェル領域５８の深さよりも浅い。ソース領域６０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐウェルコンタクト領域６２は、ｐ＋型のＳｉＣである。ｐウェルコンタクト領域６２は、ｐウェル領域５８と第１の面Ｐ１との間に位置する。ｐウェルコンタクト領域６２は、ソース領域６０に隣り合う。
ｐウェルコンタクト領域６２は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域６２のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。ｐウェルコンタクト領域６２のｐ型不純物濃度は、ｐウェル領域５８のｐ型不純物濃度よりも高い。
ｐウェルコンタクト領域６２の深さは、ｐウェル領域５８の深さよりも浅い。ｐウェルコンタクト領域６２の深さは、例えば、０．１μｍ以上０．４μｍ以下である。なお、ｐウェルコンタクト領域６２の深さを、ｐウェル領域５８の深さより深くすることも可能である。
ゲート絶縁層４６は、炭化珪素層１０とゲート電極４０との間に位置する。ゲート絶縁層４６は、ｐウェル領域５８とゲート電極４０との間に位置する。
ゲート絶縁層４６は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層４６は例えば、酸化シリコンである。ゲート絶縁層４６の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。
ゲート絶縁層４６とｐウェル領域５８は接する。ゲート絶縁層４６の近傍のｐウェル領域５８が、ＭＯＳＦＥＴ３００のチャネル領域となる。
ゲート電極４０は、炭化珪素層１０の第１の面Ｐ１側に位置する。ゲート電極４０は、ゲート絶縁層４６の上に設けられる。ゲート電極４０は、ドリフト領域５６、ソース領域６０、及び、ｐウェル領域５８との間に、ゲート絶縁層４６を挟む。
ゲート電極４０は、導電体である。ゲート電極４０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。ゲート電極４０は、例えば、窒化チタン、窒化タングステン、タングステン、アルミニウム、銅、ルテニウム、コバルト、ニッケル、コバルトシリサイド、ニッケルシリサイドなどの金属でも構わない。ゲート電極４０は、上記金属のいずれか一つとｎ型不純物又はｐ型不純物を含む多結晶シリコンとの積層構造でも構わない。
層間絶縁層５２は、ゲート電極４０上に形成される。層間絶縁層５２は、ゲート電極４０とソース電極４２を電気的に分離する。層間絶縁層５２は、例えば、酸化シリコンである。
ソース電極４２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極４２は、ソース領域６０とｐウェルコンタクト領域６２とに電気的に接続される。ソース電極４２は、ｐウェル領域５８に電位を与えるｐウェル電極としても機能する。ソース電極４２は、金属シリサイド層４３に接する。
ソース電極４２は、金属を含む。ソース電極４２は、例えば、アルミニウム、アルミニウム合金、タングステン、銅である。
ソース電極４２は、金属シリサイド層４３との間に、例えば、図示しないバリアメタル膜を含んでいても構わない。バリアメタル膜は、例えば、チタン又は窒化チタンである。
ソース電極４２の炭素濃度は、１×１０１７ｃｍ－３以下である。
金属シリサイド層４３は、炭化珪素層１０とソース電極４２との間に設けられる。金属シリサイド層４３は、導電層の一例である。金属シリサイド層４３は、炭化珪素層１０に接する。金属シリサイド層４３は、ソース電極４２に接する。
金属シリサイド層４３は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含む。金属シリサイド層４３は、ニッケルシリサイド、パラジウムシリサイド、又は、プラチナシリサイドを含む。金属シリサイド層４３は、例えば、ニッケルシリサイド、パラジウムシリサイド、又は、プラチナシリサイドである。
金属シリサイド層４３の炭素濃度は、１×１０１７ｃｍ－３以下である。
金属シリサイド層４３におけるシリコン（Ｓｉ）に対する金属元素の原子比（Ｍ／Ｓｉ）は、例えば、１．２以上である。例えば、金属シリサイド層１４がニッケルシリサイドであるとする。ニッケルは、Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２という組成式で表されるシリサイド相を有する。Ｎｉ３１Ｓｉ１２、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２の、シリコン（Ｓｉ）に対するニッケルの原子比（Ｎｉ／Ｓｉ）は、それぞれ２．６、２．０、１．０、０．５である。
金属シリサイド層４３の不純物濃度は、例えば、１×１０１７ｃｍ－３以下である。金属シリサイド層４３のアルミニウム濃度は、例えば、１×１０１７ｃｍ－３以下である。金属シリサイド層４３のリン濃度は、例えば、１×１０１７ｃｍ－３以下である。
金属シリサイド層４３の、炭化珪素層１０の第１の面Ｐ１の法線方向の厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。金属シリサイド層４３の、炭化珪素層１０の第１の面Ｐ１の法線方向の厚さは、１００ｎｍより大きいことが好ましい。
炭化珪素層１０と金属シリサイド層４３との間の界面の深さは、例えば、５０ｎｍ以上２００ｎｍ以下である。
炭化珪素層１０と金属シリサイド層４３との間の界面の深さは、例えば、ソース領域６０の深さよりも浅い。言い換えれば、炭化珪素層１０と金属シリサイド層４３との間の界面の深さは、例えば、ソース領域６０の深さよりも浅い。
炭化珪素層１０と金属シリサイド層４３との間の界面の深さは、例えば、ｐウェルコンタクト領域６２の深さよりも浅い。言い換えれば、炭化珪素層１０と金属シリサイド層４３との間の界面の深さは、例えば、ｐウェルコンタクト領域６２の深さよりも浅い。
ドレイン電極４４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極４４は、ドレイン領域５４に接する。ドレイン電極４４は、ドレイン領域５４に電気的に接続される。
ドレイン電極４４は、例えば、ニッケルである。ニッケルは、炭化珪素層１０と反応してニッケルシリサイドを形成しても構わない。ニッケルシリサイドは、例えば、ＮｉＳｉ、Ｎｉ２Ｓｉである。
次に、第３の実施形態の半導体装置の製造方法の一例について説明する。
図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３は、第３の実施形態の半導体装置の製造方法を示す模式断面図である。図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３は、図１３に対応する断面を示す。
最初に、ドレイン領域５４の上に、ｎ-型のドリフト領域５６を形成した炭化珪素層１０を準備する（図１４）。ドリフト領域５６は、例えば、エピタキシャル成長法により形成される。炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。
次に、第１のマスク材６４をマスクに、炭化珪素層１０にｐ型不純物をイオン注入し、ｐウェル領域５８を形成する（図１５）。第１のマスク材６４は、例えば、窒化シリコンである。
次に、第２のマスク材６６をマスクに、炭化珪素層１０にｎ型不純物をイオン注入し、ソース領域６０を形成する（図１６）。第２のマスク材６６は、例えば、窒化シリコンである。
次に、第３のマスク材６８をマスクに、炭化珪素層１０にｐ型不純物をイオン注入し、ｐウェルコンタクト領域６２を形成する（図１７）。第３のマスク材６８は、例えば、窒化シリコンである。
次に、第３のマスク材６８を剥離し、ｐ型不純物及びｎ型不純物を活性化する熱処理を行う（図１８）。熱処理は、例えば、１６００℃以上２０００℃以下の温度で、不活性ガス雰囲気中で行われる。この熱処理は、いわゆる活性化アニールである。
次に、炭化珪素層１０の表面に、ゲート絶縁層４６及びゲート電極５０を形成する（図１９）。ゲート絶縁層４６及びゲート電極５０は、例えば、ＣＶＤ法、リソグラフィ法、及び、ＲＩＥ法を用いて形成する。
次に、ゲート電極５０の上に層間絶縁層５２を形成する（図２０）。
次に、炭化珪素層１０の上にニッケル膜２４を形成する（図２１）。ニッケル膜２４は、第１の金属膜の一例である。ニッケル膜２４は、例えば、スパッタ法を用いて形成する。
次に、二酸化炭素（ＣＯ２）又は原子状水素（Ｈ）の少なくともいずれか一方を含む雰囲気中で熱処理を行う。熱処理により、炭化珪素層１０とニッケル膜２４とを反応させてニッケルシリサイド層２６を形成する（図２２）。ニッケルシリサイド層２６は、金属シリサイド層４３の一例である。
熱処理は、例えば、二酸化炭素を含む雰囲気中で行う。熱処理は、例えば、二酸化炭素ガスを含む雰囲気中で行う。熱処理の温度は、例えば、５００℃以上９００℃未満である。
熱処理の雰囲気中には希釈ガスが含まれても構わない。希釈ガスは、例えば、窒素ガス、又は、アルゴンガスである。
また、熱処理は、例えば、原子状水素を含む雰囲気中で行う。原子状水素は、例えば、加熱触媒体法によって生成する。
加熱触媒体法は、熱解離用の金属フィラメントにより水素分子の熱解離を起こさせる。加熱触媒体法により原子状元素を生成できる。加熱触媒体法により、水素分子を、水素原子に解離させることができる。金属フィラメントは、例えば、タングステン、モリブデン、鉄クロム、レ二ウム、又は、トリウムである。
例えば、加熱したタングステンフィラメントに水素ガスを導入する。タングステンフィラメント上で水素分子の解離吸着が起こる。そして、原子状水素がタングステンフィラメント上から熱脱離する。タングステンフィラメントの加熱温度は、例えば、１６００℃である。
熱処理の温度は、例えば、５００℃以上９００℃未満である。加熱触媒体法により生成された原子状水素を、例えば、キャリアガスを用いて、熱処理炉に導入し熱処理を行う。キャリアガスは、例えば、窒素ガス、又は、アルゴンガスである。
熱処理の際に、炭化珪素層１０とニッケル膜２４とが反応するため、炭化珪素層１０と金属シリサイド層４３との間の界面の深さが５０ｎｍ以上となる。
熱処理の際に、ソース領域６０と金属シリサイド層４３との間の界面にｎ型不純物がパイルアップする。したがって、ソース領域６０と金属シリサイド層４３との間の界面のｎ型不純物濃度が高くなる。
また、熱処理の際に、ｐウェルコンタクト領域６２と金属シリサイド層４３との間の界面にｐ型不純物がパイルアップする。したがって、ｐウェルコンタクト領域６２と金属シリサイド層４３との間の界面のｐ型不純物濃度が高くなる。
次に、未反応のニッケル膜２４を除去する（図２３）。ニッケル膜２４は、例えば、ウェットエッチングにより除去する。
その後、公知のプロセス技術を用いて、ソース電極４２、及び、ドレイン電極４４を形成する。以上の製造方法により、図１３に示すＭＯＳＦＥＴ３００が製造される。
第３の実施形態によれば、金属シリサイド層４３の炭素濃度が低いことにより、ソース領域６０とソース電極４２のコンタクト抵抗が低減される。したがって、オン抵抗の低いＭＯＳＦＥＴ３００が実現される。
また、第３の実施形態によれば、金属シリサイド層４３の炭素濃度が低いことにより、ｐウェルコンタクト領域６２とソース電極４２のコンタクト抵抗が低減される。したがって、特性の安定したＭＯＳＦＥＴ３００が実現される。
以上、第３の実施形態によれば、第１の実施形態及び第２の実施形態と同様、炭化珪素層と金属電極との間のコンタクト抵抗を低減する半導体装置が提供される。
（第４の実施形態）
第４の実施形態の半導体装置は、導電層の深さが第３の炭化珪素領域の深さよりも深い点で、第３の実施形態の半導体装置と異なる。以下、第１の実施形態、第２の実施形態、又は、第３の実施形態と重複する内容については、一部記述を省略する。
図２４は、第４の実施形態の半導体装置の模式断面図である。第４の実施形態の半導体装置は、縦型のＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型トランジスタである。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極４２（第１の電極、金属層）、金属シリサイド層４３（導電層）、ドレイン電極４４（第２の電極）、ゲート絶縁層４６、ゲート電極５０、層間絶縁層５２（絶縁層）を備える。
炭化珪素層１０は、ドレイン領域５４、ドリフト領域５６（第１の炭化珪素領域）、ｐウェル領域５８（第２の炭化珪素領域）、ソース領域６０（第３の炭化珪素領域）、ｐウェルコンタクト領域６２（第４の炭化珪素領域）を含む。
ｐウェルコンタクト領域６２の深さは、ソース領域６０よりも深い。また、金属シリサイド層４３の深さは、ソース領域６０よりも深い。
第４の実施形態で「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。ここで、第１の面Ｐ１は、炭化珪素層１０とゲート絶縁層４６の界面を含む仮想平面である。
次に、第４の実施形態の半導体装置の製造方法の一例について説明する。
図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４は、第４の実施形態の半導体装置の製造方法を示す模式断面図である。図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２、図３３、図３４は、図２４に対応する断面を示す。
最初に、ドレイン領域５４の上に、ｎ-型のドリフト領域５６を形成した炭化珪素層１０を準備する（図２５）。ドリフト領域５６は、例えば、エピタキシャル成長法により形成される。炭化珪素層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。
次に、マスク材７０をマスクに、炭化珪素層１０にｐ型不純物をイオン注入し、ｐウェル領域５８を形成する（図２６）。マスク材７０は、例えば、窒化シリコンである。
次に、第１の側壁７２を形成する。次に、マスク材７０及び第１の側壁７２をマスクに、炭化珪素層１０にｎ型不純物をイオン注入し、ソース領域６０を形成する（図２７）。第１の側壁７２は、例えば、酸化シリコンである。
次に、第１の側壁７２を剥離した後、第２の側壁７４を形成する。次に、マスク材７０及び第２の側壁７４をマスクに、炭化珪素層１０にｐ型不純物をイオン注入し、ｐウェルコンタクト領域６２を形成する（図２８）。第２の側壁７４は、例えば、酸化シリコンである。
ｐウェルコンタクト領域６２は、ソース領域６０よりも深くなるように形成する。また、ｐウェルコンタクト領域６２は、ｐウェル領域５８よりも浅くなるように形成する。
次に、マスク材７０及び第２の側壁７４を剥離し、ｐ型不純物及びｎ型不純物を活性化する熱処理を行う（図２９）。熱処理は、例えば、１５００℃以上の温度で、不活性ガス雰囲気中で行われる。
次に、炭化珪素層１０の表面に、ゲート絶縁層４６及びゲート電極５０を形成する。ゲート絶縁層４６及びゲート電極５０は、例えば、ＣＶＤ法、リソグラフィ法、及び、ＲＩＥ法を用いて形成する（図３０）。
次に、ゲート電極５０の上に層間絶縁層５２を形成する（図３１）。
次に、炭化珪素層１０の上にニッケル膜２４を形成する（図３２）。ニッケル膜２４は、第１の金属膜の一例である。ニッケル膜２４は、例えば、スパッタ法を用いて形成する。
次に、二酸化炭素（ＣＯ２）又は原子状水素（Ｈ）の少なくともいずれか一方を含む雰囲気中で熱処理を行う。熱処理により、炭化珪素層１０とニッケル膜２４とを反応させてニッケルシリサイド層２６を形成する（図３３）。ニッケルシリサイド層２６は、金属シリサイド層４３の一例である。
次に、未反応のニッケル膜２４を除去する（図３４）。ニッケル膜２４は、例えば、ウェットエッチングにより除去する。
その後、公知のプロセス技術を用いて、ソース電極４２、及び、ドレイン電極４４を形成する。以上の製造方法により、図２４に示すＭＯＳＦＥＴ４００が製造される。
第４の実施形態によれば、金属シリサイド層４３の炭素濃度が低いことにより、ソース領域６０とソース電極４２のコンタクト抵抗が低減される。したがって、オン抵抗の低いＭＯＳＦＥＴ４００が実現される。
また、第４の実施形態によれば、金属シリサイド層４３の炭素濃度が低いことにより、ｐウェルコンタクト領域６２とソース電極４２のコンタクト抵抗が低減される。したがって、特性の安定したＭＯＳＦＥＴ４００が実現される。
また、第４の実施形態によれば、金属シリサイド層４３とソース領域６０とは、主に金属シリサイド層４３の側面で接触することになる。側面での接触であるので、接触面積が十分とれるように、金属シリサイド層４３は、５０ｎｍ以上の深さが好ましく、１００ｎｍ以上の深さがより好ましい。金属シリサイド層４３の厚さは１００ｎｍより大きいことが更に好ましい。炭化珪素層１０の第１の面Ｐ１でのソース電極４２の占める面積が縮小でき、ＭＯＳＦＥＴ４００の微細化が可能となる。したがって、ＭＯＳＦＥＴ４００の単位面積当たりのオン抵抗が低減できる。
また、第４の実施形態の半導体装置の製造方法によれば、ｐウェル領域５８（第２の炭化珪素領域）、ソース領域６０（第３の炭化珪素領域）、ｐウェルコンタクト領域６２（第４の炭化珪素領域）を自己整合的（セルフアライン）に形成できる。したがって、ＭＯＳＦＥＴ４００の微細化が可能となり、ＭＯＳＦＥＴ４００の単位面積当たりのオン抵抗が低減できる。
以上、第４の実施形態によれば、第１の実施形態、第２の実施形態、及び、第３の実施形態と同様、炭化珪素層と金属電極との間のコンタクト抵抗を低減する半導体装置が提供される。
（第５の実施形態）
第５の実施形態の半導体装置は、ゲート電極がトレンチの中に設けられる点で、第４の実施形態の半導体装置と異なる。以下、以下、第１の実施形態、第２の実施形態、第３の実施形態、又は、第４の実施形態と重複する内容については、一部記述を省略する。
図３５は、第５の実施形態の半導体装置の模式断面図である。第５の実施形態の半導体装置は、縦型のＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、ゲート電極がトレンチの中に設けられるトレンチゲート構造のＭＯＳＦＥＴである。ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型トランジスタである。
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極４２（第１の電極、金属層）、金属シリサイド層４３（導電層）、ドレイン電極４４（第２の電極）、ゲート絶縁層４６、ゲート電極５０、層間絶縁層５２（絶縁層）を備える。
炭化珪素層１０は、ドレイン領域５４、ドリフト領域５６（第１の炭化珪素領域）、ｐウェル領域５８（第２の炭化珪素領域）、ソース領域６０（第３の炭化珪素領域）、ｐウェルコンタクト領域６２（第４の炭化珪素領域）、電界緩和領域６３、トレンチ７５を含む。
ｐウェルコンタクト領域６２の深さは、ソース領域６０よりも深い。また、金属シリサイド層４３の深さは、ソース領域６０よりも深い。
第５の実施形態で「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。ここで、第１の面Ｐ１は、炭化珪素層１０とゲート絶縁層４６の界面を含む仮想平面である。
トレンチ７５は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。トレンチ７５の深さは、ｐウェル領域５８の深さよりも深い。
ゲート絶縁層４６はトレンチ７５の中に設けられる。ゲート電極５０はトレンチ７５の中に設けられる。ゲート電極５０はゲート絶縁層４６の上に設けられる。
電界緩和領域６３は、ｐ＋型のＳｉＣである。電界緩和領域６３は、ドリフト領域５６とトレンチ７５との間に設けられる。電界緩和領域６３は、トレンチ７５の底部に設けられる。電界緩和領域６３は、トレンチ７５内のゲート絶縁層４６に印可される電界強度を低減する機能を有する。
電界緩和領域６３は、例えば、アルミニウムをｐ型不純物として含む。電界緩和領域６３のｐ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。電界緩和領域６３のｐ型不純物濃度は、ｐウェル領域５８のｐ型不純物濃度よりも高い。
第５の実施形態のＭＯＳＦＥＴ５００は、炭化珪素層１０にトレンチ７５を形成する。そして、トレンチ７５の中にゲート絶縁層４６及びゲート電極５０を形成する。その他の構成要素の製造方法は、第４の実施形態のＭＯＳＦＥＴ４００の製造方法と同様である。
第５の実施形態のＭＯＳＦＥＴ５００によれば、トレンチゲート構造を備えることにより微細化が可能となり、単位面積当たりのオン抵抗が低減できる。
以上、第５の実施形態によれば、第１の実施形態、第２の実施形態、第４の実施形態、及び、第５の実施形態と同様、炭化珪素層と金属電極との間のコンタクト抵抗を低減する半導体装置が提供される。
（第６の実施形態）
第６の実施形態のインバータ回路及び駆動装置は、第３の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図３６は、第６の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第３の実施形態のＭＯＳＦＥＴ３００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ３００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第７の実施形態）
第７の実施形態の車両は、第３の実施形態の半導体装置を備える車両である。
図３７は、第７の実施形態の車両の模式図である。第７の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第３の実施形態のＭＯＳＦＥＴ３００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ３００を備えることで、車両８００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第３の実施形態の半導体装置を備える車両である。
図３８は、第８の実施形態の車両の模式図である。第８の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第３の実施形態のＭＯＳＦＥＴ３００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ３００を備えることで、車両９００の特性が向上する。
（第９の実施形態）
第９の実施形態の昇降機は、第３の実施形態の半導体装置を備える昇降機である。
図３９は、第９の実施形態の昇降機（エレベータ）の模式図である。第９の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第３の実施形態のＭＯＳＦＥＴ３００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ３００を備えることで、昇降機１０００の特性が向上する。
以上、第１ないし第５の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は３Ｃ－ＳｉＣ、又は、６Ｈ－ＳｉＣの結晶構造の炭化珪素に適用することも可能である。
また、ダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等、その他の炭化珪素を用いた半導体装置にも本発明を適用することは可能である。
また、縦型のトランジスタではなく、ソース電極及びドレイン電極が炭化珪素層の同一の面に設けられる横型のトランジスタにも本発明を適用することは可能である。
なお、第１ないし第５の実施形態では、ｎ型不純物が窒素又はリンである場合を例に説明したが、ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、第１ないし第５の実施形態では、ｐ型不純物が、アルミニウム又はボロンである場合を例に説明したが、ｐ型不純物として、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
また、第６ないし第９の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
また、第６ないし第９の実施形態において、第３の実施形態の半導体装置を適用する場合を例に説明したが、例えば、第４の実施形態、又は、第５の実施形態の半導体装置を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ コンタクト電極（金属層）
１４ 金属シリサイド層（導電層）
１６ 絶縁層
２４ 第１の金属膜
２８ 第２の金属膜
４２ ソース電極（第１の電極、金属層）
４３ 金属シリサイド層（導電層）
４４ ドレイン電極（第２の電極）
４６ ゲート絶縁層
５０ ゲート電極
５６ ドリフト領域（第１の炭化珪素領域）
５８ ｐウェル領域（第２の炭化珪素領域）
６０ ソース領域（第３の炭化珪素領域）
６２ ｐウェルコンタクト領域（第４の炭化珪素領域）
１００ コンタクト構造（半導体装置）
１５０ インバータ回路
２００ コンタクト構造（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (19)

  1. 炭化珪素層と、
    金属層と、
    前記炭化珪素層と前記金属層との間に位置し、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含み、炭素濃度が１×１０１７ｃｍ－３以下である導電層と、
    を備える半導体装置。
  2. 前記導電層におけるシリコン（Ｓｉ）に対する前記金属元素の原子比（Ｍ／Ｓｉ）が１．２以上である請求項１記載の半導体装置。
  3. 前記金属層の炭素濃度が１×１０１７ｃｍ－３以下である請求項１又は請求項２記載の半導体装置。
  4. 前記炭化珪素層が不純物を含み、前記炭化珪素層及び前記導電層の中の前記不純物の濃度分布が、前記炭化珪素層と前記導電層との間の界面にピークを有する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記炭化珪素層がアルミニウムを含み、前記導電層のアルミニウム濃度が１×１０１７ｃｍ－３以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記炭化珪素層の前記金属層が位置する側に、前記炭化珪素層と接する絶縁層を、更に備え、
    前記炭化珪素層と前記絶縁層との間の界面を基準とする前記炭化珪素層と前記導電層との間の界面の深さが５０ｎｍ以上である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 第１の面と、前記第１の面に対向する第２の面とを有し、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置し、前記第１の炭化珪素領域よりもｎ型不純物濃度の高いｎ型の第３の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域よりもｐ型不純物濃度の高いｐ型の第４の炭化珪素領域と、を含む炭化珪素層と、
    前記炭化珪素層の前記第１の面の側に位置するゲート電極と、
    前記ゲート電極と前記第２の炭化珪素領域との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、前記第３の炭化珪素領域及び前記第４の炭化珪素領域に電気的に接続された第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置し、前記第１の炭化珪素領域に電気的に接続された第２の電極と、
    前記炭化珪素層と前記第１の電極との間に位置し、前記第３の炭化珪素領域及び前記第４の炭化珪素領域に接し、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）のシリサイドを含み、炭素濃度が１×１０１７ｃｍ－３以下である導電層と、
    を備える半導体装置。
  8. 前記導電層におけるシリコン（Ｓｉ）に対する前記金属元素の原子比（Ｍ／Ｓｉ）が１．２以上である請求項７記載の半導体装置。
  9. 前記第１の電極の炭素濃度が１×１０１７ｃｍ－３以下である請求項７又は請求項８記載の半導体装置。
  10. 前記第４の炭化珪素領域はアルミニウムを含み、前記導電層のアルミニウム濃度が１×１０１７ｃｍ－３以下である請求項７ないし請求項９いずれか一項記載の半導体装置。
  11. 前記導電層の深さが前記第３の炭化珪素領域の深さよりも深い請求項７ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記導電層の前記第１の面から前記第２の面に向かう方向の厚さは１００ｎｍより大きい請求項７ないし請求項１１いずれか一項記載の半導体装置。
  13. 請求項１ないし請求項１２いずれか一項記載の半導体装置を備えるインバータ回路。
  14. 請求項１ないし請求項１２いずれか一項記載の半導体装置を備える駆動装置。
  15. 請求項１ないし請求項１２いずれか一項記載の半導体装置を備える車両。
  16. 請求項１ないし請求項１２いずれか一項記載の半導体装置を備える昇降機。
  17. 炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）を含む第１の金属膜を形成し、
    二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で熱処理を行い、前記炭化珪素層と前記第１の金属膜とを反応させて前記金属元素を含む金属シリサイド層を形成し、
    前記金属シリサイド層の上に、前記第１の金属膜と異なる化学組成の第２の金属膜を形成し、
    前記熱処理の温度は９００℃未満である半導体装置の製造方法。
  18. 炭化珪素層の上に、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び、白金（Ｐｔ）からなる群から選ばれる一つの金属元素（Ｍ）を含む第１の金属膜を形成し、
    二酸化炭素又は原子状水素の少なくともいずれか一方を含む雰囲気中で熱処理を行い、前記炭化珪素層と前記第１の金属膜とを反応させて前記金属元素を含む金属シリサイド層を形成し、
    前記金属シリサイド層の上に、前記第１の金属膜と異なる化学組成の第２の金属膜を形成し、
    前記金属シリサイド層の厚さは、５０ｎｍ以上５００ｎｍ以下である半導体装置の製造方法。
  19. 前記金属シリサイド層を形成した後、前記第２の金属膜を形成する前に、未反応の前記第１の金属膜を除去する請求項１７又は請求項１８記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7354028B2 (ja) 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2024018648A (ja) * 2022-07-29 2024-02-08 住重アテックス株式会社 半導体装置および半導体装置の製造方法
US20240079237A1 (en) 2022-08-29 2024-03-07 Stmicroelectronics S.R.L. Method of manufacturing ohmic contacts of an electronic device, with thermal budget optimization
CN117393438A (zh) * 2023-12-11 2024-01-12 深圳市森国科科技股份有限公司 一种碳化硅半导体器件及制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109504A (ja) 2003-09-30 2005-04-21 Samsung Electronics Co Ltd シリサイド薄膜を有する半導体素子およびその製造方法
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2015159984A1 (ja) 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP2018082190A (ja) 2012-12-18 2018-05-24 ゼネラル・エレクトリック・カンパニイ 炭化ケイ素装置におけるオーミック接触のためのシステム及び方法
JP2018186126A (ja) 2017-04-24 2018-11-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3871607B2 (ja) 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
JP2007184571A (ja) 2005-12-08 2007-07-19 Nissan Motor Co Ltd 炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法
US20070138482A1 (en) 2005-12-08 2007-06-21 Nissan Motor Co., Ltd. Silicon carbide semiconductor device and method for producing the same
JP5229845B2 (ja) 2006-03-07 2013-07-03 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓｆｅｔの製造方法および炭化ケイ素ｍｏｓｆｅｔ
JP5655642B2 (ja) 2011-03-08 2015-01-21 サンケン電気株式会社 半導体装置の製造方法
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法
JP5646527B2 (ja) * 2012-03-02 2014-12-24 株式会社東芝 半導体装置および半導体装置の製造方法
JP6478862B2 (ja) * 2015-07-29 2019-03-06 株式会社東芝 半導体装置
JP2017059600A (ja) 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
JP6540585B2 (ja) 2016-04-27 2019-07-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6728096B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109504A (ja) 2003-09-30 2005-04-21 Samsung Electronics Co Ltd シリサイド薄膜を有する半導体素子およびその製造方法
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2018082190A (ja) 2012-12-18 2018-05-24 ゼネラル・エレクトリック・カンパニイ 炭化ケイ素装置におけるオーミック接触のためのシステム及び方法
WO2015159984A1 (ja) 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP2018186126A (ja) 2017-04-24 2018-11-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

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