CN115939194A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式主要涉及半导体装置及其制造方法。实施方式的半导体装置具备:含有钛(Ti)的电极、碳化硅层、第一区域和第二区域,所述第一区域设置于碳化硅层与电极之间,且含有硅(Si)及氧(O),厚度为2nm~10nm,所述第二区域设置于第一区域与电极之间,且含有钛(Ti)及硅(Si)。

Description

半导体装置及其制造方法
关联申请
本申请享有以日本专利申请2021-154469号(申请日:2021年9月22日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及半导体装置及其制造方法。
背景技术
作为下一代的半导体器件用的材料,期待碳化硅(SiC)。碳化硅具有与硅(Si)相比带隙为3倍、击穿电场强度为约10倍、热导率为约3倍的优异的物性。如果有效利用该特性,则能够实现高耐压、低损耗并且可高温动作的功率半导体器件。
例如,就使用了碳化硅的Metal Oxide Semiconductor Field EffectTransistor(MOSFET,金属氧化物场效应晶体管)而言,期望降低碳化硅层与金属电极之间的接触电阻。通过降低接触电阻,例如MOSFET的稳态损耗、开关损耗降低。
发明内容
实施方式提供能够降低接触电阻的半导体装置及其制造方法。
实施方式的半导体装置具备:含有钛(Ti)的电极、碳化硅层、第一区域和第二区域,所述第一区域设置于上述碳化硅层与上述电极之间,且含有硅(Si)及氧(O),厚度为2nm~10nm,所述第二区域设置于上述第一区域与上述电极之间,且含有钛(Ti)及硅(Si)。
附图说明
图1是第一实施方式的半导体装置的示意截面图。
图2是表示第一实施方式的半导体装置的元素分布的一个例子的图。
图3是第一实施方式的比较例的半导体装置的示意截面图。
图4是第一实施方式的半导体装置的作用及效果的说明图。
图5是第二实施方式的半导体装置的示意截面图。
图6是表示第二实施方式的半导体装置的制造方法的一个例子的示意截面图。
图7是表示第二实施方式的半导体装置的制造方法的一个例子的示意截面图。
图8是表示第二实施方式的半导体装置的制造方法的一个例子的示意截面图。
图9是表示第二实施方式的半导体装置的制造方法的一个例子的示意截面图。
图10是表示第二实施方式的半导体装置的制造方法的一个例子的示意截面图。
具体实施方式
以下,参照附图的同时对本发明的实施方式进行说明。需要说明的是,在以下的说明中,对同一或类似的构件等标注同一符号,对于一度说明过的构件等有时适宜省略其说明。
此外,在以下的说明中,在有n+、n、n-及p+、p、p-的表述的情况下,这些表述表示各导电型中的杂质浓度的相对高低。即n+表示与n相比n型杂质浓度相对高,n-表示与n相比n型杂质浓度相对低。此外,p+表示与p相比p型杂质浓度相对高,p-表示与p相比p型杂质浓度相对低。需要说明的是,还有时将n+型、n-型简记为n型,将p+型、p-型简记为p型。
需要说明的是,本说明书中,p型的碳化硅区域的“p型杂质浓度”是指从该区域的p型杂质浓度减去该区域的n型杂质浓度而得到的净(net)的p型杂质浓度。此外,n型的碳化硅区域的“n型杂质浓度”是指从该区域的n型杂质浓度减去该区域的p型杂质浓度而得到的净(net)的n型杂质浓度。
此外,说明书中只要没有特殊的记述,特定的区域的杂质浓度是指该区域的最大杂质浓度。
杂质浓度例如可以通过二次离子质谱(Secondary Ion Mass Spectrometry,SIMS)进行测定。此外,杂质浓度的相对高低例如也可以由通过扫描电容显微镜(ScanningCapacitance Microscopy,SCM)求出的载流子浓度的高低进行判断。此外,杂质区域的宽度、深度等距离例如可以通过SIMS来求出。此外,杂质区域的宽度、深度等距离例如可以由SCM的图像、扫描电子显微镜(Scanning Electron Microscope,SEM)的图像求出。此外,绝缘层的厚度等例如可以在SIMS、SEM、或透射电子显微镜(Transmission ElectronMicroscope,TEM)的图像上进行计测。此外,构成半导体装置的构件的化学组成的定性分析及定量分析例如可以通过SIMS、电子能量损耗分光法(Electron Energy LossSpectroscopy:EELS)、能量色散型X射线分光法(Energy Dispersive X-raySpectroscopy:EDX)来进行。
(第一实施方式)
第一实施方式的半导体装置具备含有钛(Ti)的电极、碳化硅层、第一区域和第二区域,所述第一区域设置于碳化硅层与电极之间,且含有硅(Si)及氧(O),厚度为2nm~10nm,所述第二区域设置于第一区域与电极之间,且含有钛(Ti)及硅(Si)。
图1是第一实施方式的半导体装置的示意截面图。第一实施方式的半导体装置是包含碳化硅层和接触电极的接触结构100。
接触结构100包含碳化硅层10、第一中间区域12(第一区域)、第二中间区域14(第二区域)及接触电极16(电极)。第一中间区域12是第一区域的一个例子。第二中间区域14是第二区域的一个例子。接触电极16是电极的一个例子。
图2是表示第一实施方式的半导体装置的元素分布的一个例子的图。图2表示接触结构100中所含的元素的原子比率(atomic ratio)。图2表示从碳化硅层10朝向接触电极16的方向的元素的原子比率的分布。
碳化硅层10是单晶的SiC。碳化硅层10例如为4H-SiC。碳化硅层10的表面例如是相对于(0001)面倾斜0度~8度的面。
碳化硅层10例如包含n型杂质。n型杂质例如为氮(N)或磷(P)。碳化硅层10中的n型杂质浓度例如为1×1019cm-3以上。
碳化硅层10例如包含p型杂质。p型杂质例如为铝(Al)。碳化硅层10中的p型杂质浓度例如为1×1019cm-3以上。
第一中间区域12被设置于碳化硅层10上。第一中间区域12被设置于碳化硅层10与接触电极16之间。第一中间区域12被设置于碳化硅层10与第二中间区域14之间。第一中间区域12例如与碳化硅层10相接触。
第一中间区域12包含硅(Si)及氧(O)。第一中间区域12例如以硅(Si)及氧(O)作为主要成分。第一中间区域12以硅(Si)及氧(O)作为主要成分是指在第一中间区域12中不存在原子比率比硅(Si)及氧(O)高的元素。
第一中间区域12的氧原子比率例如比第一中间区域12的硅原子比率高。第一中间区域12的碳原子比率例如比第一中间区域12的硅原子比率低。第一中间区域12的碳原子比率例如为第一中间区域12的硅原子比率的十分之一以下。
第一中间区域12的氧原子浓度例如为2×1021cm-3以上。
第一中间区域12例如包含氧化硅。第一中间区域12例如为氧化硅层。
第一中间区域12的厚度为2nm~10nm。第一中间区域12与碳化硅层10之间的边界例如在图2那样的原子比率的分布中可以定义为碳比率与氧比率交叉的位置。此外,第一中间区域12与第二中间区域14之间的边界例如在图2那样的原子比率的分布中可以定义为钛比率与氧比率交叉的位置。
第二中间区域14被设置于第一中间区域12上。第二中间区域14被设置于第一中间区域12与接触电极16之间。第二中间区域14例如与第一中间区域12相接触。
第二中间区域14包含钛(Ti)及硅(Si)。第二中间区域14例如以钛(Ti)及硅(Si)作为主要成分。第二中间区域14以钛(Ti)及硅(Si)作为主要成分是指在第二中间区域14中不存在原子比率比钛(Ti)及硅(Si)高的元素。
第二中间区域14的钛原子比率例如比第二中间区域14的硅原子比率高。第二中间区域14的氧原子比率例如比第二中间区域14的钛原子比率低。
第二中间区域14例如包含硅化钛。第二中间区域14例如为硅化钛层。
第二中间区域14的厚度例如为2nm~10nm。第二中间区域14与第一中间区域12之间的边界例如在图2那样的原子比率的分布中可以定义为氧比率与钛比率交叉的位置。此外,第二中间区域14与接触电极16之间的边界例如在图2那样的原子比率的分布中可以定义为钛比率成为95%的位置。
接触电极16被设置于第二中间区域14上。接触电极16例如与第二中间区域14相接触。
接触电极16包含钛(Ti)。接触电极16例如以钛(Ti)作为主要成分。接触电极16以钛(Ti)作为主要成分是指在接触电极16中不存在原子比率比钛(Ti)高的元素。
接触电极16例如为钛层。
接触电极16的厚度例如为50nm~300nm。
接着,对第一实施方式的半导体装置的制造方法的一个例子进行说明。
第一实施方式的半导体装置的制造方法是在碳化硅层上形成厚度为2nm~10nm的氧化硅膜,在氧化硅膜上形成钛膜,以400℃~600℃的温度进行热处理。
最初,在碳化硅层上形成厚度为2nm~10nm的氧化硅膜。氧化硅膜例如通过气相生长法或热氧化法而形成。氧化硅膜例如使用原子层沉积(Atomic Layer Deposition法,ALD法)而形成。
接着,在氧化硅膜上形成钛膜。钛膜例如通过化学气相生长法(CVD法)或溅射法而形成。钛膜的厚度例如为30nm~300nm。
接着,在400℃~1100℃的温度下进行热处理。热处理例如在非氧化性气氛中进行。热处理例如在氮气氛或氩气氛中进行。
热处理例如使用快速热退火(Rapid Thermal Anneal,RTA)来进行。热处理的时间例如为10秒~500秒。
通过上述的半导体装置的制造方法,形成图1中所示的接触结构100。
接着,对第一实施方式的半导体装置及半导体装置的制造方法的作用及效果进行说明。
发明人的研究的结果是弄清楚了:通过在碳化硅层与钛膜之间夹持薄的氧化硅膜而进行热处理,能够实现具备欧姆性的接触结构。
图3是第一实施方式的比较例的半导体装置的示意截面图。比较例的半导体装置是接触结构900。
接触结构900具备碳化硅层10、中间区域15及接触电极16。接触结构900在具备中间区域15来代替第一中间区域12及第二中间区域14这点与第一实施方式的接触结构100不同。
中间区域15包含钛(Ti)及碳(C)。中间区域15以钛(Ti)及碳(C)作为主要成分。中间区域15以钛(Ti)及碳(C)作为主要成分是指在中间区域15中不存在原子比率比钛(Ti)及碳(C)高的元素。
中间区域15例如包含碳化钛。中间区域15例如为碳化钛层。中间区域15的厚度例如为2nm~10nm。
比较例的接触结构900可以通过从第一实施方式的制造方法中省略氧化硅膜的形成而形成。
最初,在碳化硅层上形成钛膜。接着,以400℃~600℃的温度进行热处理。
通过上述的制造方法,形成图3中所示的比较例的接触结构900。
图4是第一实施方式的半导体装置的作用及效果的说明图。图4是表示实施方式的接触结构100和比较例的接触结构900的电压电流特性的图。图4例示出接触结构100的碳化硅层10为n型的情况。
如图4中所示的那样,在实施方式的接触结构100的情况下,在电压电流特性中见到欧姆性。另一方面,在比较例的接触结构900的情况下,在电压电流特性中见到整流性。
通过实施方式的接触结构100,能够降低碳化硅层与接触电极之间的接触电阻。
通过实施方式的接触结构100而在电压电流特性中见到欧姆性的要因未必清楚。作为第一要因,认为含有钛(Ti)及硅(Si)的第二中间区域14的功函数低,接触结构100的肖特基势垒高度减少。此外,作为第二要因,认为通过含有硅(Si)及氧(O)的第一中间区域12中所含的缺陷、或在碳化硅层10与第一中间区域12的界面处存在的缺陷,被钉扎为接触结构100的肖特基势垒高度低的状态。此外,还认为通过第一要因与第二要因复合,变得在电压电流特性中见到欧姆性。
从降低接触电阻的观点出发,第一中间区域12的厚度必须为2nm~10nm。从降低接触电阻的观点出发,第一中间区域12的厚度优选为3nm~8nm。
从降低接触电阻的观点出发,碳化硅层10中的n型杂质浓度优选为1×1019cm-3以上,更优选为1×1020cm-3以上。
从降低接触电阻的观点出发,碳化硅层10中的p型杂质浓度优选为1×1019cm-3以上,更优选为1×1020cm-3以上。
从降低接触电阻的观点出发,第一中间区域12的氧原子浓度优选为2×1021cm-3以上,更优选为5×1021cm-3以上,进一步优选为1×1022cm-3以上。
从降低接触电阻的观点出发,第二中间区域14的厚度优选为2nm~10nm,更优选为3nm~8nm。
综上,根据第一实施方式,能够实现可降低接触电阻的半导体装置及其制造方法。
(第二实施方式)
第二实施方式的半导体装置具备:碳化硅层;栅极电极,其设置于碳化硅层的第一面的侧;栅极绝缘层,其设置于第二碳化硅区域与栅极电极之间;第一电极,其设置于碳化硅层的第一面的侧,且含有钛(Ti);第一区域,其设置于第四碳化硅区域与第一电极之间,且含有硅(Si)及氧(O),厚度为2nm~10nm;第二区域,其设置于第一区域与第一电极之间,且含有钛(Ti)及硅(Si);第三区域,其设置于第一部分与第一电极之间,且含有钛(Ti)及碳(C);和第二电极,其设置于碳化硅层的第二面的侧,所述碳化硅层具有第一面和与第一面相向的第二面,且包含:第1导电型的第一碳化硅区域,其包含与第一面相接触的第一部分;第2导电型的第二碳化硅区域,其设置于第一碳化硅区域与第一面之间;第2导电型的第三碳化硅区域,其设置于第二碳化硅区域与第一面之间,第2导电型杂质浓度比第二碳化硅区域的第2导电型杂质浓度高;和第1导电型的第四碳化硅区域,其设置于第二碳化硅区域与第一面之间。
图5是第二实施方式的半导体装置的示意截面图。
第二实施方式的半导体装置是使用了碳化硅的平面栅极型的立式MOSFET200。第二实施方式的MOSFET200例如是通过离子注入而形成主体区域和源区域的双注入金属氧化物半导体场效应晶体管(DIMOSFET,Double Implantation MOSFET)。此外,第二实施方式的半导体装置具备肖特基二极管(SBD,Schotkky Briier Diode)作为内置二极管。
第二实施方式的MOSFET200将第一实施方式的接触结构100应用于源电极与源区域之间的接触结构。此外,MOSFET200将比较例的接触结构900应用于SBD的肖特基势垒结构。以下,对于与第一实施方式的内容重复的内容,有时省略一部分记述。
以下,以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET100是以电子作为载流子的立式的n沟道型的MOSFET。
MOSFET200具备碳化硅层20、源电极22(第一电极)、漏极电极24(第二电极)、栅极绝缘层26、栅极电极28、层间绝缘层30、第一接触区域32(第一区域)、第二接触区域34(第二区域)、肖特基区域36(第三区域)。
碳化硅层20包含n+型的漏极区域42、n型的漂移区域44(第一碳化硅区域)、p型的主体区域46(第二碳化硅区域)、p+型的主体接触区域48(第三碳化硅区域)、n+型的源区域50(第四碳化硅区域)。
漂移区域44具有第一部分44a。
源电极22是第一电极的一个例子。漏极电极24是第二电极的一个例子。第一接触区域32是第一区域的一个例子。第二接触区域34是第二区域的一个例子。肖特基区域36是第三区域的一个例子。漂移区域44是第一碳化硅区域的一个例子。主体区域46是第二碳化硅区域的一个例子。主体接触区域48是第三碳化硅区域的一个例子。源区域50是第四碳化硅区域的一个例子。
碳化硅层20被设置于源电极22与漏极电极24之间。碳化硅层20是单晶的SiC。碳化硅层20例如为4H-SiC。
碳化硅层20具备第一面(图5中“F1”)和第二面(图5中“F2”)。以下,有时将第一面F1称为表面,将第二面F2称为背面。第一面F1位于碳化硅层20的源电极22侧。此外,第二面F2位于碳化硅层20的漏极电极24侧。第一面F1与第二面F2相向。需要说明的是,以下,所谓“深度”是指以第一面作为基准而朝向第二面的方向的深度。
第一面与第一方向及第二方向平行。第二方向与第一方向垂直。
第一面F1例如是相对于(0001)面倾斜0度~8度的面。此外,第二面F2例如是相对于(000-1)面倾斜0度~8度的面。(0001)面被称为硅面。(000-1)面被称为碳面。
n+型的漏极区域42被设置于碳化硅层20的背面侧。漏极区域42例如包含氮(N)作为n型杂质。漏极区域42的n型杂质浓度例如为1×1018cm-3~1×1021cm-3
n-型的漂移区域44被设置于漏极区域42与第一面F1之间。n型的漂移区域44被设置于源电极22与漏极电极24之间。n型的漂移区域44被设置于栅极电极28与漏极电极24之间。
漂移区域44被设置于漏极区域42上。漂移区域44例如包含氮(N)作为n型杂质。漂移区域44的n型杂质浓度比漏极区域42的n型杂质浓度低。漂移区域44的n型杂质浓度例如为4×1014cm-3~1×1017cm-3。漂移区域44的厚度例如为3μm~150μm。
漂移区域44具有第一部分44a。第一部分44a与第一面F1相接触。第一部分44a作为SBD的阴极区域发挥功能。
p型的主体区域46被设置于漂移区域44与第一面F1之间。主体区域46作为MOSFET200的沟道区域发挥功能。
主体区域46例如包含铝(Al)作为p型杂质。主体区域46的p型杂质浓度例如为5×1017cm-3~5×1019cm-3
主体区域46的深度例如为0.5μm~1.0μm。
主体区域46与源电极22电连接。主体区域46被固定为源电极22的电位。
主体区域46的一部分与第一面F1相接触。主体区域46的一部分与栅极电极28相向。主体区域46的一部分成为MOSFET200的沟道区域。在主体区域46的一部分与栅极电极28之间,夹持栅极绝缘层26。
p+型的主体接触区域48被设置于主体区域46与第一面F1之间。主体接触区域48被设置于主体区域46与源电极22之间。
主体接触区域48的p型杂质的杂质浓度比主体区域46的p型杂质浓度高。
主体接触区域48例如包含铝(Al)作为p型杂质。主体接触区域48的p型杂质浓度例如为1×1019cm-3~1×1021cm-3
主体接触区域48的深度例如为0.1μm~0.6μm。
主体接触区域48与源电极22电连接。主体接触区域48与源电极22之间的接触例如为欧姆接触。主体接触区域48被固定为源电极22的电位。
n+型的源区域50被设置于主体区域46与第一面F1之间。源区域50例如与第一面F1相接触。
源区域50例如包含磷(P)或氮(N)作为n型杂质。源区域50的n型杂质浓度比漂移区域44的n型杂质浓度高。
源区域50的n型杂质浓度例如为1×1019cm-3~1×1021cm-3。源区域50的深度比主体区域46的深度浅。源区域50的深度例如为0.05μm~0.2μm。
源区域50与源电极22电连接。源区域50与源电极22之间的接触例如为欧姆接触。源区域50被固定为源电极22的电位。
栅极电极28被设置于碳化硅层20的第一面F1的一侧。栅极电极28为导电层。栅极电极28例如为包含p型杂质或n型杂质的多晶质硅。栅极电极28与主体区域46相向。
栅极绝缘层26被设置于栅极电极28与主体区域46之间。栅极绝缘层26例如为氧化硅。
层间绝缘层30被设置于栅极电极28上及碳化硅层20上。层间绝缘层30例如为氧化硅。
源电极22被设置于碳化硅层20的第一面F1的一侧。源电极22作为晶体管的源电极及SBD的阳极电极而发挥功能。
源电极22包含钛(Ti)。源电极22例如以钛(Ti)作为主要成分。源电极22以钛(Ti)作为主要成分是指在源电极22中不存在原子比率比钛(Ti)高的元素。
源电极22例如为钛层。钛层的厚度例如为50nm~300nm。
源电极22例如也可以是在钛层上层叠有铝层的层叠结构。
第一接触区域32被设置于主体接触区域48与源电极22之间。第一接触区域32例如与主体接触区域48相接触。
第一接触区域32被设置于源区域50与源电极22之间。第一接触区域32例如与源区域50相接触。
第一接触区域32包含硅(Si)及氧(O)。第一接触区域32例如以硅(Si)及氧(O)作为主要成分。第一接触区域32以硅(Si)及氧(O)作为主要成分是指在第一接触区域32中不存在原子比率比硅(Si)及氧(O)高的元素。
第一接触区域32的氧原子比率例如比第一接触区域32的硅原子比率高。第一接触区域32的碳原子比率例如比第一接触区域32的硅原子比率低。
第一接触区域32的氧原子浓度例如为2×1021cm-3以上。
第一接触区域32例如包含氧化硅。第一接触区域32例如为氧化硅层。
第一接触区域32的厚度为2nm~10nm。
第二接触区域34被设置于第一接触区域32上。第二接触区域34被设置于第一接触区域32与源电极22之间。第二接触区域34例如与第一接触区域32相接触。第二接触区域34例如与源电极22相接触。
第二接触区域34含有钛(Ti)及硅(Si)。第二接触区域34例如以钛(Ti)及硅(Si)作为主要成分。第二接触区域34以钛(Ti)及硅(Si)作为主要成分是指在第二接触区域34中不存在原子比率比钛(Ti)及硅(Si)高的元素。
第二接触区域34的钛原子比率例如比第二接触区域34的硅原子比率高。第二接触区域34的氧原子比率例如比第二接触区域34的钛原子比率低。
第二接触区域34例如包含硅化钛。第二接触区域34例如为硅化钛层。
第二接触区域34的厚度例如为2nm~10nm。
肖特基区域36被设置于漂移区域44的第一部分44a上。肖特基区域36被设置于第一部分44a与源电极22之间。肖特基区域36例如与第一部分44a及源电极22相接触。
肖特基区域36包含钛(Ti)及碳(C)。肖特基区域36以钛(Ti)及碳(C)作为主要成分。肖特基区域36以钛(Ti)及碳(C)作为主要成分是指在肖特基区域36中不存在原子比率比钛(Ti)及碳(C)高的元素。
肖特基区域36例如包含碳化钛。肖特基区域36例如为碳化钛层。肖特基区域36的厚度例如为2nm~10nm。
漏极电极24被设置于碳化硅层20的第二面F2侧。漏极电极24被设置于碳化硅层20的第二面F2上。漏极电极24与第二面F2相接触。
漏极电极24例如包含金属或金属半导体化合物。漏极电极24例如包含硅化镍层、钛层、镍层、银层或金层。
漏极电极24与漏极区域42电连接。漏极电极24例如与漏极区域42相接触。
接着,对第二实施方式的MOSFET200的制造方法的一个例子进行说明。
图6、图7、图8、图9及图10是表示第二实施方式的半导体装置的制造方法的一个例子的示意截面图。图6~图10是相当于图5的截面图。
最初,准备具有n+型的漏极区域42、及通过外延生长而形成于漏极区域42上的n-型的漂移区域44的碳化硅层20。
接着,使用公知的工艺技术,在碳化硅层20中形成p型的主体区域46、p+型的主体接触区域48及n+型的源区域50。
接着,在碳化硅层20的表面,使用公知的工艺技术而形成栅极绝缘层26、栅极电极28及层间绝缘层30。之后,将层间绝缘层30的一部分开口,使碳化硅层20的表面露出(图6)。
接着,形成厚度为2nm~10nm的氧化硅膜60(图7)。氧化硅膜60例如通过气相生长法或热氧化法而形成。氧化硅膜例如使用ALD法而形成。
接着,将氧化硅膜60的一部分除去,至少使漂移区域44的第一部分44a露出(图8)。
接着,形成钛膜62(图9)。钛膜62例如通过CVD法而形成。
接着,以400℃~600℃的温度进行热处理。热处理例如在非氧化性气氛中进行。热处理例如在氮气氛或氩气氛中进行。
热处理例如使用RTA来进行。热处理的时间例如为10秒~60秒。
通过热处理,在主体接触区域48与钛膜62之间形成第一接触区域32及第二接触区域34。在源区域50与钛膜62之间形成第一接触区域32及第二接触区域34。
此外,通过热处理,在漂移区域44的第一部分44a与钛膜62之间形成肖特基区域36(图10)。钛膜62成为源电极22。
之后,使用公知的工艺技术,在碳化硅层20的背面侧形成漏极电极24。
通过以上的制造方法,形成图5中所示的MOSFET200。
源电极22与主体接触区域48之间的接触电阻通过具备第一接触区域32及第二接触区域34而降低。此外,源电极22与源区域50之间的接触电阻通过具备第一接触区域32及第二接触区域34而降低。
源电极22与漂移区域44的第一部分44a之间通过具备肖特基区域36而成为具有整流特性的肖特基接触。源电极22和漂移区域44的第一部分44a作为SBD而发挥功能。
根据第二实施方式,可实现具备SBD作为内置二极管且接触电阻降低的MOSFET200。
此外,根据第二实施方式,能够容易地制造具备SBD作为内置二极管且接触电阻降低的MOSFET200。
综上,根据第二实施方式,能够实现可降低接触电阻的半导体装置及其制造方法。
在第一及第二实施方式中,作为SiC的晶体结构以4H-SiC的情况为例进行了说明,但本发明也可以适用于使用了6H-SiC、3C-SiC等其他的晶体结构的SiC的器件。此外,也可以对碳化硅层20的表面应用(0001)面以外的面。
在第二实施方式中,以第1导电型为n型、第2导电型为p型的情况为例进行了说明,但也可以将第1导电型设定为p型、将第2导电型设定为n型。
在第二实施方式中,作为p型杂质例示出了铝(Al),但也可以使用硼(B)。此外,作为n型杂质例示出了氮(N)及磷(P),但也可以应用砷(As)、锑(Sb)等。
在第二实施方式中,以平面栅极型的MOSFET为例进行了说明,但例如也可以将本发明应用于沟槽栅极型的MOSFET。
对本发明的几个实施方式进行了说明,但这些实施方式是作为例子而提出的,并不意图限定发明的范围。这些新颖的实施方式可以以其他的各种方式来实施,在不脱离发明的主旨的范围内,可以进行各种省略、置换、变更。例如,也可以将一实施方式的构成要素置换或变更为其他的实施方式的构成要素。这些实施方式、其变形包含于发明的范围、主旨中,同时包含于权利要求书中记载的发明和其同等的范围内。

Claims (13)

1.一种半导体装置,其具备:
含有钛(Ti)的电极;
碳化硅层;
第一区域,其设置于所述碳化硅层与所述电极之间,且含有硅(Si)及氧(O),厚度为2nm~10nm;和
第二区域,其设置于所述第一区域与所述电极之间,且含有钛(Ti)及硅(Si)。
2.根据权利要求1所述的半导体装置,其中,所述第一区域的氧原子比率比所述第一区域的硅原子比率高。
3.根据权利要求1所述的半导体装置,其中,所述第一区域的碳原子比率比所述第一区域的硅原子比率低。
4.根据权利要求1所述的半导体装置,其中,所述第一区域的氧原子浓度为2×1021cm-3以上。
5.根据权利要求1所述的半导体装置,其中,所述碳化硅层的n型杂质浓度或p型杂质浓度为1×1019cm-3以上。
6.根据权利要求1所述的半导体装置,其中,所述第二区域的厚度为2nm~10nm。
7.一种半导体装置,其具备:
碳化硅层,其具有第一面和与所述第一面相向的第二面,且包含:第1导电型的第一碳化硅区域,其包含与所述第一面相接触的第一部分,
第2导电型的第二碳化硅区域,其设置于所述第一碳化硅区域与所述第一面之间,
第2导电型的第三碳化硅区域,其设置于所述第二碳化硅区域与所述第一面之间,第2导电型杂质浓度比所述第二碳化硅区域的第2导电型杂质浓度高,和
第1导电型的第四碳化硅区域,其设置于所述第二碳化硅区域与所述第一面之间;
栅极电极,其设置于所述碳化硅层的所述第一面的侧;
栅极绝缘层,其设置于所述第二碳化硅区域与所述栅极电极之间;
第一电极,其设置于所述碳化硅层的所述第一面的侧,且含有钛(Ti);
第一区域,其设置于所述第四碳化硅区域与所述第一电极之间,且含有硅(Si)及氧(O),厚度为2nm~10nm;
第二区域,其设置于所述第一区域与所述第一电极之间,且含有钛(Ti)及硅(Si);
第三区域,其设置于所述第一部分与所述第一电极之间,且含有钛(Ti)及碳(C);和
第二电极,其设置于所述碳化硅层的所述第二面的侧。
8.根据权利要求7所述的半导体装置,其中,所述第一区域设置于所述第三碳化硅区域与所述第一电极之间。
9.根据权利要求7所述的半导体装置,其中,所述第一区域的氧原子比率比所述第一区域的硅原子比率高。
10.根据权利要求7所述的半导体装置,其中,所述第一区域的碳原子比率比所述第一区域的硅原子比率低。
11.根据权利要求7所述的半导体装置,其中,所述第一区域的氧原子浓度为2×1021cm-3以上。
12.一种半导体装置的制造方法,其中,在碳化硅层上形成厚度为2nm~10nm的氧化硅膜,
在所述氧化硅膜上形成钛膜,
以400℃~600℃的温度进行热处理。
13.根据权利要求12所述的半导体装置的制造方法,其中,所述碳化硅层的n型杂质浓度或p型杂质浓度为1×1019cm-3以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118156357A (zh) * 2024-03-13 2024-06-07 浙江大学 基于碳化钛纳米膜的硅基x射线光电探测器及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107087A (ja) * 1994-10-06 1996-04-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO2016113004A1 (en) * 2015-01-15 2016-07-21 Abb Technology Ag Semiconductor device including an ohmic or rectifying contact to silicon carbide and method for forming such contact
JP6584966B2 (ja) * 2016-01-12 2019-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機
JP6692306B2 (ja) * 2017-02-09 2020-05-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7003019B2 (ja) * 2018-09-15 2022-01-20 株式会社東芝 半導体装置
US11004940B1 (en) * 2020-07-31 2021-05-11 Genesic Semiconductor Inc. Manufacture of power devices having increased cross over current

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118156357A (zh) * 2024-03-13 2024-06-07 浙江大学 基于碳化钛纳米膜的硅基x射线光电探测器及其制备方法

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