CN111640790B - 半导体装置 - Google Patents

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Abstract

实施方式提供能够降低导通电阻的半导体装置。实施方式的半导体装置，具备：第一电极、第二电极、碳化硅层、和与第二碳化硅区域对置的栅极电极。碳化硅层具有：第1导电型的第一碳化硅区域，设在第一电极与第二电极之间，具有第一面和第二面；第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；第一碳化硅区域与第一面之间的、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；第二碳化硅区域与第一面之间的、与第一电极相接的第1导电型的第四碳化硅区域、第二碳化硅区域与第三碳化硅区域之间的、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及第五碳化硅区域与第一面之间的、与第一电极相接的第2导电型的第六碳化硅区域。

Description

半导体装置
关联申请
本申请主张以日本专利申请第2019－38034号(申请日：2019年3月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
碳化硅作为下一代半导体器件用的材料而受到期待。碳化硅与硅相比，具有带隙为3倍、击穿电场强度约为10倍、热传导率约为3倍的良好物性。利用该特性，例如能够实现高耐压、低损耗并且能够在高温下动作的Metal Oxide Semiconductor Field EffectTransistor(MOSFET)。
对于采用碳化硅的纵型MOSFET而言，作为内置二极管，具有pn结二极管(体二极管)。例如，MOSFET被用作与感应性负载连接的开关元件。该情况下，在MOSFET截止时，也能够通过利用体二极管而流过回流电流。
但是，在利用进行双极型动作的体二极管而流过回流电流时，由于载流子的复合能量，层叠缺陷在碳化硅层中成长，有MOSFET的导通电阻增大的问题。MOSFET的导通电阻的增大导致MOSFET的可靠性的下降。
例如，通过在MOSFET中设置进行单极型动作的Shottky Barrier Diode(肖特基势垒二极管，SBD)作为内置二极管，能够抑制碳化硅层中的层叠缺陷。在MOSFET中设置SBD的情况下，SBD的形成妨碍MOSFET的微细化，MOSFET的导通电阻可能增大。
发明内容
本发明提供能够降低导通电阻的半导体装置。
实施方式的半导体装置，具备：第一电极；第二电极；碳化硅层，设在上述第一电极与上述第二电极之间，具有上述第一电极侧的第一面和上述第二电极侧的第二面；栅极电极，与后述的第二碳化硅区域对置；以及栅极绝缘层，设在上述栅极电极与后述的第二碳化硅区域之间。上述碳化硅层具有：第1导电型的第一碳化硅区域；第2导电型的第二碳化硅区域，设在上述第一碳化硅区域与上述第一面之间；第2导电型的第三碳化硅区域，设在上述第一碳化硅区域与上述第一面之间，与上述第二碳化硅区域分离；第1导电型的第四碳化硅区域，设在上述第二碳化硅区域与上述第一面之间，与上述第一电极相接；第1导电型的第五碳化硅区域，设在上述第二碳化硅区域与上述第三碳化硅区域之间，第1导电型杂质浓度比上述第一碳化硅区域高；以及第2导电型的第六碳化硅区域，设在上述第五碳化硅区域与上述第一面之间，与上述第一电极相接。
附图说明
图1是第一实施方式的半导体装置的示意剖面图。
图2是第一实施方式的半导体装置的示意俯视图。
图3是第一实施方式的半导体装置的等价电路图。
图4是第一实施方式的半导体装置的作用及效果的说明图。
图5的(a)、(b)是第一实施方式的半导体装置的作用及效果的说明图。
图6是第一实施方式的半导体装置的作用及效果的说明图。
图7是第二实施方式的半导体装置的示意剖面图。
图8是第三实施方式的半导体装置的示意剖面图。
图9是第四实施方式的半导体装置的示意剖面图。
图10是第五实施方式的半导体装置的示意剖面图。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，以下的说明中，对于相同或类似的部件等附加同一符号，有关于说明过的部件等适当地将其说明省略的情况。
此外，以下的说明中，在有n+、n、n－以及p+、p、p－的标记的情况下，这些标记表示各导电型的杂质浓度的相对高低。即n+表示与n相比n型杂质浓度相对高，n－表示与n相比n型杂质浓度相对低。此外，p+表示与p相比p型杂质浓度相对高，p－表示与p相比p型杂质浓度相对低。另外，也有将n+型、n－型简单记作n型、将p+型、p－型简单记作p型的情况。
另外，本说明书中，只要没有特别记载，“杂质浓度”就表示将相反导电型的杂质浓度进行了补偿后的浓度。即，n型的碳化硅区域的n型杂质浓度表示从n型杂质的浓度中减去了p型杂质的浓度后的浓度。此外，p型的碳化硅区域的p型杂质浓度表示从p型杂质的浓度中减去了n型杂质的浓度后的浓度。
杂质浓度例如能够通过Time of Flight-Secondary Ion Mass Spectrometry(飞行时间二次离子质谱法，TOF－SIMS)测定。此外，杂质浓度的相对高低例如还能够根据用Scanning Capacitance Microscopy(扫描式电容显微镜，SCM)求出的载流子浓度的高低来判断。此外，杂质区域的深度、厚度等距离例如能够用TOF－SIMS求出。此外，杂质区域的深度、厚度、宽度、间隔等的距离例如能够根据SCM像与Atomic Force Microscope(原子力显微镜，AFM)像的合成图像来求出。
(第一实施方式)
第一实施方式的半导体装置，具备：第一电极；第二电极；碳化硅层；与第二碳化硅区域对置的栅极电极；设在栅极电极与第二碳化硅区域之间的栅极绝缘层。碳化硅层设在第一电极与第二电极之间，具有第一电极侧的第一面和第二电极侧的第二面，并且具备：第1导电型的第一碳化硅区域；设在第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；设在第一碳化硅区域与第一面之间、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；设在第二碳化硅区域与第一面之间、与第一电极相接的第1导电型的第四碳化硅区域；设在第二碳化硅区域与第三碳化硅区域之间、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及设在第五碳化硅区域与第一面之间、与第一电极相接的第2导电型的第六碳化硅区域。
图1是第一实施方式的半导体装置的示意剖面图。图2是第一实施方式的半导体装置的示意俯视图。图2是表示碳化硅层表面的碳化硅区域的图案的图。图1是图2的AA’剖面图。
第一实施方式的半导体装置是利用了碳化硅的平面栅极型的纵型MOSFET100。第一实施方式的MOSFET100例如是通过离子注入而形成体区域和源极区域的DoubleImplantation MOSFET(双植入型MOSFET，DIMOSFET)。此外，第一实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET100是以电子作为载流子的纵型的n沟道型的MOSFET。
MOSFET100具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
在碳化硅层10中，具备n+型的漏极区域22、n－型的漂移区域24(第一碳化硅区域)、p型的第一体区域26a(第二碳化硅区域)、p型的第二体区域26b(第三碳化硅区域)、p型的第三体区域26c、p型的第四体区域26d、n+型的第一源极区域28a(第四碳化硅区域)、n+型的第二源极区域28b、n+型的第三源极区域28c、n+型的第四源极区域28d，p+型的第一体接触区域32a(第十碳化硅区域)、p+型的第二体接触区域32b、p+型的第三体接触区域32c、p+型的第四体接触区域32d、n型的n阻挡区域34(第五碳化硅区域)、p型的p阻挡区域36(第六碳化硅区域)、n型的第一JFET区域38a、n型的第二JFET区域38b。
碳化硅层10设在源极电极12与漏极电极14之间。碳化硅层10是单晶的SiC。碳化硅层10例如是4H－SiC。
碳化硅层10具备第一面(图1中“P1”)和第二面(图1中“P2”)。以下，有将第一面称为表面、将第二面称为背面的情况。第一面P1位于碳化硅层10的源极电极12侧。此外，第二面P2位于碳化硅层10的漏极电极14侧。另外，以下，“深度”表示以第一面为基准而朝向第二面的方向的深度。
第一面P1例如是相对于(0001)面倾斜了0度以上且8度以下的面。此外，第二面P2例如是相对于(000－1)面倾斜了0度以上且8度以下的面。(0001)面称作硅面。(000－1)面称作碳面。
n+型的漏极区域22设在碳化硅层10的背面侧。漏极区域22例如含有氮(N)作为n型杂质。漏极区域22的n型杂质浓度例如是1×1018cm－3以上且1×1021cm－3以下。
n－型的漂移区域24设在漏极区域22与第一面P1之间。n－型的漂移区域24设在源极电极12与漏极电极14之间。n－型的漂移区域24设在栅极电极18与漏极电极14之间。n－型的漂移区域24设在漏极区域22上。漂移区域24例如含有氮(N)作为n型杂质。漂移区域24的n型杂质浓度低于漏极区域22的n型杂质浓度。漂移区域24的n型杂质浓度例如是4×1014cm－3以上且1×1017cm－3以下。漂移区域24的厚度例如是5μm以上且150μm以下。
p型的第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d设在漂移区域24与第一面P1之间。第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d分别分离。第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d在第一方向上延伸。
第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d作为MOSFET100的沟道区域发挥功能。第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d例如含有铝(Al)作为p型杂质。第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d的p型杂质浓度例如是5×1017cm－3以上且5×1019cm－3以下。
第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d的深度例如是0.5μm以上且1.0μm以下。
第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d被固定为源极电极12的电位。
第一体区域26a的一部分(图1中“B1”)与第一面P1相接。第一体区域26a的一部分B1与栅极电极18对置。第一体区域26a的与栅极电极18对置的部分成为MOSFET100的沟道区域。
作为第一体区域26a的一部分的沟道区域的p型杂质浓度低于例如沟道区域的第二面P2侧的第一体区域26a的p型杂质浓度。沟道区域的p型杂质浓度例如是1×1016cm－3以上且5×1017cm－3以下。
n+型的第一源极区域28a设在第一体区域26a与第一面P1之间。n+型的第二源极区域28b设在第二体区域26b与第一面P1之间。n+型的第三源极区域28c设在第三体区域26c与第一面P1之间。n+型的第四源极区域28d设在第四体区域26d与第一面P1之间。第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d在第一方向上延伸。
第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d含有例如磷(P)作为n型杂质。第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d的n型杂质浓度高于漂移区域24的n型杂质浓度。
第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d的n型杂质浓度例如是1×1019cm－3以上且1×1021cm－3以下。第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d的深度比第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d的深度浅，例如是0.1μm以上且0.3μm以下。
第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d与源极电极12相接。第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d与源极电极12之间的接触是例如欧姆接触。
第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d被固定为源极电极12的电位。
p+型的第一体接触区域32a设在第一体区域26a与第一面P1之间。p+型的第二体接触区域32b设在第二体区域26b与第一面P1之间。p+型的第三体接触区域32c设在第三体区域26c与第一面P1之间。p+型的第四体接触区域32d设在第四体区域26d与第一面P1之间。第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d在第一方向上延伸。
第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d的p型杂质的杂质浓度高于第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d的p型杂质的杂质浓度。
第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d含有例如铝(Al)作为p型杂质。第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d的p型杂质浓度例如是1×1019cm－3以上且1×1021cm－3以下。
第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d的深度例如是0.3μm以上且0.6μm以下。
第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d与源极电极12相接。
n型的n阻挡区域34设在第一体区域26a与第二体区域26b之间。n阻挡区域34设在漂移区域24与第一面P1之间。n阻挡区域34在第一方向上延伸。
n阻挡区域34含有例如氮(N)作为n型杂质。n阻挡区域34的n型杂质浓度高于例如漂移区域24的n型杂质浓度。
n阻挡区域34的n型杂质浓度是例如5×1016cm－3以上且2×1017cm－3以下。
p型的p阻挡区域36设在n阻挡区域34与第一面P1之间。p阻挡区域36设在第一体区域26a与第二体区域26b之间。p阻挡区域36在第一方向上延伸。
p阻挡区域36与源极电极12相接。p阻挡区域36与源极电极12之间的结是肖特基结。
p阻挡区域36含有例如铝(Al)作为p型杂质。p阻挡区域36的p型杂质浓度例如是1×1017cm－3以上且2×1018cm－3以下。
p阻挡区域36的p型杂质浓度高于例如第一体区域26a的与栅极电极18对置的部分的p型杂质浓度。换言之，p阻挡区域36的p型杂质浓度高于例如MOSFET100的沟道区域的p型杂质浓度。
n阻挡区域34与p阻挡区域36的边界距第一面P1的距离(图1中“d”)例如是50nm以上且200nm以下。换言之，p阻挡区域36的深度例如是50nm以上且200nm以下。通过设置与漂移区域24相比n型杂质浓度高的n阻挡区域34，能够使p阻挡区域36的深度较浅。
源极电极12、p阻挡区域36、n阻挡区域34以及漂移区域24形成SBD。源极电极12作为SBD的阳极发挥功能，p阻挡区域36、n阻挡区域34以及漂移区域24作为SBD的阴极发挥功能。
n型的第一JFET区域38a设在第一体区域26a与第三体区域26c之间。第一JFET区域38a设在漂移区域24与第一面P1之间。第一JFET区域38a在第一方向上延伸。
n型的第二JFET区域38b设在第二体区域26b与第四体区域26d之间。第二JFET区域38b设在漂移区域24与第一面P1之间。第二JFET区域38b在第一方向上延伸。
当MOSFET100处于导通状态时，例如，电子从源极电极12，通过第一源极区域28a、形成于第一体区域26a的沟道、第一JFET区域38a、漂移区域24以及漏极区域22，向漏极电极14流动。
第一JFET区域38a以及第二JFET区域38b例如包含氮(N)作为n型杂质。第一JFET区域38a以及第二JFET区域38b的n型杂质浓度例如高于漂移区域24的n型杂质浓度。
第一JFET区域38a以及第二JFET区域38b的n型杂质浓度例如是5×1016cm－3以上且2×1017cm－3以下。
栅极电极18设在碳化硅层10的第一面P1侧。栅极电极18在第一方向上延伸。栅极电极18在与第一方向正交的第二方向上彼此并行地配置有多个。
栅极电极18是导电层。栅极电极18例如是包含p型杂质或n型杂质的多晶硅。
栅极电极18例如与第一体区域26a的和第一面P1相接的一部分B1对置。
栅极绝缘层16设在栅极电极18与第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d之间。栅极绝缘层16设在栅极电极18与第一JFET区域38a以及第二JFET区域38b之间。栅极绝缘层16设在栅极电极18与第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d之间。
栅极绝缘层16例如设在第一体区域26a的和第一面P1相接的一部分B1与栅极电极18之间。
栅极绝缘层16是例如氧化硅。栅极绝缘层16能够采用例如High－k绝缘材料(高介电常数绝缘材料)。
层间绝缘层20设在栅极电极18上以及碳化硅层10上。层间绝缘层20是例如氧化硅。
源极电极12与碳化硅层10相接。源极电极12与第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d相接。源极电极12与p阻挡区域36相接。源极电极12与第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d相接。
源极电极12具有硅化物层12a和金属层12b。源极电极12的与碳化硅层10相接的部分是硅化物层12a。
硅化物层12a与第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d相接。硅化物层12a与p阻挡区域36相接。硅化物层12a与第一体接触区域32a、第二体接触区域32b、第三体接触区域32c以及第四体接触区域32d。
源极电极12与第一源极区域28a相接的第一部分(图1中“C1”)和源极电极12与p阻挡区域36相接的第二部分(图1中“C2”)是同一材料。第一部分C1以及第二部分都是硅化物层12a。
源极电极12的硅化物层12a包含硅化物。硅化物层12a例如是镍硅化物或钛硅化物。
源极电极12与第一源极区域28a、第二源极区域28b、第三源极区域28c以及第四源极区域28d之间的接触通过设置硅化物层12a而成为欧姆接触。
源极电极12的金属层12b包含金属。金属层12b例如是钛(Ti)和铝(Al)的层叠构造。
漏极电极14设在碳化硅层10的背面上。漏极电极14与漏极区域22相接。
漏极电极14例如是金属或金属半导体化合物。漏极电极14例如包含从由镍硅化物、钛(Ti)、镍(Ni)、银(Ag)以及金(Au)组成的组中选择的至少一个材料。
接着，对第一实施方式的MOSFET100的作用以及效果进行说明。
图3是第一实施方式的半导体装置的等价电路图。在源极电极12与漏极电极14之间，与晶体管并联地连接着pn二极管和SBD作为内置二极管。第一体区域26a、第二体区域26b、第三体区域26c以及第四体区域26d是pn结二极管的阳极，漂移区域24是pn结二极管的阴极。此外，源极电极12是SBD的阳极，p阻挡区域36、n阻挡区域34以及漂移区域24为SBD的阴极。
例如，考虑将MOSFET100用作与感应性负载连接的开关元件的情况。在MOSFET100截止时，由于由感应性负载引起的负载电流，有源极电极12相对于漏极电极14被施加正电压的情况。该情况下，在内置二极管中流过正向电流。该状态也称作逆导通状态。
在SBD中开始流过正向电流的正向电压(Vf)低于pn结二极管的正向电压(Vf)。因而，最初在SBD中流过正向电流。
SBD的正向电压(Vf)例如是1.0V以上且不到2.0V。pn结二极管的正向电压(Vf)例如是2.0V以上且3.0V以下。
SBD进行单极型动作。因此，即使流过正向电流，也不会由于载流子的复合能量而在碳化硅层10中成长层叠缺陷。
图4是第一实施方式的半导体装置的作用以及效果的说明图。图4是比较方式的MOSFET900的示意剖面图。图4是与第一实施方式的图1对应的剖面。
比较方式的MOSFET900与第一实施方式的MOSFET100的不同点在于，源极电极12除了硅化物层12a和金属层12b以外还具有肖特基层12c，并且不具备n阻挡区域34和p阻挡区域36。肖特基层12c与漂移区域24相接。
肖特基层12c是金属或金属半导体化合物。肖特基层12c是例如钛(Ti)。
肖特基层12c由与硅化物层12a不同的材料形成。肖特基层12c例如由与硅化物层12a相比对n型碳化硅的肖特基势垒更高的材料形成。
通过设置肖特基层12c，源极电极12与漂移区域24之间的接触成为肖特基接触。假设在源极电极12的与漂移区域24相接的部分是硅化物层12a的情况下，源极电极12与漂移区域24之间的肖特基势垒变得过低，有可能无法作为SBD发挥功能。
比较方式的MOSFET900通过设置肖特基层12c，从而提高对n型碳化硅的源极电极12的肖特基势垒，能够发挥SBD的功能。
但是，比较方式的MOSFET900的源极电极12除了硅化物层12a以外还设有肖特基层12c。因此，例如，在硅化物层12a或肖特基层12c的图案化时，需要与漂移区域24的对齐裕度(日语：合わせ余裕)等。因而，MOSFET的微细化困难。如果MOSFET的微细化困难，则MOSFET的导通电阻的降低是困难的。此外，制造工艺变得复杂而制造成本增大。
第一实施方式的MOSFET100的源极电极12没有设置肖特基层12c。并且，代之而设置p阻挡区域36和n阻挡区域34。
p阻挡区域36的部分对于电子的电势变高，从而对于源极电极12与n阻挡区域34之间的电子的势垒有效提高，源极电极12、p阻挡区域36、n阻挡区域34以及漂移区域24作为以源极电极12为阳极的SBD发挥功能。
因而，根据第一实施方式的MOSFET100，通过不设置肖特基层12c，能实现MOSFET的微细化，能够降低导通电阻。
图5是第一实施方式的半导体装置的作用以及效果的说明图。图5的(a)是表示二极管的正向电流电压特性的仿真结果的图。图5的(b)是表示二极管的反向电流电压特性的仿真结果的图。
图5的(a)是实施方式的MOSFET100中内置的SBD(有阻挡区域)、从MOSFET100中内置的SBD中去除了p阻挡区域36以及n阻挡区域34的情况(无阻挡区域)、以及pn结二极管的仿真结果。图5的(b)是实施方式的MOSFET100中内置的SBD(有阻挡区域)、以及从MOSFET100中内置的SBD去除了p阻挡区域36以及n阻挡区域34的情况(无阻挡区域)的仿真结果。
根据图5的(a)可以明确，无阻挡区域的情况下，由于势垒高度过低，因此正向的电流电压特性成为线性的特性。另一方面，若设置阻挡区域则势垒高度提高，正向的电流电压特性成为正向电压(Vf)以1.8V左右上升的非线性特性。具有阻挡区域的SBD的正向电压(Vf)低于pn结二极管的正向电压(Vf)。
根据图5(b)可以明确，无阻挡区域的情况下，由于势垒高度过低，因此反向的电流电压特性也成为线性的特性。另一方面，如果设置阻挡区域则由于势垒高度较高从而反向电流被抑制。换言之，SBD为截止状态的反向漏电流被抑制。
图6是第一实施方式的半导体装置的作用以及效果的说明图。是表示实施方式的MOSFET100中内置的SBD(有阻挡区域)的正向电流电压特性的仿真结果的图。将电子电流和空穴电流分离而表示。
根据图6可以明确，实施方式的MOSFET100中内置的SBD不流过空穴电流。因而，该SBD不进行双极型动作而是进行单极型动作。
根据以上可以明确，实施方式的MOSFET100中内置的SBD即使具有p阻挡区域36也进行单极型动作。
优选的是，在源极电极12与漏极电极14间没有施加电压的状态下，即在热平衡状态下，p阻挡区域36完全耗尽。不完全耗尽的情况下，SBD有可能进行双极型动作。
p阻挡区域36的p型杂质浓度优选为1×1017cm－3以上且2×1018cm－3以下，更优选为5×1017cm－3以上且1×1018cm－3以下。通过使p型杂质浓度高于上述下限值，从而能够通过p阻挡区域36得到足够的势垒高度。此外，通过使p型杂质浓度低于上述上限值，从而p阻挡区域36的耗尽容易推进，抑制SBD进行双极型动作。
从通过p阻挡区域36得到足够的势垒高度的观点来看，p阻挡区域36的p型杂质浓度优选高于第一体区域26a的与栅极电极18对置的部分的p型杂质浓度。即，p阻挡区域36的p型杂质浓度优选高于例如MOSFET100的沟道区域的p型杂质浓度。
n阻挡区域34与p阻挡区域36的边界距第一面P1的距离d优选为50nm以上且200nm以下，更优选为75nm以上且150nm以下。通过使距离d大于上述下限值，从而能够通过p阻挡区域36得到足够的势垒高度。此外，通过使距离d小于上述上限值，从而p阻挡区域36的耗尽容易推进，抑制二极管进行双极型动作。
从使MOSFET100的导通电阻增加的观点来看，优选的是第一JFET区域38a的n型杂质浓度高于n阻挡区域34的n型杂质浓度。另一方面，从使栅极绝缘层16的耐压提高的观点来看，优选的是第一JFET区域38a的n型杂质浓度低于n阻挡区域34的n型杂质浓度。
以上，根据第一实施方式，通过在MOSFET中内置SBD，pn结二极管的动作不易发生。因此，实现了抑制碳化硅层中的层叠缺陷的成长并能够提高可靠性的MOSFET。进而，通过具备p阻挡区域36和n阻挡区域34，从而源极电极12的层构造变得简单。因而，容易实现MOSFET的微细化。由此，能够降低MOSFET的导通电阻。
(第二实施方式)
第二实施方式的半导体装置，与第一实施方式的不同点在于，碳化硅层具有设在第五碳化硅区域与第一面之间以及第六碳化硅区域与第二碳化硅区域之间、与第一电极相接、第2导电型杂质浓度比第六碳化硅区域低的第2导电型的第七碳化硅区域。以下，关于与第一实施方式重复的内容，省略一部分记载。
图7是第二实施方式的半导体装置的示意剖面图。
第二实施方式的半导体装置是利用碳化硅的平面栅极型的纵型MOSFET200。第二实施方式的MOSFET200例如是通过离子注入形成体区域和源极区域的DIMOSFET。此外，第二实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET200是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET200具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
在碳化硅层10之中，具备p型的第一低浓度p阻挡区域40a(第七碳化硅区域)、p型的第二低浓度p阻挡区域40b。
p型的第一低浓度p阻挡区域40a设在n阻挡区域34与第一面P1之间。第一低浓度p阻挡区域40a设在p阻挡区域36与第一体区域26a之间。第一低浓度p阻挡区域40a在第一方向上延伸。
第一低浓度p阻挡区域40a的p型杂质浓度低于p阻挡区域36的p型杂质浓度。第一低浓度p阻挡区域40a的p型杂质浓度例如是p阻挡区域36的p型杂质浓度的2分之1以下。
第一低浓度p阻挡区域40a例如含有铝(Al)作为p型杂质。第一低浓度p阻挡区域40a的p型杂质浓度例如是5×1016cm－3以上且1×1018cm－3以下。
第一低浓度p阻挡区域40a的深度例如是50nm以上且200nm以下。换言之，n阻挡区域34与第一低浓度p阻挡区域40a的边界距第一面P1的距离例如是50nm以上且200nm以下。
p型的第二低浓度p阻挡区域40b设在n阻挡区域34与第一面P1之间。第二低浓度p阻挡区域40b设在p阻挡区域36与第二体区域26b之间。第二低浓度p阻挡区域40b在第一方向上延伸。
第二低浓度p阻挡区域40b的p型杂质浓度低于p阻挡区域36的p型杂质浓度。第二低浓度p阻挡区域40b的p型杂质浓度例如是p阻挡区域36的p型杂质浓度的2分之1以下。
第二低浓度p阻挡区域40b例如含有铝(Al)作为p型杂质。第二低浓度p阻挡区域40b的p型杂质浓度例如是5×1016cm－3以上1×1018cm－3以下。
第二低浓度p阻挡区域40b的深度例如是50nm以上且200nm以下。换言之，n阻挡区域34与第二低浓度p阻挡区域40b的边界距第一面P1的距离例如是50nm以上且200nm以下。
源极电极12与第一低浓度p阻挡区域40a以及第二低浓度p阻挡区域40b相接。硅化物层12a与第一低浓度p阻挡区域40a以及第二低浓度p阻挡区域40b相接。
在第一低浓度p阻挡区域40a以及第二低浓度p阻挡区域40b中，对于电子的电势的高度变得比p阻挡区域36低。因而，在第一低浓度p阻挡区域40a以及第二低浓度p阻挡区域40b与源极电极12相接的部分，对于源极电极12与n阻挡区域34之间的电子的势垒有效降低。因而，第二实施方式的MOSFET200的SBD的正向电压(Vf)与第一实施方式的MOSFET100相比变低，SBD的导通电阻降低。
另外，MOSFET200的SBD为截止状态时，由从第一体区域26a向n阻挡区域34延伸的耗尽层将第一低浓度p阻挡区域40a覆盖，由从第二体区域26b向n阻挡区域34延伸的耗尽层将第二低浓度p阻挡区域40b覆盖。因而，反向漏电流的增加被抑制。
以上，根据第二实施方式，与第一实施方式同样，可实现可靠性提高的MOSFET以及导通电阻降低的MOSFET。并且，通过具备第一低浓度p阻挡区域40a以及第二低浓度p阻挡区域40b，能够降低MOSFET中内置的SBD的导通电阻。
(第三实施方式)
第三实施方式的半导体装置与第一实施方式的不同点在于，碳化硅层具有设在第五碳化硅区域与第一面之间以及第六碳化硅区域与第二碳化硅区域之间的与第一电极相接的第1导电型的第八碳化硅区域。以下，关于与第一实施方式重复的内容，将一部分记载省略。
图8是第三实施方式的半导体装置的示意剖面图。
第三实施方式的半导体装置是利用了碳化硅的平面栅极型的纵型MOSFET300。第三实施方式的MOSFET300例如是通过离子注入来形成体区域和源极区域的DIMOSFET。此外，第三实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET300是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET300具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
在碳化硅层10之中，具备n型的第一低浓度n阻挡区域42a(第八碳化硅区域)、n型的第二低浓度n阻挡区域42b。
n型的第一低浓度n阻挡区域42a设在n阻挡区域34与第一面P1之间。第一低浓度n阻挡区域42a设在p阻挡区域36与第一体区域26a之间。第一低浓度n阻挡区域42a在第一方向上延伸。
第一低浓度n阻挡区域42a的n型杂质浓度低于n阻挡区域34的n型杂质浓度。第一低浓度n阻挡区域42a的n型杂质浓度例如是n阻挡区域34的n型杂质浓度的2分之1以下。
第一低浓度n阻挡区域42a例如含有氮(N)作为n型杂质。第一低浓度n阻挡区域42a的n型杂质浓度例如是2.5×1016cm－3以上且1×1017cm－3以下。
n型的第二低浓度n阻挡区域42b设在n阻挡区域34与第一面P1之间。第二低浓度n阻挡区域42b设在p阻挡区域36与第二体区域26b之间。第二低浓度n阻挡区域42b在第一方向上延伸。
第二低浓度n阻挡区域42b的n型杂质浓度低于n阻挡区域34的n型杂质浓度。第二低浓度n阻挡区域42b的n型杂质浓度例如是n阻挡区域34的n型杂质浓度的2分之1以下。
第二低浓度n阻挡区域42b例如含有氮(N)作为n型杂质。第二低浓度n阻挡区域42b的n型杂质浓度例如是2.5×1016cm－3以上且1×1017cm－3以下。
源极电极12与第一低浓度n阻挡区域42a以及第二低浓度n阻挡区域42b相接。硅化物层12a与第一低浓度n阻挡区域42a以及第二低浓度n阻挡区域42b相接。
在第一低浓度n阻挡区域42a以及第二低浓度n阻挡区域42b与源极电极12相接的部分，对于源极电极12与n阻挡区域34之间的电子的阻挡变低。由此，第三实施方式的MOSFET300的SBD的正向的电流电压特性成为线性的特性。因而，SBD的导通电阻降低。
另外，MOSFET300的SBD为截止状态时，由从第一体区域26a向n阻挡区域34延伸的耗尽层将第一低浓度n阻挡区域42a覆盖，由从第二体区域26b向n阻挡区域34延伸的耗尽层将第二低浓度n阻挡区域42b覆盖。因而，反向漏电流的增加被抑制。
以上，根据第三实施方式，与第一实施方式同样地，实现可靠性提高的MOSFET以及导通电阻降低的MOSFET。并且，通过具备第一低浓度n阻挡区域42a以及第二低浓度n阻挡区域42b，能够降低MOSFET中内置的SBD的导通电阻。
(第四实施方式)
第四实施方式的半导体装置与第二实施方式的不同点在于，碳化硅层具有设在第五碳化硅区域与第二碳化硅区域之间、第1导电型杂质浓度比第五碳化硅区域高的第1导电型的第九碳化硅区域。以下，关于与第一以及第二实施方式重复的内容，将一部分记载省略。
图9是第四实施方式的半导体装置的示意剖面图。
第四实施方式的半导体装置是采用碳化硅的平面栅极型的纵型MOSFET400。第四实施方式的MOSFET400例如是通过离子注入来形成体区域和源极区域的DIMOSFET。此外，第四实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET400是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET400具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20。
在碳化硅层10之中，具备p型的第一低浓度p阻挡区域40a(第七碳化硅区域)、p型的第二低浓度p阻挡区域40b、n型的第一高浓度n阻挡区域44a(第九碳化硅区域)以及n型的第二高浓度n阻挡区域44b。
n型的第一高浓度n阻挡区域44a设在n阻挡区域34与第一体区域26a之间。第一高浓度n阻挡区域44a在第一方向上延伸。
第一高浓度n阻挡区域44a的n型杂质浓度高于n阻挡区域34的n型杂质浓度。第一高浓度n阻挡区域44a的n型杂质浓度例如是n阻挡区域34的n型杂质浓度的2倍以上。
第一高浓度n阻挡区域44a例如含有氮(N)作为n型杂质。第一高浓度n阻挡区域44a的n型杂质浓度例如是1×1017cm－3以上且4×1017cm－3以下。
n型的第二高浓度n阻挡区域44b设在n阻挡区域34与第二体区域26b之间。第二高浓度n阻挡区域44b在第一方向上延伸。
第二高浓度n阻挡区域44b的n型杂质浓度高于n阻挡区域34的n型杂质浓度。第二高浓度n阻挡区域44b的n型杂质浓度例如是n阻挡区域34的n型杂质浓度的2倍以上。
第二高浓度n阻挡区域44b例如含有氮(N)作为n型杂质。第二高浓度n阻挡区域44b的n型杂质浓度例如是1×1017cm－3以上且4×1017cm－3以下。
第一高浓度n阻挡区域44a以及第二高浓度n阻挡区域44b的电阻低于n阻挡区域34的电阻。因而，第四实施方式的MOSFET400的导通电阻降低。
特别是，通过在正向电压(Vf)变低的第一低浓度p阻挡区域40a以及第二低浓度p阻挡区域40b的下方设置低电阻的第一高浓度n阻挡区域44a以及第二高浓度n阻挡区域44b，从而SBD的导通电流容易流动，SBD的导通电阻降低。
以上，根据第四实施方式，与第一实施方式同样地，可实现可靠性提高的MOSFET以及导通电阻降低的MOSFET。并且，通过具备第一高浓度n阻挡区域44a以及第二高浓度n阻挡区域44b，能够降低MOSFET中内置的SBD的导通电阻。
(第五实施方式)
第五实施方式的半导体装置与第一实施方式的不同点在于，在碳化硅层中设有沟槽，栅极电极设在沟槽内。以下，关于与第一实施方式重复的内容，将一部分记载省略。
图10是第五实施方式的半导体装置的示意剖面图。
第五实施方式的半导体装置是采用碳化硅的沟槽栅极型的纵型MOSFET500。第五实施方式的半导体装置具备SBD作为内置二极管。
以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET500是以电子为载流子的纵型的n沟道型的MOSFET。
MOSFET500具备碳化硅层10、源极电极12(第一电极)、漏极电极14(第二电极)、栅极绝缘层16、栅极电极18、层间绝缘层20、第一沟槽51、第二沟槽52。
在碳化硅层10之中，具备n+型的漏极区域22、n－型的漂移区域24(第一碳化硅区域)、p型的第一体区域26a(第二碳化硅区域)、p型的第二体区域26b(第三碳化硅区域)、p型的第三体区域26c、p型的第四体区域26d、n+型的第一源极区域28a(第四碳化硅区域)、n+型的第二源极区域28b、n+型的第三源极区域28c、n+型的第四源极区域28d、p+型的第一体接触区域32a(第十碳化硅区域)、p+型的第二体接触区域32b、p+型的第三体接触区域32c、p+型的第四体接触区域32d、n型的n阻挡区域34(第五碳化硅区域)、p型的p阻挡区域36(第六碳化硅区域)、n型的第一JFET区域38a、n型的第二JFET区域38b。
第一沟槽51以及第二沟槽52设在碳化硅层10之中。第一沟槽51以及第二沟槽52在第一方向上延伸。
栅极电极18设在第一沟槽51以及第二沟槽52之中。
以上，根据第五实施方式，与第一实施方式同样地，可实现可靠性提高的MOSFET以及导通电阻降低的MOSFET。并且，通过具有沟槽栅极构造，能够进一步降低MOSFET的导通电阻。
第一至第五实施方式中，作为SiC的结晶构造，以4H－SiC的情况为例进行了说明，但本发明还能够应用于利用了6H－SiC、3C－SiC等其他结晶构造的SiC的器件。此外，还能够对碳化硅层10的表面应用(0001)面以外的面。
第一至第五实施方式中，以第1导电型为n型、第2导电型为p型的情况为例进行了说明，但也可以将第1导电型设为p型、将第2导电型设为n型。
第一至第五实施方式中，作为p型杂质而例示了铝(Al)，但也可以采用硼(B)。此外，作为n型杂质而例示了氮(N)以及磷(P)，但也可以采用砷(As)、锑(Sb)等。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。例如，可以将一实施方式的构成要素与其他实施方式的构成要素进行替换或变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (10)

1.一种半导体装置，其中，具备：
第一电极；
第二电极；以及
碳化硅层，设在上述第一电极与上述第二电极之间，具有上述第一电极侧的第一面和上述第二电极侧的第二面；
上述碳化硅层具有：
第1导电型的第一碳化硅区域；
第2导电型的第二碳化硅区域，设在上述第一碳化硅区域与上述第一面之间；
第2导电型的第三碳化硅区域，设在上述第一碳化硅区域与上述第一面之间，与上述第二碳化硅区域分离；
第1导电型的第四碳化硅区域，设在上述第二碳化硅区域与上述第一面之间，与上述第一电极相接；
第1导电型的第五碳化硅区域，设在上述第二碳化硅区域与上述第三碳化硅区域之间，第1导电型杂质浓度比上述第一碳化硅区域高；以及
第2导电型的第六碳化硅区域，设在上述第五碳化硅区域与上述第一面之间，与上述第一电极相接，
上述半导体装置还具有：
栅极电极，与上述第二碳化硅区域对置；以及
栅极绝缘层，设在上述栅极电极与上述第二碳化硅区域之间，
上述第六碳化硅区域的第2导电型杂质浓度高于上述第二碳化硅区域的与上述栅极电极对置的部分的第2导电型杂质浓度。
2.如权利要求1所述的半导体装置，其中，
上述碳化硅层具有第2导电型的第七碳化硅区域，
该第七碳化硅区域，设在上述第五碳化硅区域与上述第一面之间、以及上述第六碳化硅区域与上述第二碳化硅区域之间，与上述第一电极相接，第2导电型杂质浓度比上述第六碳化硅区域低。
3.如权利要求1所述的半导体装置，其中，
上述碳化硅层具有第1导电型的第八碳化硅区域，
该第八碳化硅区域，设在上述第五碳化硅区域与上述第一面之间、以及上述第六碳化硅区域与上述第二碳化硅区域之间，与上述第一电极相接。
4.如权利要求1～3中任一项所述的半导体装置，其中，
与上述第四碳化硅区域相接的上述第一电极的第一部分以及与上述第六碳化硅区域相接的上述第一电极的第二部分是相同的材料。
5.如权利要求1～3中任一项所述的半导体装置，其中，
上述第五碳化硅区域与上述第六碳化硅区域的边界距上述第一面的距离是50nm以上且200nm以下。
6.如权利要求1～3中任一项所述的半导体装置，其中，
上述碳化硅层具有第1导电型的第九碳化硅区域，
该第九碳化硅区域，设在上述第五碳化硅区域与上述第二碳化硅区域之间，第1导电型杂质浓度比上述第五碳化硅区域高。
7.如权利要求1～3中任一项所述的半导体装置，其中，
上述碳化硅层具有第2导电型的第十碳化硅区域，
该第十碳化硅区域，设在上述第二碳化硅区域与上述第一面之间，与上述第一电极相接，第2导电型杂质浓度比上述第二碳化硅区域高。
8.如权利要求1～3中任一项所述的半导体装置，其中，
上述第二碳化硅区域的一部分与上述第一面相接，上述一部分与上述栅极电极对置。
9.一种半导体装置，其中，具备：
第一电极；
第二电极；以及
碳化硅层，设在上述第一电极与上述第二电极之间，具有上述第一电极侧的第一面和上述第二电极侧的第二面；
上述碳化硅层具有：
第1导电型的第一碳化硅区域；
第2导电型的第二碳化硅区域，设在上述第一碳化硅区域与上述第一面之间；
第2导电型的第三碳化硅区域，设在上述第一碳化硅区域与上述第一面之间，与上述第二碳化硅区域分离；
第1导电型的第四碳化硅区域，设在上述第二碳化硅区域与上述第一面之间，与上述第一电极相接；
第1导电型的第五碳化硅区域，设在上述第二碳化硅区域与上述第三碳化硅区域之间，第1导电型杂质浓度比上述第一碳化硅区域高；
第2导电型的第六碳化硅区域，设在上述第五碳化硅区域与上述第一面之间，与上述第一电极相接；以及第2导电型的第七碳化硅区域，设在上述第五碳化硅区域与上述第一面之间、以及上述第六碳化硅区域与上述第二碳化硅区域之间，与上述第一电极相接，第2导电型杂质浓度比上述第六碳化硅区域低，
上述半导体装置还具有：
栅极电极，与上述第二碳化硅区域对置；以及
栅极绝缘层，设在上述栅极电极与上述第二碳化硅区域之间。
10.一种半导体装置，其中，具备：
第一电极；
第二电极；以及
碳化硅层，设在上述第一电极与上述第二电极之间，具有上述第一电极侧的第一面和上述第二电极侧的第二面；
上述碳化硅层具有：
第1导电型的第一碳化硅区域；
第2导电型的第二碳化硅区域，设在上述第一碳化硅区域与上述第一面之间；
第2导电型的第三碳化硅区域，设在上述第一碳化硅区域与上述第一面之间，与上述第二碳化硅区域分离；
第1导电型的第四碳化硅区域，设在上述第二碳化硅区域与上述第一面之间，与上述第一电极相接；
第1导电型的第五碳化硅区域，设在上述第二碳化硅区域与上述第三碳化硅区域之间，第1导电型杂质浓度比上述第一碳化硅区域高；
第2导电型的第六碳化硅区域，设在上述第五碳化硅区域与上述第一面之间，与上述第一电极相接；以及
第1导电型的第八碳化硅区域，设在上述第五碳化硅区域与上述第一面之间、以及上述第六碳化硅区域与上述第二碳化硅区域之间，与上述第一电极相接，
上述半导体装置还具有：
栅极电极，与上述第二碳化硅区域对置；以及
栅极绝缘层，设在上述栅极电极与上述第二碳化硅区域之间。
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