CN115241282B - 一种SiC MOSFET器件及其制备方法 - Google Patents

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Abstract

本发明涉及半导体技术领域中的一种SiC MOSFET器件及其制备方法，包括衬底层、外延层、两组以上间隔排列的栅氧结构、第一隔离层、一组以上的第一源极电极层、第二源极电极层和栅极电极层，外延层设置在衬底层的一端面，衬底层的另一端面设置有漏极电极层，栅氧结构设置在外延层远离衬底层的一端面，且每组栅氧结构上设置有第一隔离层，每两组连续的栅氧结构设置为一个单元结构，且仅在每个单元结构内的两组栅氧结构之间设置有注入层和源极层，注入层和源极层内贯穿设置有掺杂层，第一源极电极层设置在外延层远离衬底层的一端面，外延层上还设置有第二隔离层，栅极电极层设置在第二隔离层上，本发明解决了传统SiC MOS管寄生电感较大的问题。

Description

一种SiC MOSFET器件及其制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种SiC MOSFET器件及其制备方法。
背景技术
SiC MOS管由于其导通电阻低，开关速度快，功率密度大，耐高温等特性，被广泛应用于汽车，电网等对频率和功率要求很高的场景。然而，极高的频率也给器件的应用带了挑战，如在高频切换的过程中引入的寄生电感效应，使得器件无法真正发挥其优势，降低寄生电感成了备受关注的问题点。
传统的SiC MOS管由于源极使用一个电极，同时连接在控制回路和主回路中，两个回路电流在源极电极区产生交集，因此回路之间存在较大的寄生电感。
发明内容
本发明针对现有技术中的缺点，提供了一种SiC MOSFET器件及其制备方法，解决了传统SiC MOS管寄生电感较大的问题。
为了解决上述技术问题，本发明通过下述技术方案得以解决：
一种SiC MOSFET器件，包括衬底层、外延层、两组以上间隔排列的栅氧结构、第一隔离层、一组以上的第一源极电极层、第二源极电极层和栅极电极层，所述外延层设置在衬底层的一端面，所述衬底层的另一端面设置有漏极电极层，两组以上的所述栅氧结构设置在外延层远离衬底层的一端面，且每组所述栅氧结构上设置有第一隔离层，所述栅氧结构的数量为偶数组，每两组连续的所述栅氧结构设置为一个单元结构，且仅在每个单元结构内的两组所述栅氧结构之间设置有注入层和源极层，且所述注入层形成于外延层内，所述源极层形成于注入层内，所述注入层和源极层内贯穿设置有掺杂层，所述第一源极电极层设置在外延层远离衬底层的一端面，且所述栅氧结构和第一隔离层均被第一源极电极层覆盖，所述第一隔离层用于隔离栅氧结构与第一源极电极层，所述外延层上还设置有第二隔离层，所述栅极电极层设置在所述第二隔离层上，且所述第一源极电极层与第二源极电极层之间、第一源极电极层与栅极电极层之间以及第二源极电极层与栅极电极层之间均通过第二隔离层实现隔离。
可选的，所述栅氧结构间隔排列的方向为第一方向，所述衬底层朝向外延层的方向为第二方向，所述注入层的长度方向为第三方向，且所述第二方向与第一方向、第三方向与第二方向以及第三方向与第一方向均垂直设置，所述第二源极电极层在第一方向上的长度大于或等于首尾两组所述栅氧结构的距离长度，所述注入层、源极层、掺杂层、栅氧结构以及第一隔离层在第三方向上均延伸至第二源极电极层下方，所述第二源极电极层下方为与第二方向相反的方向，所述栅极电极层设置在第二源极电极层外围。
可选的，所述衬底层、外延层以及源极层均为第一导电类型，所述注入层和掺杂层均为第二导电类型，且所述第一导电类型与第二导电类型相反。
可选的，所述衬底层和源极层均为重掺杂的第一导电类型，所述外延层为轻掺杂的第一导电类型，所述掺杂层为重掺杂的第二导电类型，所述注入层与掺杂层的掺杂浓度不同。
可选的，所述栅氧结构包括栅氧化层和栅多晶层，所述栅多晶层设置在栅氧化层上，且位于栅氧化层远离外延层一侧。
可选的，所述注入层与栅氧化层接触设置，且所述注入层与栅氧化层相接触的在第一方向上的长度小于所述栅氧化层在第一方向上的长度，所述注入层与第一隔离层无接触部分。
可选的，所述源极层分别与最靠近所述源极层的两组栅氧化层部分接触设置。
可选的，最靠近所述掺杂层的两组第一隔离层之间的距离长度大于所述掺杂层在第一方向上的长度，且所述掺杂层与第一隔离层不接触设置。
可选的，所述掺杂层在第一方向上的长度小于所述源极层在第一方向上的长度。
一种SiC MOSFET器件的制备方法，所述制备方法用于制备如上述任意一项所述的SiC MOSFET器件。
采用本发明提供的技术方案，与现有技术相比，具有如下有益效果：
通过设置第二源极电极层，使得第一源极电极层与漏极电极层形成DS主回路，第二源极电极层与栅极电极层形成GS控制回路，从而实现GS控制回路与DS主回路彼此独立，继而使所形成的两个回路电流不会在同一个源极电极区产生交集，减小回路之间的寄生电感。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本实施例一提出的一种SiC MOSFET器件的俯视图；
图2为本实施例一提出的一种SiC MOSFET器件在图1的C-C’处的剖视图；
图3为本实施例一提出的一种SiC MOSFET器件在图1的A-A’处的剖视图；
图4为本实施例一提出的一种SiC MOSFET器件在图1的B-B’处的剖视图；
图5为本实施例一提出的一种SiC MOSFET器件的剖视立体图；
图6为图5的栅氧结构放大图；
图7为本实施例二提出的一种SiC MOSFET器件的俯视图；
图8为本实施例三提出的一种SiC MOSFET器件的俯视图；
图9为本实施例四提出的一种SiC MOSFET器件的俯视图；
图10为本实施例五提出的一种SiC MOSFET器件的俯视图；
图11为本实施例六提出的一种SiC MOSFET器件的俯视图；
图12为本实施例七提出的一种SiC MOSFET器件的俯视图。
附图标记：1、衬底层；2、外延层；3、栅氧结构；4、第一隔离层；5、第一源极电极层；6、第二源极电极层；7、栅极电极层；8、漏极电极层；9、注入层；10、源极层；11、掺杂层；12、第二隔离层；13、栅氧化层；14、栅多晶层。
具体实施方式
下面结合实施例对本发明做进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。
实施例一
如图1和图2所示，一种SiC MOSFET器件，包括衬底层1、外延层2、两组以上间隔排列的栅氧结构3、第一隔离层4、一组以上的第一源极电极层5、第二源极电极层6和栅极电极层7，外延层2设置在衬底层1的一端面，衬底层1的另一端面设置有漏极电极层8，两组以上的栅氧结构3设置在外延层2远离衬底层1的一端面，且每组栅氧结构3上设置有第一隔离层4，栅氧结构3的数量为偶数组，每两组连续的栅氧结构3设置为一个单元结构，且仅在每个单元结构内的两组栅氧结构3之间设置有注入层9和源极层10，且注入层9形成于外延层2内，源极层10形成于注入层9内，注入层9和源极层10内贯穿设置有掺杂层11，第一源极电极层5设置在外延层2远离衬底层1的一端面，且栅氧结构3和第一隔离层4均被第一源极电极层5覆盖，第一隔离层4用于隔离栅氧结构3与第一源极电极层5，外延层2上还设置有第二隔离层12，栅极电极层7设置在第二隔离层12上，且第一源极电极层5与第二源极电极层6之间、第一源极电极层5与栅极电极层7之间以及第二源极电极层6与栅极电极层7之间均通过第二隔离层12实现隔离，其中，栅极电极层7、第一源极电极层5、第二源极电极层6以及漏极电极层8均为金属电极。
在本实施例中，如图1和图3所示，第一源极电极层5设置有一组，此时第二源极电极层6环绕第一源极电极层5设置，且不完全封闭设置，栅极电极层7环绕第二源极电极层6的外围，此时，如图3所示，第一源极电极层5与漏极电极层8形成DS主回路，第二源极电极层6与栅极电极层7形成GS控制回路，从而通过增设第二源极电极层6的方法，实现GS控制回路与DS主回路彼此独立，所形成的两个回路电流不会在同一个源极电极区产生交集，进而减小回路之间的寄生电感。
另一方面，衬底层1、外延层2以及源极层10均为第一导电类型，注入层9和掺杂层11均为第二导电类型，且第一导电类型与第二导电类型相反，衬底层1和源极层10均为重掺杂的第一导电类型，外延层2为轻掺杂的第一导电类型，掺杂层11为重掺杂的第二导电类型，注入层9与掺杂层11的掺杂浓度不同，第一导电类型和第二导电类型可以为N型或P型，只需保持第一导电类型与第二导电类型相反即可，在本实施例中，将第一导电类型设置为N型，第二导电类型为P型，此时，衬底层1为N+型衬底材料，外延层2为N-型材料，源极层10为N+型材料，注入层9为P型材料，掺杂层11为P+型材料。
进一步地，外延层2、注入层9以及源极层10形成NPN结，如图6所示，为图5的栅氧结构3放大图，栅氧结构3包括栅氧化层13和栅多晶层14，栅多晶层14设置在栅氧化层13上，且位于栅氧化层13远离外延层2一侧，通过栅多晶层14控制栅氧化层13处施加的电压，当所施加的电压为高电压时，集聚在栅氧化层13下方的电子被耗尽，NPN结导通，当施加低电压时，NPN结截止，掺杂层11用于引出电极。
如图5所示，栅氧结构3间隔排列的方向为第一方向，即图中X轴方向，衬底层1朝向外延层2的方向为第二方向，即图中Z轴方向，注入层9的长度方向为第三方向，即图中Y轴方向，且第二方向与第一方向、第三方向与第二方向以及第三方向与第一方向均垂直设置，第二源极电极层6在第一方向上的长度大于或等于首尾两组栅氧结构3的距离长度，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度均延伸至第二源极电极层6下方，第二源极电极层6下方为与第二方向相反的方向，栅极电极层7设置在第二源极电极层6外围。
其中，首尾两组栅氧结构3指的是，如图5所示的最左侧的一组栅氧结构3为第一组栅氧结构3，最右侧的一组栅氧结构3为最后一组栅氧结构3，而首尾两组栅氧结构3的距离长度指的是最左侧的一组栅氧结构3与第二隔离层12相接触的一侧壁所在的位置到最右侧的一组栅氧结构3与第二隔离层12相接触的一侧壁的距离，即所有栅氧结构3、注入层9、源极层10以及掺杂层11均位于第一源极电极层5的下方，此处下方指的是第二方向的相反方向，另一方面，还需满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，而此处的下方指的是与第二方向相反的方向，因此，为保证此需求，需使得栅极电极层7与第二源极电极层6在第一方向上存在一定长度，且该长度满足大于或等于首尾两组栅氧结构3的距离长度的条件，此时栅极电极层7呈C字形设置，第二源极电极层6呈与栅极电极层7开口方向相反的C字形设置。
进一步地，如图3和图4所示，注入层9与栅氧化层13接触设置，且注入层9与栅氧化层13相接触的在第一方向上的长度小于栅氧化层13在第一方向上的长度，注入层9与第一隔离层4无接触部分，源极层10分别与最靠近源极层10的两组栅氧化层13部分接触设置，最靠近掺杂层11的两组第一隔离层4之间的距离长度大于掺杂层11在第一方向上的长度，且掺杂层11与第一隔离层4不接触设置，掺杂层11在第一方向上的长度小于源极层10在第一方向上的长度，从而使得外延层2、注入层9、源极层10、掺杂层11、与注入层9接触设置的两组栅氧化层13以及设置在两组栅氧化层13上的栅多晶层14组成一组元胞结构，且第一源极层10和第二源极层10的下方设置有多组元胞结构。
需要说明的是，第一隔离层4和第二隔离层12均为相同材料，且位于首尾的两组栅氧结构3上的第一隔离层4可以与第二隔离层12相连，也可以不连接设置，更进一步地，当MOSFET器件在工作时，在栅极电极层7和第二源极电极层6之间均由第二隔离层12进行隔离，彼此独立，第一源极由器件的元胞区中心引出，即第一源极电极层5作为DS主回路的源极，第二源极由元胞终端N+源极区引出，即源极层10引出，然后在栅极电极层7和第二源极电极层6之间施加控制偏压，漏极电极层8和第一源极电极层5接入被控制的主电路，使得控制回路和主回路隔离，彼此之间没有电流交集，从而降低由于共源极引入的寄生电感，进而有效提升MOSFET器件的开关频率，降低MOSFET器件开关瞬间的尖峰电压，从而提升器件的稳定性和可靠性。
实施例二
如图7所示，为满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，因此，需使得栅极电极层7与第二源极电极层6在第一方向上存在一定长度，且该长度满足大于或等于首尾两组栅氧结构3的距离长度的条件，其中，本实施例与实施例一区别之处在于，本实施例的第二源极电极层6与栅极电极层7相同，也呈C字形，即第二源极电极层6的开口方向与栅极电极层7相同，且第二源极电极层6位于栅极电极层7内，需要说明的是，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4均未在图7中标注显示。
实施例三
如图8所示，考虑到当芯片面积增大时，可通过源极划分区块设计以改善芯片在应用过程中产生过大应力，因此，本实施例与实施例一不同之处在于，本实施例设置了两组第一源极电极层5，此时两组第一源极电极层5在第三方向上间隔排列设置，此时为满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，因此，需将栅极电极层7设置为E字型，将第二源极电极层6设置为开口方向与栅极电极层7相反的E字形，需要说明的是，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4均未在图8中标注显示。
实施例四
如图9所示，考虑到当芯片面积增大时，可通过源极划分区块设计以改善芯片在应用过程中产生过大应力，因此，本实施例与实施例一不同之处在于，本实施例设置了两组第一源极电极层5，此时两组第一源极电极层5在第一方向上间隔排列设置，此时为满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，因此，将栅极电极层7设置为回字型，将第二源极电极层6设置为工字形，此时两组第一源极电极层5对称设置，需要说明的是，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4均未在图9中标注显示。
实施例五
如图10所示，考虑到当芯片面积增大时，可通过源极划分区块设计以改善芯片在应用过程中产生过大应力，因此，本实施例与实施例一不同之处在于，本实施例设置了四组第一源极电极层5，此时四组第一源极电极层5呈2×2的阵列排列，此时为满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，因此，将栅极电极层7设置为回字型，同时在第三方向上的两组第一源极电极层5之间也设置有栅极电极层7，第二源极电极层6设置为王字形，需要说明的是，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4均未在图10中标注显示。
实施例六
如图11所示，考虑到当芯片面积增大时，可通过源极划分区块设计以改善芯片在应用过程中产生过大应力，因此，本实施例与实施例一不同之处在于，本实施例设置了六组第一源极电极层5，此时六组第一源极电极层5呈2×3的阵列排列，此时为满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，此时栅极电极层7与第二源极电极层6的形状设置与实施例一相同，且栅极电极层7与第二源极电极层6在第一方向上的长度大于在第一方向上排列设置的三组第一源极电极层5的总长度，需要说明的是，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4均未在图11中标注显示。
实施例七
如图12所示，考虑到当芯片面积增大时，可通过源极划分区块设计以改善芯片在应用过程中产生过大应力，因此，本实施例与实施例一不同之处在于，本实施例设置了六组第一源极电极层5，此时六组第一源极电极层5呈2×3的阵列排列，此时为满足注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4在第三方向上的长度必须延伸至第二源极电极层6下方，且不会延伸至栅极电极层7下方，此时栅极电极层7与第二源极电极层6的设置在同侧，且在第三方向上的两排第一源极电极层5之间同样设置有栅极电极层7和第二源极层10，栅极电极层7与第二源极电极层6在第一方向上的长度大于在第一方向上排列设置的三组第一源极电极层5的总长度，需要说明的是，注入层9、源极层10、掺杂层11、栅氧结构3以及第一隔离层4均未在图12中标注显示。
实施例八
一种SiC MOSFET器件的制备方法，制备方法用于制备如实施例一至七任意一项的SiC MOSFET器件，具体的，首先在衬底层1上生长一层外延层2，然后在外延层2内注入P型的注入层9，再在注入层9内形成N+型的源极层10，以及贯穿源极层10与注入层9的P+型的掺杂层11，然后在外延层2上生成栅氧化层13，并在栅氧化层13上生成栅多晶层14，在栅多晶层14上生成用于钝化隔离的第一隔离层4，通过刻蚀，在衬底层1上形成漏极电极层8，在元胞终端形成栅极电极层7，在元胞中心形成第一源极电极层5以及第二源极电极层6，且第一源极电极层5以及第二源极电极层6通过第二隔离层12实现隔离，进一步地，使得漏极电极层8与衬底层1形成欧姆接触，第一源极电极层5与源极层10形成欧姆接触，第二源极电极层6与源极层10形成欧姆接触。
以上所述，仅为本发明的较佳实施例，并非对本发明任何形式上和实质上的限制，应当指出，对于本技术领域的普通技术人员，在不脱离本发明方法的前提下，还将可以做出若干改进和补充，这些改进和补充也应视为本发明的保护范围。凡熟悉本专业的技术人员，在不脱离本发明的精神和范围的情况下，当可利用以上所揭示的技术内容而做出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时，凡依据本发明的实质技术对上述实施例所作的任何等同变化的更动、修饰与演变，均仍属于本发明的技术方案的范围内。

Claims (6)

1.一种SiC MOSFET器件，其特征在于，包括衬底层、外延层、两组以上间隔排列的栅氧结构、第一隔离层、一组以上的第一源极电极层、第二源极电极层和栅极电极层，所述外延层设置在衬底层的一端面，所述衬底层的另一端面设置有漏极电极层，两组以上的所述栅氧结构设置在外延层远离衬底层的一端面，且每组所述栅氧结构上设置有第一隔离层，所述栅氧结构的数量为偶数，每两组连续的所述栅氧结构设置为一个单元结构，且仅在每个单元结构内的两组所述栅氧结构之间设置有注入层和源极层，且所述注入层形成于外延层内，所述源极层形成于注入层内，所述注入层和源极层内贯穿设置有掺杂层，所述第一源极电极层设置在外延层远离衬底层的一端面，且所述栅氧结构和第一隔离层均被第一源极电极层覆盖，所述第一隔离层用于隔离栅氧结构与第一源极电极层，所述外延层上还设置有第二隔离层，所述栅极电极层设置在所述第二隔离层上，且所述第一源极电极层与第二源极电极层之间、第一源极电极层与栅极电极层之间以及第二源极电极层与栅极电极层之间均通过第二隔离层实现隔离；
其中，所述栅氧结构间隔排列的方向为第一方向，所述衬底层朝向外延层的方向为第二方向，所述注入层的长度方向为第三方向，且所述第二方向与第一方向、第三方向与第二方向以及第三方向与第一方向均垂直设置，所述第二源极电极层在第一方向上的长度大于或等于首尾两组所述栅氧结构的距离长度，所述注入层、源极层、掺杂层、栅氧结构以及第一隔离层在第三方向上均延伸至第二源极电极层下方，所述第二源极电极层下方为与第二方向相反的方向，所述栅极电极层设置在第二源极电极层外围；所述衬底层、外延层以及源极层均为第一导电类型，所述注入层和掺杂层均为第二导电类型，且所述第一导电类型与第二导电类型相反；所述栅氧结构与注入层接触设置，所述注入层与栅氧结构相接触的在第一方向上的长度小于所述栅氧结构在第一方向上的长度，所述注入层与第一隔离层无接触部分，所述源极层分别与最靠近所述源极层的两组栅氧结构部分接触设置；最靠近所述掺杂层的两组第一隔离层之间的距离长度大于所述掺杂层在第一方向上的长度，且所述掺杂层与第一隔离层不接触设置；所述掺杂层在第一方向上的长度小于所述源极层在第一方向上的长度。
2.根据权利要求1所述的一种SiC MOSFET器件，其特征在于，所述衬底层和源极层均为重掺杂的第一导电类型，所述外延层为轻掺杂的第一导电类型，所述掺杂层为重掺杂的第二导电类型，所述注入层与掺杂层的掺杂浓度不同。
3.根据权利要求1所述的一种SiC MOSFET器件，其特征在于，所述栅氧结构包括栅氧化层和栅多晶层，所述栅多晶层设置在栅氧化层上，且位于栅氧化层远离外延层一侧。
4.根据权利要求3所述的一种SiC MOSFET器件，其特征在于，所述注入层与栅氧化层接触设置，且所述注入层与栅氧化层相接触的在第一方向上的长度小于所述栅氧化层在第一方向上的长度。
5.根据权利要求3所述的一种SiC MOSFET器件，其特征在于，所述源极层分别与最靠近所述源极层的两组栅氧化层部分接触设置。
6.一种SiC MOSFET器件的制备方法，其特征在于，所述制备方法用于制备如权利要求1-5任意一项所述的SiC MOSFET器件。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951923A (zh) * 2021-03-30 2021-06-11 东南大学 提高碳化硅横向双扩散场效应管表面迁移率方法及器件
CN113410284A (zh) * 2021-05-11 2021-09-17 松山湖材料实验室 碳化硅半导体结构和碳化硅半导体器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5630114B2 (ja) * 2010-07-16 2014-11-26 トヨタ自動車株式会社 炭化珪素半導体装置
US8674439B2 (en) * 2010-08-02 2014-03-18 Microsemi Corporation Low loss SiC MOSFET
WO2012172988A1 (ja) * 2011-06-14 2012-12-20 三菱電機株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
CN103794477B (zh) * 2012-10-30 2018-02-23 通用电气公司 碳化硅mosfet单元结构和用于形成碳化硅mosfet单元结构的方法
JP5954140B2 (ja) * 2012-11-29 2016-07-20 住友電気工業株式会社 炭化珪素半導体装置
TWI626746B (zh) * 2014-04-03 2018-06-11 財團法人工業技術研究院 半導體結構
CN104282766A (zh) * 2014-11-06 2015-01-14 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
JP2016174033A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
CN106057902A (zh) * 2016-08-02 2016-10-26 重庆中科渝芯电子有限公司 一种高性能mosfet及其制造方法
US10269955B2 (en) * 2017-01-17 2019-04-23 Cree, Inc. Vertical FET structure
IT201700073767A1 (it) * 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
JP7119422B2 (ja) * 2018-02-28 2022-08-17 富士電機株式会社 縦型半導体装置及び縦型半導体装置の製造方法
JP7214508B2 (ja) * 2019-03-01 2023-01-30 株式会社東芝 半導体装置
CN112786680B (zh) * 2019-11-08 2022-09-09 株洲中车时代电气股份有限公司 一种碳化硅mosfet器件的元胞结构及功率半导体器件
CN113410132A (zh) * 2020-03-16 2021-09-17 全球能源互联网研究院有限公司 一种碳化硅moseft栅氧结构及其制备方法
JP7424141B2 (ja) * 2020-03-19 2024-01-30 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP2022094415A (ja) * 2020-12-15 2022-06-27 富士電機株式会社 炭化珪素からなるトレンチゲート構造の縦型ｍｏｓｆｅｔ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951923A (zh) * 2021-03-30 2021-06-11 东南大学 提高碳化硅横向双扩散场效应管表面迁移率方法及器件
CN113410284A (zh) * 2021-05-11 2021-09-17 松山湖材料实验室 碳化硅半导体结构和碳化硅半导体器件

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