CN106057902A - 一种高性能mosfet及其制造方法 - Google Patents
一种高性能mosfet及其制造方法 Download PDFInfo
- Publication number
- CN106057902A CN106057902A CN201610621131.0A CN201610621131A CN106057902A CN 106057902 A CN106057902 A CN 106057902A CN 201610621131 A CN201610621131 A CN 201610621131A CN 106057902 A CN106057902 A CN 106057902A
- Authority
- CN
- China
- Prior art keywords
- type
- layer
- region
- heavily doped
- temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 49
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 238000002347 injection Methods 0.000 claims abstract description 31
- 239000007924 injection Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 3
- 239000010703 silicon Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 53
- 238000001259 photo etching Methods 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 239000003292 glue Substances 0.000 claims description 9
- 108090000723 Insulin-Like Growth Factor I Proteins 0.000 claims description 6
- 102000013275 Somatomedins Human genes 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 238000007781 pre-processing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052593 corundum Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 2
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 2
- 238000006392 deoxygenation reaction Methods 0.000 claims 1
- 229910052738 indium Inorganic materials 0.000 claims 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims 1
- 238000002161 passivation Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract 3
- 238000002360 preparation method Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 238000005275 alloying Methods 0.000 abstract 1
- 238000001465 metallisation Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000024241 parasitism Effects 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Abstract
本发明公开了一种高性能MOSFET及其制造方法，所述元胞采用方形元胞，其特征在于：包括N型衬底、N型埋层、P型外延层、N型穿通区、n型漂移区、P型体沟道区、N型重掺源区、介质层、多晶栅极区、金属前介质层、源端金属、P型重掺杂区、漏端金属。所述制备流程为：n+硅片制备，埋层注入推结，生长n‑外延，场氧生长，穿通区扩散，栅氧化层生长，多晶刻蚀，N漂移区注入推结，p型体沟道区注入推结，N+重掺杂源区注入退火，接触孔刻蚀，p+重掺杂区注入退火，金属淀积，刻蚀，合金、钝化、退火。
Description
技术领域
本发明涉及半导体器件及制造工艺，属于半导体技术领域，具体是一种高性能MOSFET及其制造方法。
背景技术
随着电力电子技术的不断进步，功率器件已得到极大程度的发展。从最开始的研发出的LDMOS结构器件，LDMOS是横向导电，能够成功放大无线射频(RF)信号的，也较好地解决了高耐压和大电流之间的矛盾，但是大大的增加了器件的面积；
然后是现有技术中的垂直双扩散的功率VDMOS，VDMOS为纵向导电，使器件的耐压水平和可靠性都有了很大程度的提高，但是其JFET区域会在导通的过程中形成较大的导通电阻，这就阻碍了其大电流能力的发展，也是功率器件向降低功耗方向发展的较大阻力；
再然后，现有技术中出现了带沟槽栅的Trench MOS结构，在Trench结构中，采用U形槽结构，这样就能大大的减小JFET区的电阻，在器件耐压不变的情况下提高器件的电流能力，但是其栅源寄生电容较大开关切换时间较长。
任何器件都具有本身的优势与劣势，因此各类改善器件结构的实例不断出现。
功率器件的应用场所越来越广泛，所以要求器件具有低的传导损耗，低的切换损耗，低的驱动损耗等优点也理所当然。
其中功率MOSFET在电力电子器件中占有重要的位置，最普遍的应用便是将来自电网或者功率设备的交流电变换为直流电或者交流电，实现电能之间的相互变换。其中当功率MOSFET作为PWM应用中负载电流的开关，作为负载开关使用时，由于切换时间通常较长，因此装置的成本、尺寸及导通电阻是设计时考虑的重点。
用于PWM应用时，晶体管必须在切换期间达到最低的功率损耗，对于促使MOSFET设计更为挑战且时间成本更高的小型内部电容而言，这已成为另一项必要的需求，设计人员需要特别注意闸极对汲极(Cgd)电容，因为这类电容决定了切换期间的电压瞬时时间，这是影响切换功率损耗最重要的参数。
因此综合考虑各个因数就成为设计人员一个非常困难的问题。
发明内容
本发明的目的是解决现有技术中，器件的导通压降偏高，开关速度满，反向漏电流较大，功耗高，寿命段和稳定性不足等问题。
为实现本发明目的而采用的技术方案是这样的，一种高性能MOSFET，所述元胞采用方形元胞，其特征在于：包括N型衬底、N型埋层、P型外延层、N型穿通区、n型漂移区、P型体沟道区、N型重掺源区、介质层、多晶栅极区、金属前介质层、源端金属、P型重掺杂区、漏端金属。
所述N型衬底上覆盖有N型埋层和P型外延层。所述N型埋层位于P型外延层的两端。
所述N型穿通区覆盖于N型埋层的部分表面。所述N型穿通区与P型外延层相接触。
所述P型体沟道区覆盖于P型外延层的部分表面。所述P型体沟道区位于P型外延层上表面的中间位置。
所述n型漂移区覆盖于P型外延层的部分表面。所述n型漂移区位于P型体沟道区与N型穿通区之间的位置。
所述P型体沟道区内部设置有N型重掺源区和P型重掺杂区。所述N型重掺源区的上表面与P型体沟道区的上表面共面。
所述P型重掺杂区的部分表面上覆盖有源端金属。所述源端金属位于N型重掺源区之间。
所述N型穿通区、n型漂移区、P型体沟道区和N型重掺源区的表面上覆盖有介质层。所述介质层与源端金属相接触。
所述多晶栅极区覆盖于介质层的部分表面。所述多晶栅极区在介质层下表面的投影位置与所述P型体沟道区、N型重掺源区之间的位置相对应。
所述金属前介质层覆盖于介质层和多晶栅极区的上方。
所述源端金属覆盖于金属前介质层和P型重掺杂区的部分表面。
所述N型衬底下表面覆盖有漏端金属。
一种高性能MOSFET的制造方法，其特征在于，包括以下步骤：
1)将预处理过后的N型衬底进行一次光刻，光刻刻蚀后，在N型衬底的两端进行N型埋层去胶注入。
2)将步骤1)中得到的处理过的构件表面上覆盖P型外延层，并热生长氧化层。
3)将步骤2)中得到的构件进行二次光刻，光刻后，在P型外延层的两端进行N型穿通区扩散，并热生长氧化层。
4)将步骤3)中得到的构件上表面生长介质层。
5)在步骤4)中得到的构件上表面低温淀积一层多晶硅栅极。进行三次光刻，在P型外延层的中间位置两边刻蚀出多晶栅极区。
6)将步骤5)中得到的构件进行四次光刻，光刻后，进行n型漂移区的注入。
7)将步骤6)中得到的构件进行五次光刻，光刻后，进行P型体沟道区的注入。
8)将步骤7)中得到的构件进行六次光刻，光刻后，进行N型重掺源区的注入。
9)将步骤8)中得到的构件进行七次光刻，刻蚀出接触孔，所述接触孔位于P型体沟道区内部，所述接触孔还位于N型重掺源区之间。将接触孔位置进行离子注入，形成P型重掺杂区。
10)将介质层和多晶栅极区的上方覆盖金属前介质层。
11)将金属前介质层和接触孔的表面覆盖源端金属。
12)将所述N型衬底下表面覆盖漏端金属。
13)将构件进行合金，炉温为550℃、时间为10min～30min、钝化；
14)将构件进行八次光刻刻蚀出压焊点；低温退火，温度为500℃～510℃，恒温30min；
15)将步骤14)中得到的器件进行初测、切割、装架、烧结和封装测试。
进一步，所述步骤1)中的预处理过程为将选择好的单晶片进行打标清洗、烘干后，生长一层厚氧化层
所述生长环境为：干加湿氧化条件下，温度为1100～1150℃，时间为100min～120min。
所述步骤1)中离子注入的条件为：剂量1e15～5e15cm-2、能量40～80KeV。
再分布条件为：有氧条件下，温度为1000℃，氧化层厚度为
再退火过程：纯N2条件下，温度为1100～1150℃、时间为100min～120min。并去除预处理过程中产生的氧化层。
进一步，所述步骤2)中覆盖P型外延层的过程中，温度为在1100℃～1150℃，厚度为5～30μm，电阻率为8～12Ω·cm。
所述热生长的氧化层厚度为
进一步，所述步骤3)中采用恒定杂质表面浓度方法扩散，在扩散之前生长50～100nm厚的氧化层。扩散结束后去除氧化层。
所述恒定杂质表面浓度方法的扩散条件为：PCL3气体源、无氧环境，温度为1100～1150℃、时间为100min～1500min。
所述步骤3)中热生长的氧化层厚度为
所述步骤4)中采用全干法生长介质层，生长条件为：干氧条件下，温度为960℃、时间为20～100min。
进一步，所述步骤5)中多晶硅栅极的厚度为生长条件：纯N2环境下，温度为760℃、时间为20～100min。
进一步，所述步骤6)中的注入过程采用带胶注入的方法，在注入之前生长40～100nm厚的氧化层，离子注入条件为：剂量为5e12～1e14cm-2、能量为60～150KeV。再分布条件为：无氧环境下，温度为1100～1150℃、时间为200min～300min。
所述步骤7)中的注入过程采用带胶注入的方法，离子注入条件为：剂量为1e14～5e14cm-2、能量为60～100KeV。再分布条件为：无氧环境下，温度为1100～1150℃、时间为100min～200min。
所述步骤8)中的注入过程采用带胶注入的方法，离子注入条件为：剂量为1e15～5e15cm-2、能量为40～80KeV。再分布条件为：无氧条环境下，温度为950～1000℃、时间为30min～60min。
所述步骤9)中的离子注入过程中：剂量为3e14～8e14cm-2、能量为20～60KeV。再分布条件为：无氧环境下，温度为950～1000℃、时间为20min～40min。
进一步，所述介质层(107)的材料为高k介质，包括SiO2、Si3N4、Al2O3、La2O3、HfO2或ZrO2；
所述N型衬底(100)和P型外延层(102)为半导体材料，包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
进一步，所述沟道为N型或P型。
本发明的技术效果是毋庸置疑的，本发明具有以下优点：
1)本发明中的MOSFET可以将品质因数(Qg*Ron)与传统Trench-MOS相比提高两倍以上
2)本发明在仿真优化设计后，在电流能力为8A的条件下，其导通压降在36mV以下，并且其寄生的二极管还可以将LDMOS的漏源压降钳位到二极管的击穿电压，这样LDMOS就不会出现雪崩击穿事件。
3)本发明主要应用在低压领域，其性能和现有的低压功率器件相比，得到了极大改善。使器件具有极低导通压降，更快的开关速度，更小的反向漏电流，更低的功耗，更长的寿命和更稳定的特性。
附图说明
图1是本发明的高性能MOSFET的立体结构图；
图2是本发明的高性能MOSFET的平面结构图；
图3是本发明的高性能MOSFET的埋层版图及其器件结构；
图4是本发明的高性能MOSFET的N型穿通区版图及其器件结构；
图5是本发明的高性能MOSFET的多晶栅极版图及其器件结构；
图6是本发明的高性能MOSFET的n型漂移区版图及其器件结构；
图7是本发明的高性能MOSFET的P型体沟道区版图及其器件结构。
图8是本发明的高性能MOSFET的N型重掺源区版图及其器件结构。
图9是本发明的高性能MOSFET的接触孔区版图及其器件结构。
图10是本发明的高性能MOSFET的M1金属版图及其器件结构。
图中：N型衬底100、N型埋层101、P型外延层102、N型穿通区103、n型漂移区104、P型体沟道区105、N型重掺源区106、介质层107、多晶栅极区108、金属前介质层109、源端金属110、P型重掺杂区111、漏端金属112。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
如图1和图2所示，一种高性能MOSFET，具体是一个横向的LDMOS并联一个寄生的纵向二极管。
其特征在于：包括N型衬底100、N型埋层101、P型外延层102、N型穿通区103、n型漂移区104、P型体沟道区105、N型重掺源区106、介质层107、多晶栅极区108、金属前介质层109、源端金属110、P型重掺杂区111、漏端金属112。
所述N型衬底100上覆盖有N型埋层101和P型外延层102。所述N型埋层101位于P型外延层102的两端。
所述N型穿通区103覆盖于N型埋层101的部分表面。所述N型穿通区103与P型外延层102相接触。
所述P型体沟道区105覆盖于P型外延层102的部分表面。所述P型体沟道区105位于P型外延层102上表面的中间位置。
所述n型漂移区104覆盖于P型外延层102的部分表面。所述n型漂移区104位于P型体沟道区105与N型穿通区103之间的位置。
所述P型体沟道区105内部设置有N型重掺源区106和P型重掺杂区111。所述N型重掺源区106的上表面与P型体沟道区105的上表面共面。
所述P型重掺杂区111的部分表面上覆盖有源端金属110。所述源端金属110位于N型重掺源区106之间。
所述N型穿通区103、n型漂移区104、P型体沟道区105和N型重掺源区106的表面上覆盖有介质层107。所述介质层107与源端金属110相接触。
所述多晶栅极区108覆盖于介质层107的部分表面。所述多晶栅极区108在介质层107下表面的投影位置与所述P型体沟道区105、N型重掺源区106之间的位置相对应。
所述金属前介质层109覆盖于介质层107和多晶栅极区108的上方。
所述源端金属110覆盖于金属前介质层109和P型重掺杂区111的部分表面。
所述N型衬底100下表面覆盖有漏端金属112。
本实施例中的源端金属110和漏端金属112均属于AL材料。
实施例2：
一种高性能MOSFET的制造方法，其特征在于，包括以下步骤：
1)如图3所示，将预处理过后的N型衬底100进行一次光刻，光刻刻蚀后，在N型衬底100的两端进行N型埋层101去胶注入。
所述预处理过程为将选择好的单晶片进行打标清洗、烘干后，生长一层厚氧化层所述生长环境为：干加湿氧化条件下，温度为1100～1150℃，时间为100min～120min。
所述选择好的单晶片的片厚约500～700μm，电阻率0.002～0.005Ω·cm。
所述离子注入的条件为：剂量1e15～5e15cm-2、能量40～80KeV。再分布条件为：有氧条件下，温度为1000℃，氧化层厚度为
再退火过程：纯N2条件下，温度为1100～1150℃、时间为100min～120min。并去除预处理过程中产生的氧化层。
2)将步骤1)中得到的处理过的构件表面上覆盖P型外延层102，并热生长氧化层。
所述覆盖P型外延层102的过程中，温度为在1100℃～1150℃，厚度为5～30μm，电阻率为8～12Ω·cm。
所述热生长的氧化层厚度为
3)如图4所示，将步骤2)中得到的构件进行二次光刻，光刻后，在P型外延层102的两端进行N型穿通区103扩散，并热生长氧化层。
采用恒定杂质表面浓度方法扩散，在扩散之前生长50～100nm厚的氧化层。扩散结束后去除氧化层。
所述恒定杂质表面浓度方法的扩散条件为：PCL3气体源、无氧环境，温度为1100～1150℃、时间为100min～1500min。
所述热生长的氧化层厚度为
4)将步骤3)中得到的构件上表面生长介质层107。
采用全干法生长介质层107，生长条件为：干氧条件下，温度为960℃、时间为20～100min。
5)如图5所示，在步骤4)中得到的构件上表面低温淀积一层多晶硅栅极108。进行三次光刻，在P型外延层102的中间位置两边刻蚀出多晶栅极区108。
所述多晶硅栅极108的厚度为生长条件：纯N2环境下，温度为760℃、时间为20～100min。
6)如图6所示，将步骤5)中得到的构件进行四次光刻，光刻后，进行n型漂移区104的注入。
所述注入过程采用带胶注入的方法，在注入之前生长40～100nm厚的氧化层，离子注入条件为：剂量为5e12～1e14cm-2、能量为60～150KeV。再分布条件为：无氧环境下，温度为1100～1150℃、时间为200min～300min。
7)如图7所示，将步骤6)中得到的构件进行五次光刻，光刻后，进行P型体沟道区105的注入。
所述注入过程采用带胶注入的方法，离子注入条件为：剂量为1e14～5e14cm-2、能量为60～100KeV。再分布条件为：无氧环境下，温度为1100～1150℃、时间为100min～200min。
8)如图8所示，将步骤7)中得到的构件进行六次光刻，光刻后，进行N型重掺源区106的注入。
所述注入过程采用带胶注入的方法，离子注入条件为：剂量为1e15～5e15cm-2、能量为40～80KeV。再分布条件为：无氧条环境下，温度为950～1000℃、时间为30min～60min。
9)如图9所示，将步骤8)中得到的构件进行七次光刻，刻蚀出接触孔，所述接触孔位于P型体沟道区105内部，所述接触孔还位于N型重掺源区106之间。将接触孔位置进行离子注入，形成P型重掺杂区111。
所述离子注入过程中：剂量为3e14～8e14cm-2、能量为20～60KeV。再分布条件为：无氧环境下，温度为950～1000℃、时间为20min～40min。
10)将介质层107和多晶栅极区108的上方覆盖金属前介质层109。
11)如图10所示，将金属前介质层109和接触孔的表面覆盖源端金属110。
12)将所述N型衬底100下表面覆盖漏端金属112。
13)将构件进行合金，炉温为550℃、时间为10min～30min、钝化；
14)将构件进行八次光刻刻蚀出压焊点；低温退火，温度为500℃～510℃，恒温30min；
15)将步骤14)中得到的器件进行初测、切割、装架、烧结和封装测试。
实施例3：
使用本发明进行正常工作时，多晶栅极区108上面加正压，源漏加正负压形成通路，器件导通电流，电流经P型体沟道区105流经n型漂移区104，通过纵向结构N型穿通区103、N型埋层101以及N型衬底100到漏极；
使器件由开通转换为关断状态，只需栅极上的电压小于阈值电压即可，这样沟道就夹断，器件开始关断。
当器件处于关断状态时，只需设计出二极管区的反向耐压小于横向LDMOS的反向耐压，就能实现寄生的二极管将LDMOS的漏源压降钳位到二极管的击穿电压，这样LDMOS就不会出现雪崩击穿事件。
本发明主要应用在低压领域，其性能和现有的低压功率器件相比，得到了极大改善。使器件具有极低导通压降，更快的开关速度，更小的反向漏电流，更低的功耗，更长的寿命和更稳定的特性。
Claims (9)
1.一种高性能MOSFET，其特征在于：包括N型衬底(100)、N型埋层(101)、P型外延层(102)、N型穿通区(103)、n型漂移区(104)、P型体沟道区(105)、N型重掺源区(106)、介质层(107)、多晶栅极区(108)、金属前介质层(109)、源端金属(110)、P型重掺杂区(111)、漏端金属(112)；
所述N型衬底(100)上覆盖有N型埋层(101)和P型外延层(102)；所述N型埋层(101)位于P型外延层(102)的两端；
所述N型穿通区(103)覆盖于N型埋层(101)的部分表面；所述N型穿通区(103)与P型外延层(102)相接触；
所述P型体沟道区(105)覆盖于P型外延层(102)的部分表面；所述P型体沟道区(105)位于P型外延层(102)上表面的中间位置；
所述n型漂移区(104)覆盖于P型外延层(102)的部分表面；所述n型漂移区(104)位于P型体沟道区(105)与N型穿通区(103)之间的位置；
所述P型体沟道区(105)内部设置有N型重掺源区(106)和P型重掺杂区(111)；所述N型重掺源区(106)的上表面与P型体沟道区(105)的上表面共面；
所述P型重掺杂区(111)的部分表面上覆盖有源端金属(110)；所述源端金属(110)位于N型重掺源区(106)之间；
所述N型穿通区(103)、n型漂移区(104)、P型体沟道区(105)和N型重掺源区(106)的表面上覆盖有介质层(107)；所述介质层(107)与源端金属(110)相接触；
所述多晶栅极区(108)覆盖于介质层(107)的部分表面；所述多晶栅极区(108)在介质层(107)下表面的投影位置与所述P型体沟道区(105)、N型重掺源区(106)之间的位置相对应；
所述金属前介质层(109)覆盖于介质层(107)和多晶栅极区(108)的上方；
所述源端金属(110)覆盖于金属前介质层(109)和P型重掺杂区(111)的部分表面；
所述N型衬底(100)下表面覆盖有漏端金属(112)。
2.一种高性能MOSFET的制造方法，其特征在于，包括以下步骤：
1)将预处理过后的N型衬底(100)进行一次光刻，光刻刻蚀后，在N型衬底(100)的两端进行N型埋层(101)去胶注入；
2)将步骤1)中得到的处理过的构件表面上覆盖P型外延层(102)，并热生长氧化层；
3)将步骤2)中得到的构件进行二次光刻，光刻后，在P型外延层(102)的两端进行N型穿通区(103)扩散，并热生长氧化层；
4)将步骤3)中得到的构件上表面生长介质层(107)；
5)在步骤4)中得到的构件上表面低温淀积一层多晶硅栅极(108)；进行三次光刻，在P型外延层(102)的中间位置两边刻蚀出多晶栅极区(108)；
6)将步骤5)中得到的构件进行四次光刻，光刻后，进行n型漂移区(104)的注入；
7)将步骤6)中得到的构件进行五次光刻，光刻后，进行P型体沟道区(105)的注入；
8)将步骤7)中得到的构件进行六次光刻，光刻后，进行N型重掺源区(106)的注入；
9)将步骤8)中得到的构件进行七次光刻，刻蚀出接触孔，所述接触孔位于P型体沟道区(105)内部，所述接触孔还位于N型重掺源区(106)之间；将接触孔位置进行离子注入，形成P型重掺杂区(111)；
10)将介质层(107)和多晶栅极区(108)的上方覆盖金属前介质层(109)；
11)将金属前介质层(109)和接触孔的表面覆盖源端金属(110)；
12)将所述N型衬底(100)下表面覆盖漏端金属(112)。
3.根据权利要求2所述的一种高性能MOSFET的制造方法，其特征在于：所述步骤1)中的预处理过程为将选择好的单晶片进行打标清洗、烘干后，生长一层厚氧化层
所述生长环境为：干加湿氧化条件下，温度为1100～1150℃，时间为100min～120min；
所述步骤1)中离子注入的条件为：剂量1e15～5e15cm-2、能量40～80KeV；
再分布条件为：有氧条件下，温度为1000℃，氧化层厚度为
再退火过程：纯N2条件下，温度为1100～1150℃、时间为100min～120min；并去除预处理过程中产生的氧化层。
4.根据权利要求2所述的一种高性能MOSFET的制造方法，其特征在于：所述步骤2)中覆盖P型外延层(102)的过程中，温度为在1100℃～1150℃，厚度为5～30μm，电阻率为8～12Ω·cm；
所述热生长的氧化层厚度为
5.根据权利要求2所述的一种高性能MOSFET的制造方法，其特征在于：所述步骤3)中采用恒定杂质表面浓度方法扩散，在扩散之前生长50～100nm厚的氧化层；扩散结束后去除氧化层；
所述恒定杂质表面浓度方法的扩散条件为：PCL3气体源、无氧环境，温度为1100～1150℃、时间为100min～1500min；
所述步骤3)中热生长的氧化层厚度为
所述步骤4)中采用全干法生长介质层(107)，生长条件为：干氧条件下，温度为960℃、时间为20～100min。
6.根据权利要求2所述的一种高性能MOSFET的制造方法，其特征在于：所述步骤5)中多晶硅栅极(108)的厚度为生长条件：纯N2环境下，温度为760℃、时间为20～100min。
7.根据权利要求2所述的一种高性能MOSFET的制造方法，其特征在于：所述步骤6)中的注入过程采用带胶注入的方法，在注入之前生长40～100nm厚的氧化层，离子注入条件为：剂量为5e12～1e14cm-2、能量为60～150KeV；再分布条件为：无氧环境下，温度为1100～1150℃、时间为200min～300min；
所述步骤7)中的注入过程采用带胶注入的方法，离子注入条件为：剂量为1e14～5e14cm-2、能量为60～100KeV；再分布条件为：无氧环境下，温度为1100～1150℃、时间为100min～200min；
所述步骤8)中的注入过程采用带胶注入的方法，离子注入条件为：剂量为1e15～5e15cm-2、能量为40～80KeV；再分布条件为：无氧条环境下，温度为950～1000℃、时间为30min～60min；
所述步骤9)中的离子注入过程中：剂量为3e14～8e14cm-2、能量为20～60KeV；再分布条件为：无氧环境下，温度为950～1000℃、时间为20min～40min。
8.根据权利要求1或2所述的一种高性能MOSFET的制造方法，其特征在于：所述介质层(107)的材料为高k介质，包括SiO2、Si3N4、Al2O3、La2O3、HfO2或ZrO2；
所述N型衬底(100)和P型外延层(102)为半导体材料，包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
9.根据权利要求1或2所述的一种高性能MOSFET的制造方法，其特征在于：所述沟道为N型或P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610621131.0A CN106057902A (zh) | 2016-08-02 | 2016-08-02 | 一种高性能mosfet及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610621131.0A CN106057902A (zh) | 2016-08-02 | 2016-08-02 | 一种高性能mosfet及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106057902A true CN106057902A (zh) | 2016-10-26 |
Family
ID=57196197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610621131.0A Pending CN106057902A (zh) | 2016-08-02 | 2016-08-02 | 一种高性能mosfet及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106057902A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108417615A (zh) * | 2018-02-13 | 2018-08-17 | 重庆中科渝芯电子有限公司 | 一种高压衬底pnp双极结型晶体管及其制造方法 |
| CN115241282A (zh) * | 2022-09-23 | 2022-10-25 | 浙江大学杭州国际科创中心 | 一种SiC MOSFET器件及其制备方法 |
| CN115632062A (zh) * | 2022-12-21 | 2023-01-20 | 广州粤芯半导体技术有限公司 | 半导体器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080246086A1 (en) * | 2005-07-13 | 2008-10-09 | Ciclon Semiconductor Device Corp. | Semiconductor devices having charge balanced structure |
-
2016
- 2016-08-02 CN CN201610621131.0A patent/CN106057902A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080246086A1 (en) * | 2005-07-13 | 2008-10-09 | Ciclon Semiconductor Device Corp. | Semiconductor devices having charge balanced structure |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108417615A (zh) * | 2018-02-13 | 2018-08-17 | 重庆中科渝芯电子有限公司 | 一种高压衬底pnp双极结型晶体管及其制造方法 |
| CN115241282A (zh) * | 2022-09-23 | 2022-10-25 | 浙江大学杭州国际科创中心 | 一种SiC MOSFET器件及其制备方法 |
| CN115632062A (zh) * | 2022-12-21 | 2023-01-20 | 广州粤芯半导体技术有限公司 | 半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10679983B2 (en) | Method of producing a semiconductor device | |
| CN108962977B (zh) | 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法 | |
| CN110148629B (zh) | 一种沟槽型碳化硅mosfet器件及其制备方法 | |
| WO2014071673A1 (zh) | 一种大电流密度的横向超薄绝缘栅双极型晶体管 | |
| CN102364688B (zh) | 一种垂直双扩散金属氧化物半导体场效应晶体管 | |
| JP2014003191A (ja) | 半導体装置 | |
| CN107464837B (zh) | 一种超结功率器件 | |
| CN108122971B (zh) | 一种rc-igbt器件及其制备方法 | |
| CN107123684A (zh) | 一种具有宽带隙材料与硅材料复合垂直双扩散金属氧化物半导体场效应管 | |
| CN107093623A (zh) | 一种具有宽带隙衬底材料的垂直双扩散金属氧化物半导体场效应管 | |
| CN102097479A (zh) | 一种低压埋沟vdmos器件 | |
| CN102779839A (zh) | 一种具有深能级杂质注入的绝缘栅双极性晶体管 | |
| CN106057902A (zh) | 一种高性能mosfet及其制造方法 | |
| CN108155230B (zh) | 一种横向rc-igbt器件及其制备方法 | |
| CN113421927A (zh) | 一种逆导SiC MOSFET器件及其制造方法 | |
| CN110473914B (zh) | 一种SiC-MOS器件的制备方法 | |
| CN202205755U (zh) | 具有超结结构的平面型功率mosfet器件 | |
| CN109698196B (zh) | 功率半导体器件 | |
| CN103117309A (zh) | 一种横向功率器件结构及其制备方法 | |
| CN103928321A (zh) | 碳化硅绝缘栅双极型晶体管的制备方法 | |
| CN108258040B (zh) | 具有宽带隙半导体衬底材料的绝缘栅双极晶体管及其制作方法 | |
| CN106129116A (zh) | 一种具有变k介质折叠横向双扩散金属氧化物半导体场效应管 | |
| CN108598159B (zh) | 具有宽带隙半导体材料/硅半导体材料异质结的绝缘栅双极晶体管及其制作方法 | |
| CN206672934U (zh) | 集成肖特基二极管的SiCJFET器件 | |
| CN104409508A (zh) | Soi衬底双向击穿保护双栅绝缘隧穿增强晶体管及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161026 |
|
| RJ01 | Rejection of invention patent application after publication |