CN103794477B - 碳化硅mosfet单元结构和用于形成碳化硅mosfet单元结构的方法 - Google Patents

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Abstract

在一个实施例中，发明包括包含单独的MOSFET单元的MOSFET。每个单元包括U形阱（228）（P型）和在阱之内形成的两个平行的源极（260）（N型）。多个源极横档（262）（掺杂N的）在多个位置连接源极（260）。在两个横档（262）之间的区域包括体（252）（P型）。这些特征形成于N型外延层（220）上，该N型外延层（220）形成于N型衬底（216）上。接触（290）延伸跨过并且接触多个源极横档（262）和体（252）。栅极氧化物和栅极接触覆盖在第一阱的腿和第二邻近阱的腿上，响应于栅极电压使导电型反转。MOSFET包括多个这些单元来获得期望的低沟道电阻。通过在制造过程的几个状态利用自对准技术来形成单元区域。

Description

碳化硅MOSFET单元结构和用于形成碳化硅MOSFET单元结构的 方法
技术领域
本文提出的实施例通常涉及碳化硅（SiC）金属氧化物半导体场效应晶体管（MOSFET）单元结构和用于形成SiC MOSFET的方法。
背景技术
在传统的横向MOSFET中，电流沿着掺有第二导电型的材料的狭窄沟道水平地从源极流动至漏极（源极和漏极区域都掺有第一导电型的材料）。施加至覆盖在沟道上的栅极接触的电压使沟道的导电型反转而允许多数载流子从源极流动至漏极。因为沟道是狭窄的，所以传统的MOSFETS具有小的漏极电流和相应的较低的额定功率。
功率（高电流）MOSFETS使用许多不同的装置几何结构来增加装置的最大电流和额定功率。这些装置具有从大约1A至200A的额定电流和从大约1W到大于500W的额定功率。典型的功率MOSFET不是横向装置。相反，电流从装置的顶面上的源极区域垂直地流动至底面上的漏极区域。这个垂直的沟道配置允许在比横向MOSFET更小的区域中封装更多的沟道（和更多的MOSFETS）。单个芯片（die）能够携带比水平（横向）MOSFET元件更多的并行垂直MOSFET元件。
有三种类型的所谓的垂直MOSFET：平面双扩散型、沟槽栅极型以及柱形栅极型。各配置具有惟一的配置和制造方法。
在平面双扩散型中，载流子（NMOS装置中的电子）沿着装置的顶面从第一掺杂区域（源极）流经体区域中的沟道，并然后向下转向底面上的第二掺杂区域（漏极）。栅极位于覆盖在沟道上的装置的顶面上。除了漏极和源极区域以外，体/沟道区域由导电型相反的材料构成。这些平面双扩散型的垂直MOSFET具有比它们的横向对等物更高的电流容量。
在沟槽栅极型MOSFET中，在从装置的顶面垂直地或接近垂直地向下延伸的沟槽中形成栅极。沿着沟槽的侧壁形成沟道区域。源极和漏极区域能够放置在半导体块的顶面上或布置在该块的对面的表面上。沟槽栅极型装置是有利的，因为它们比垂直双扩散型MOSFET占据更少的表面面积并且因此享有更高的装置密度。柱形栅极型装置是沟槽栅极型装置的相反物。
提高半导体装置性能和增加装置密度（每单位面积更多装置）一直是并且将一直是半导体工业的重要目标。通过将单独的装置制作得更小和更加紧密地封装装置来增加装置密度。将更多的装置封装至同样的面积或甚至更好地封装至更小的面积，这允许更高水平的系统集成以及在功率MOSFETS的情况下的增加的电流容量。因为沟道长度在传统的横向MOSFET中消耗相当大的空间，所以垂直沟道节约了相当大的空间。
当降低装置尺寸（也称为特征尺寸或设计规则，并且典型地涉及栅极掩模尺寸）来更紧密地封装装置时，用于形成装置的方法和它们的构成元件必须适应更小的特征尺寸。但是缩小装置尺寸遇到了某些制造限制，尤其关于光刻过程。此类装置的制造者因此有时转向使用自对准技术来形成多种装置特征。
图1示出在栅极氧化物16的各边上具有两个源极接触（欧姆接触）14的简单的现有技术的垂直NMOSFET 10。栅极接触（contact）18覆盖在栅极氧化物16上。在P-阱24A中形成N+源极区域20。P-阱24A的延伸包括P+区域24B。源极接触14将N+源极区域20的每个与最近的P+区域24B短接。在下文中，用于对多种MOSFET区域进行掺杂的掺杂剂可称为第一或第二导电型的掺杂剂，其中第一导电型的掺杂剂能够为n型掺杂剂或p型掺杂剂，并且类似地，第二导电型的掺杂剂能够为n型掺杂剂或p型掺杂剂。
N-外延漂移层26如图所示那样布置，并且N+衬底28布置在N-外延层26下面。在N+衬底28上形成漏极接触30。
在栅极-源极电压大于栅极-源极阈值电压时（其为装置的特性），在P-阱24之内的沟道区域24A是反转的。自由电子然后从源极区域20流经反转的沟道区域24A并且沿着大体地由参考字符40指示的路径垂直地向下流动至漏极30。因为传导沟道比在传统的横向MOSFET中的宽得多，电流能够更大，所以允许垂直MOSFET（VMOSFET）以功率MOSFET所要求的电流和功率电平起作用。NMOSFETS几乎通用于高功率MOSFET应用中。
为增加垂直功率MOSFET的电流容量，单独的MOSFET单元（例如，包括在图1中示出的垂直MOSFET 10的单元）的几何图案形成于衬底上并且MOSFETS并联连接。单独的单元可为诸如正方形的或六边形的封闭图形的形状，或它们可布置在平行的纵向条纹（stripe）中。通常，由于它们的操作特性和几何结构，并联连接的功率MOSFETS具有相等的漏极电流。实际上，这个特征允许MOSFETS的并联连接。
分别在图2和3示出布置在一系列平行的纵向条纹中的、现有技术的单元几何图案的俯视图和截面图。在图2中示出仅仅两个邻近的MOSFETS 38和39。在MOSFETS 38和39之间的边界由邻近的栅极接触条纹40L和40R来限定，栅极接触条纹40L和40R一起限定栅极40。单元38的最左的边界由栅极条纹44L限定，并且单元39的最右的边界由栅极条纹46R限定。然而，栅极条纹44L和栅极条纹44R仅仅包括它们相应的栅极的一半，因为另一个栅极条纹（未示出）邻近栅极条纹44L和44R的每一个。
继续图2，单元38的内部包括源极条纹52L和54L以及中间体条纹56L。单元39的内部包括源极条纹58R和60R以及中间体条纹62R。源极条纹52L、54L、58R和60R以及体区域56L和62R连接至未示出的相应接触。如图3所示，体区域62R在源极区域58R和60R之下延伸，并且体区域56L在源极区域52L和54L之下延伸。
通过施加电压至相应的栅极接触40R和46R的动作，在区域70R和72R处的体区域62R内形成沟道。通过施加电压至相应的栅极40L和44L，在位置80L和82L处的体区域56L中形成沟道。体区域和源极区域可被短路以防止导通寄生双极型晶体管（在结处形成）。
继续图3，栅极氧化物层90L、92L、94R和96R位于相应的栅极接触44L、40L、40R和46R下面。N-外延层90和衬底94位于所示的多种掺杂区域下面。漏极接触99布置在所示的背面或底面。
施加电压至栅极接触44L、40L、40R和46R使沟道区域82L、80L、70R和72R反转而允许载流子从源极区域54L、52L、58R和60R经过反转的沟道区域流动至漏极接触99。
沟道电阻是在MOSFET中的源极和漏极之间的整个通态电阻的最大的分量之一，称为RDS(ON)。其它的电阻分量因为如下的原因在出现在垂直或功率MOSFET中：源极接触电阻、穿过源极的电子的横向流动的电阻、沟道电阻、通过沿着P-阱区域之间的表面电流路径的狭窄沟道的JFET电阻、跨过N-外延区域的电阻（当电流垂直地流动时它展开）、当电流垂直地流过N+衬底时的衬底电阻以及最终漏极接触电阻。沟道电阻分量能够为用于1200伏特的SiC装置的RDS(ON)的多达大约40%，这是部分地由于在SiC中的反转层的较差的迁移率而产生的。因此可希望短的沟道和高的沟道密度。
沟道电阻直接与在（反转的）沟道之内的载流子的迁移率有关。对于硅MOSFET，载流子的迁移率大约为200cm2/V-s。对于碳化硅，迁移率下降至大约20cm2/V-s。因此碳化硅材料具有更高的沟道电阻。为了克服碳化硅的这个缺点，需要使沟道非常短并且紧密地封装它们来增加每单位面积的垂直沟道数量。在装置之内的垂直沟道并联连接并且表现得类似于并联电阻器，因此，这个降低了功率MOSFET的整个沟道电阻。在单位面积中能够挤进越多的沟道，则并联连接的MOSFET沟道的电阻越小。
尽管碳化硅有更大的沟道电阻，但是它提供了超过硅功率MOSFET的某些优点。这些优点是超过Si的SiC的固有材料特性的结果，包括更宽的带隙（3.2 eV）、更高的电压击穿强度（2.2 MV/cm）和更高的热导电性（~3W/cm-K）。但是与SiC材料的使用相关的处理问题（包括差的SiC-氧化物界面和栅极氧化物的过早击穿），不利于这种材料广泛用于商业装置。
多种制造过程和装置结构用来提供功率MOSFET装置（其中的一些在上面已经描述）的精确的和可靠的区域。然而，尤其当特征尺寸缩小和对准容限变得更加难以满足时，需要继续改善。但是自对准技术提供了精确的和可重复的装置结构并且因此增加了装置的产量。因此在缩小特征尺寸的同时使用自对准技术允许装置封装得更紧密。缩小单元尺寸减少了沟道长度，降低导通状态的沟道电阻（RDS(ON)）。
发明内容
在一个实施例中，方法包括，在第一材料层之内形成阱，该阱在XY横截平面内具有大致U形，第一材料层掺杂第一导电型，阱掺杂第二导电型，以及在U形阱的直立腿（uprightleg）之间的中间区域掺杂第一导电型；在中间区域之内形成第一和第二源极，第一和第二源极沿X方向隔开并且掺杂第一导电型；在中间区域之内形成体区域，体区域在第一和第二源极之间并且掺杂第二导电型；在中间区域之内形成源极横档（rung）；其中，形成第一和第二源极、形成体区域以及形成源极横档各包括采用自对准技术，其进一步包括掩蔽第一和第二源极、掩蔽连接第一和第二源极的横档区域并且反面掺杂（counterdoping）暴露区域为第二导电型；其中，体区域布置在两个连续的源极横档之间，各源极横档沿X方向延伸并且源极横档沿Z方向隔开，各源极横档在沿着第一和第二源极的不同的位置处连接第一和第二源极；并且确定源极横档面积和体区域面积的比例来控制在源极横档和体区域之间的接触电阻。
在另一个实施例中，提供了半导体装置。半导体装置包括至少第一和第二半导体单元，其各包含沿Z方向延伸的材料区域，所述区域沿X方向隔开；第一和第二半导体单元各包括：衬底；衬底的第一表面上的漏极接触；衬底的第二表面上的外延层，第二表面在第一表面对面，外延层掺杂第一掺杂剂类型；第一掺杂区域，从外延层的上表面沿Y方向延伸并且掺杂第二掺杂剂类型；第一和第二源极，沿X方向隔开，布置在第一掺杂区域之内并且掺杂第一掺杂剂类型，第一和第二源极相对于第一掺杂区域以自对准的方式形成；在第一掺杂区域中的源极横档，各源极横档在沿着第一和第二源极的不同位置处连接第一和第二源极，源极横档与第一掺杂区域相交替并且相对于第一和第二源极以自对准方式形成，源极横档包括第一掺杂剂类型的掺杂剂；并且其中，响应于源极横档的接触电阻和第一掺杂区域的接触电阻，源极横档的面积和第一掺杂区域的面积是可独立地确定的。
附图说明
图1描绘现有技术的功率MOSFET；
图2和图3描绘包括以条纹配置取向的多个单独的单元的现有技术的功率MOSFET的相应的顶视图和截面图；
图4描绘功率MOSFET结构的截面图；
图5~9是示出在连续的过程步骤期间图4的功率MOSFET的多种特征的形成的透视图；
图10描绘用于描述本文提出的实施例的坐标系统。
标号说明
10 NMOSFET 114 P-阱
14 源极接触 115 P-阱
16 栅极氧化物 118 P+体区域
18 栅极接触 119 P+体区域
20 源极区域 122 N+源极区域
24A P-阱 123 N+源极区域
24B P+区域 124 N+源极区域
26 外延层 125 N+源极区域
28 衬底 128 源极接触条纹
30 漏极接触 130 栅极接触
38 MOSFET单元 134 栅极氧化物层
39 MOSFET单元 139 ILD
40 栅极 140 源极接触金属层
40L 栅极条纹 142 沟道区域
40R 栅极条纹 150 线
44L 栅极条纹 200 右侧表面
44R 栅极条纹 201 左侧表面
46R 栅极条纹 214 漏极接触
52L 源极条纹 216 N+衬底
54L 源极条纹 220 N-外延漂移层
56L 体条纹 224A 垂直的侧壁
58R 源极条纹 224 硬掩模
60R 源极条纹 225A 垂直的侧壁
62R 体条纹 225 硬掩模
70R 沟道 228A 上表面
72R 沟道 228 P-阱区域
80L 区域 232 垫片
82L 区域 234 区域
90 外延层 240A 硬掩模区域
90L 栅极氧化物 240 硬掩模
92L 栅极氧化物 244 抗蚀剂条纹
94 衬底 250 垫片伸展
94R 栅极氧化物 252 P+体区域
96R 栅极氧化物 260 N+源极区域条纹
99 漏极接触 262 梯级
100 MOSFET 270 参考字符
104 漏极接触 274 参考字符
108 衬底 290 接触
110 外延层
具体实施方式
在详细地描述具体的功率MOSFET和用于形成这样的功率MOSFET（以及构成功率MOSFET的单独的单元）的方法之前，应该注意到的是，本文提出的实施例包括元件和制造步骤的新颖的和非显而易见的组合。为了不以对本领域技术人员显而易见的细节来使公开难以理解，某些常规的元件和步骤用较少的细节陈述。
提出的实施例不意于限定发明的结构、元件或方法的范围，而是仅仅提供示例性解释。实施例是容许性的而不是强制性的，并且是说明性的而不是穷举性的。
可存在于本文提供的一些实施例中的一个有利的特征是：通过形成在后续的掺杂步骤期间使用的、策略性地放置的垫片（spacer）来完成沟道-源极的自对准。可存在于本文提供的一些实施例中的另一个有利的特征是：能够控制或确定并因此改变体和源极接触（欧姆接触）的面积。
在一个实施例中，提供自对准的NMOSFET过程，其能够有利地用来缩小单元间距和充分地减少对小的、中心单元P+接触（即，位于P+体区域的中心区域的接触）的光刻挑战。
通常，掺杂区域的自对准的特征在于：作为不直接与光学光刻有关的物理过程的结果，将在半导体装置中的一个层或特征相对另一个层或特征对准。例如，在制作传统的MOSFET中，栅极氧化物和栅极接触是形成于衬底之上的。从源极和漏极区域之上蚀刻氧化物，同时栅电极阻碍蚀刻剂到达下面的栅极氧化物。在这个蚀刻步骤之后，源极和漏极区域被注入掺杂剂。因此栅极氧化物和栅极接触通过限定源极和漏极区域的位置来对准源极和漏极掺杂区域与栅极结构，并且当源极和漏极掺杂剂被注入时也用作掺杂阻碍物。
在一些实施例中，使用如下所述的垫片和垫片延伸（extension）来限定待掺杂或反面掺杂的区域。形成垫片和垫片延伸并且通过物理过程而不是光刻来控制它们的尺寸。使用自对准技术允许设计者进一步缩小单元元件的大小、封装更多的MOSFET单元至MOSFET装置，从而增加装置的电流容量。
自对准的有利点通常包括允许形成更小的特征尺寸元件和避免光刻缺陷（例如，掩模未对准、对准容限和抗蚀剂误差）。取而代之，自对准容限是通过物理过程来控制的。例如，如下所述，通过适当地使垫片宽度相对于CVD沉积的硬掩模膜的厚度成比例来实现通过垫片形成的自对准。硬掩模膜厚度和控制它的沉积过程在有用的范围上是可调节的，并且容易通过普通制造光学计量工具来验证。因此这个过程顺序导致可控制的亚微细型的特征。
利用自对准技术来最优化本文提出的、用来按比例调节MOSFET大小的条状单元设计。这个设计实现了改善的产量和改善的性能。
XYZ坐标系统（参见图10）被用作参考系统来描述在应用的图中示出的多种特征。从结构的右侧至左侧来限定X轴，X值随从左到右移动而增加。Y轴垂直地延伸，其中Y=0限定在最初的半导体材料的表面处，正Y值向下延伸至半导体衬底而负Y值向上延伸。Z轴延伸至纸或显示器表面，随着延伸至纸或显示器表面而值增加。图10的三轴系统仅仅是示范性的并且有利于指导对提出的实施例的描述。如本领域技术人员众所周知的那样，能够旋转该系统来形成其它坐标系统，例如，Z轴指向下方，同时满足支配X、Y和Z轴之间的关系的右手定则。虽然相对于图10的坐标系统描述了提出的实施例的元件，根据其它坐标系统的元件的其它取向也被视为落入提出的实施例的范围之内。
单元间距定义为在一个单元内的特征和在邻近的单元中的相同特征之间的X方向距离，其中，各单元包括沿Z方向延伸的特征（源极、体、阱等）。XY平面包括通过坐标系统的X和Y轴形成的平面。
图4描绘了功率MOSFET 100的截面图。如图所示，MOSFET 100包括漏极接触104、N+衬底108、N-漂移区域110（或外延层110）、P-阱114和115、P+体区域118和119以及N+源极区域122、123、124和125。漏极接触104可被认为是布置在N+衬底108的第一表面上并且外延层110布置在N+衬底108的第二表面上。MOSFET装置的多种掺杂和非掺杂层或区域也可称为材料层或材料区域。
如图所示，P+体区域118和119布置在相应的P-阱114和115的大约中心区域。P-阱114和115具有在两个直立腿之间包括中间区域（布置在相应的中间区域的P+体区域118和119）的大致U形。N+源极区域122、123、124和125与P-阱114和115的相应的端壁114A、114B、115A和115B隔开。
栅极接触130（典型地包括多晶硅）和栅极氧化物层134覆盖在示出的N+源极区域122、123、124和125的部分以及示出的P-阱114和115的端部区域上。源极接触条纹128（典型地包括覆盖在接触金属（例如镍）上的铝）布置成与如图4中示出的P+体区域118和119相接触。源极接触条纹128还在图4的平面外与源极区域122、123、124和125接触，并将结合图9来讨论。
层间电介质（ILD）层139使源极接触条纹128与栅极接触130电绝缘来防止栅极到源极的短路。源极接触金属层140（在一个实施例中大约为4μm厚）形成于ILD层139和源极接触条纹128之上。
通过在栅极接触130上施加超过MOSFET的栅极阈值电压的正电压，在P-阱114之内形成沟道区域142。在沟道形成时，电流能够如在任何传统的MOSFET中那样从源极流动至漏极。
下列图描绘了过程流步骤以及沿着MOSFET条纹的一小部分而最终形成的结构。
在图5~9中示出的特征能够沿着图5的右侧表面200和沿着左侧表面201反射以形成在最终的功率MOSFET中的多个条纹（沿X方向）。而且，多种描述的区域（例如，源极、体、阱）沿Z方向延伸。
在图4中的线150表示在图5~9中示出的图4横截面的区域。
图5示出布置在N+衬底216的一个表面上的漏极接触214（称为背侧漏极接触）。在形成MOSFET的最后制造步骤期间常规地形成漏极接触214。在N+衬底216之上根据已知的技术形成N-外延漂移层220。
在外延漂移层220的上表面的相应的区域之上，根据已知的技术（例如，毯式地沉积第一毯状（blanket）硬掩模，接着进行硬掩模蚀刻）形成第一和第二平行隔开的硬掩模224和225（其各具有相应的垂直侧壁224A和225A）。通常，中心线在硬掩模224和225之间沿Z方向延伸。
通过注入P型掺杂剂（反面掺杂）来对N-外延层220进行反面掺杂，在N-外延层220的上部区域中和在硬掩模224和225之间（即，硬掩模224和225掩蔽或覆盖在硬掩模224和225之下的结构）形成P-阱区域228。典型地，P-阱从P-阱区域228的上表面228A沿Y方向延伸大约1μm或更少。其它P-阱深度可利用更高的能量离子注入来获得，注意，在碳化硅中有很少的垂直离子或掺杂剂扩散。如图所示，P-阱区域228沿Z方向延伸。
在进行蚀刻过程之前，硬掩模224和225在N-外延漂移层220的整个上表面之上延伸。图5实际示出当P-阱228和N-外延漂移层220的上表面在图中都看得见时的剖视图。
化学气相沉积（CVD）过程在结构之上形成第二毯状硬掩模，接着是进行定向蚀刻来形成图5中的第一和第二硬掩模垫片232。垫片232是与P-阱区域228自对准的，并且覆盖在P-阱区域228的边缘区域上，在随后的掺杂剂注入步骤期间保护它们所覆盖的区域。实际上，单元的中心线在第一和第二垫片232之间经过。通过控制硬掩模材料的沉积厚度和通过控制定向的蚀刻过程来精确地控制垫片232的尺寸。垫片232的尺寸的精确尺寸控制固定了可控制的且均匀的亚微细型沟道长度，因为在MOSFET操作期间，在位于垫片232正下方的P-阱228的那些区域中将形成沟道。
将N+离子注入至P-阱区域228的暴露区域中，形成在P-阱区域228的上表面内的N+区域234（源极区域稍后将由这里形成）（即，反面掺杂过程）。N+注入剂量高于P-阱区域的掺杂量，因此补偿P-阱区域掺杂来创建N+区域234。在注入过程期间，硬掩模224、225和232防止在这些硬掩模下面的区域中注入离子。这个注入源极离子的步骤允许沟道与后来形成的源极的自对准。
第三毯状硬掩模240（参见图6）形成为完整地覆盖结构的上表面的毯状层（在图6中仅仅示出了第三硬掩模240的一部分）。抗蚀剂条纹244跨过结构的整个宽度形成在硬掩模240的顶上。形成各沿X方向延伸的多个这样的抗蚀剂条纹，且多个抗蚀剂条纹沿着Z方向隔开。
定向地蚀刻硬掩模240（利用主要垂直组件）来去除除了在抗蚀剂条纹244之下的区域之外以及除了如下所述的第一和第二垫片延伸之外的硬掩模240的所有区域。在硬掩模蚀刻之后，去除抗蚀剂，留下如图7所示的硬掩模区域240A。
定向蚀刻还形成用作掩模的第一和第二垫片延伸250（邻近第一和第二垫片232，使得单元中心线也在第一和第二垫片延伸250之间延伸），以提供自对准，其用于后续的补偿（反面掺杂）P+注入物至形成体区域（诸如图4的体区域119）的N+区域234。垫片延伸250在从垫片232的边缘测量的大约0.25至大约2.0μm的范围内向单元的中心线延伸。
图8示出P+体区域252，P+体区域252通过在硬掩模区域240A（如图7所示）处于适当位置并保护N+区域234的区域免受注入离子影响的情况下反面掺杂N+区域234来形成。保护区域将变成如下所述的源极。
在去除硬掩模区域240A之后，装置（称为功率MOSFET的单位单元）类似于图8。完成单元掺杂。如图8所示，单位单元包括沿着单元长度延伸的P-阱228以及第一和第二N+源极260（或源极区域条纹260）（即，沿Z方向）。虽然在图8中示出仅仅两个P+体区域252和一个N+源极横档262，但是完整的单元包括沿着单元长度与N+源极梯级（或源极横档）262交替的多个P+体区域252。源极横档262在沿着第一和第二源极260的不同位置处连接第一和第二N+源极260。
利用描述的自对准过程已形成了所有这些MOSFET特征。具体地，N+源极区域梯级262是与沟道（在装置的操作期间形成在P-阱228之内）自对准的，并且P+体区域252的边缘是与N+源极区域条纹260自对准的。
在图8中，通过参考字符270标识单元间距尺寸和通过参考字符274标识单位单元长度尺寸。
从比较图4和图8能够看到的是，在图4中的两个源极区域122和123包括在图8中的两个平行源极区域条纹260。P+体区域118包括图8中的P+体区域252。P-阱114包括图8中的P-阱228。图4中的线150表示在图8中示出的图4横截面的区域。在图4的右侧的源极区域124和125、P+体区域119和P-阱115表示在图8中未示出的另一个接触条纹。
在与图8有关的过程完成之后，将单元退火来激活注入的离子。任何在晶圆上暴露的氧化物在退火温度下不会继续存在；因此晶圆被剥成裸露并且涂有高温外覆材料来防止在退火过程中使硅原子从晶圆扩散出去变成气态。备选地，利用硅烷作为环境气体来进行退火过程。硅烷气体分压防止了硅原子从晶圆单元的蒸发。
图9示出同样在退火步骤之后形成的单个连续的接触290（或接触条纹290）。接触290接触于P+体区域252和N+源极横档262两者，它们与源极区域条纹260进行传导性通信。
然后形成在单元（如图4所描绘）的上表面之上的结构。生长出栅极氧化物（图4中的参考字符134）并形成图案，从而形成栅极多晶硅接触（图4中的参考字符130）。沉积层间电介质（图4中的参考字符139）并且在ILD中打开接触窗口条纹来允许与连续的接触条纹290接触。这有效地允许接触于P+体区域252、N+源极区域横档262和源极区域条纹260，它们全部和接触条纹290电通信。
注意，与P+体区域和源极区域梯级两者的接触是沿着单个条纹进行的，因此避免了传统的MOSFET的横向P+和N+区域所要求的紧密容限。这个特征允许更小的条纹间距并增加了沟道密度，这减少RDS(ON)参数。因为通过跨过N+源极横档和P+体区域的单个条纹来形成接触图案，所以本文提出的自对准过程和梯形单元几何结构减少了置于欧姆接触图案上的设计和制造限制。单个条纹的使用允许横向单元宽度尺寸被最小化。
注意，同样在图9中，P-阱区域228和P+体区域252是接触的，实质上创建了连续的P型区域。这个特征也能够关于与相应的P+体区域118和119接触的P-阱区域114和115来在图4中看出。因此在接触条纹290和P+体区域252之间的欧姆接触固定了在P+体区域252和P-阱区域228处的电位。
注意，因为横档和条纹是接触的，所以对N+源极区域梯级的欧姆接触也用作对N+源极区域条纹260的欧姆接触。
在图4中的P+体区域118或119的深度示出为深于N+源极区域122、123、124或125。然而在图9中，在与源极区域条纹260大约相同的深度处示出P+体区域252。因为掺杂剂在碳化硅中经受非常小的扩散，所以，通过掺杂剂注入能量大体上确定了掺杂剂深度。控制掺杂剂能量因此就确定了掺杂剂深度分布。基于最终的MOSFET的期望的操作参数来选择注入能量（以及因此掺杂剂深度）。因此在图4和图9示出的掺杂剂分布可能是合适的。
众所周知的是，在铝用作用于硅MOSFETS（或者用于任何硅基半导体）的接触金属时，能够对P型和N型区域两者形成好的低欧姆接触。但是，碳化硅不是这个情况。
典型地将镍用于对掺杂N的SiC材料的接触，其具有好的结果，即，低电阻欧姆接触。但是利用镍作为掺杂P的区域的接触金属不产生低的接触电阻。为了克服这个缺点，在镍用作接触金属时，能够确定各接触区域的面积来最小化P+体区域的接触电阻。
梯子单元配置（以及相应的制造方法）的使用可允许使用几何结构补偿来克服高接触电阻的不利影响，该高接触电阻与对P型掺杂区域使用镍接触有关。就是说，能够改变N+源极区域梯级262的面积和P+体252的面积（在给定的单位单元长度之内）来产生两个相对低的接触电阻，改变个别的面积也能够改变面积的比例；因此这一技术也称为面积比例控制。面积是通过改变用以形成这些结构的硬掩模和抗蚀剂条纹的面积来改变的。
梯子单元几何结构的好处是明显的，特别是在与自对准描述的接触过程结合时。例如，采用本文提出的设计和过程，有可能将单元间距从大约11.0μm减少至大约8.8μm（20%的缩减量）。
如现在能够意识到的那样，能够采用本文提出的教导来如期望那样密集地制造MOSFET单元，直到每单位面积最大的沟道长度。而且通过利用硬掩模和硬掩模延伸的多种掺杂区域的自对准形成跨过单元的源极区域梯级。欧姆接触条纹的进一步使用避免了需要紧密容限的对准问题。这个使单元的边到边容限变得更紧密了（因此每单位面积产生了更多的沟道），而同时收缩边到边尺寸。
在打开ILD 139（参见图4）来接通（access）横档时，沿着源极区域梯级262的电气接触不需要紧密对准容限。由于某些光刻限制，通常线特征比封闭的区域特征更容易维持紧密容限。本文提出的实施例利用上述前提来接通在梯级262上的接触。这一维持紧密的线容限的能力允许减少单元间距以及在MOSFET装置之内放置更多条纹或者在每装置面积放置更多沟道。
虽然在碳化硅半导体装置的内容上已经描述了本文提出的实施例，但是本领域的技术人员应意识到，描述的方法和结构能够采用硅或碳化硅半导体材料，以及能够被掺杂以形成P和N区域以及那些区域所进行接触的PN结的任何半导体材料。
在另一个实施例中，N+源极区域梯级262的面积和P+体252的面积的面积比是分级的（即，作为从预定的点或线开始的距离或位置的函数而变化）。这一技术增加了在装置上的不同位置处的一个接触的效率。例如，远离栅极接触的区域比那些更靠近栅极接触的区域效率更低。如果接触电阻在更靠近栅极接触的区域相对更高而在离栅极接触更远的区域更低的话，可产生效率和可靠性的增加。
MOSFET装置的多种元件已经描述为被条纹化的元件。参见例如，P-阱区域228和N源极区域条纹260。然而，在另一个实施例中，可以矩形形状形成装置元件，如果矩形形状的纵横比大到充分容纳足够数量的N+源极区域梯级262（每个具有充分的长度）。
在一个实施例中，P+体区域252的Z方向长度大约为6μm而N+梯级262能够短至2μm。包括MOSFET的单元沿Z方向的重复间隔大约为8μm（6 + 2 = 8μm）。单元间距能够从大约7.0μm的最小值开始变动。
根据本文提出的过程制造的MOSFET装置可具有低至大约1毫欧姆-cm^2的通态特定沟道电阻，以及大约5毫欧姆-cm^2的特定的漏极-源极电阻的下限。为确定这些特定的电阻值，对在研究中的MOSFET做出了关于物理参数、尺寸、处理技术以及电压（例如，阈值电压和击穿电压）的某些假定。改变一个或者多个这些基本的假定会将特定的沟道和特定的漏极-源极电阻值从其所给定的改变。
多种描述的实施例可表现现有技术的垂直MOSFETS的全部的优点，但是重要地，可允许接触面积的调整（面积比例控制）来克服与P型SiC半导体材料的接触电阻有关的缺点。
虽然已描述多种实施例，但许多变化和修改对本领域的技术人员将变得显而易见。因此，发明意于不限制于特定的说明性实施例，而是在附加的权利要求的全部的精神和范围之内来解释。
虽然主要地参照在功率MOSFETS中的使用来描述，本文提出的技术和结构也能够被其它垂直MOSFETS采用或在其它半导体装置中采用。
虽然描述了NMOSFET，教导也可应用至PMOSFET以及用于形成PMOSFET的处理步骤。
本发明的实施例的书面描述使用示例来公开本发明，包括最佳模式，以及还使本领域技术人员能制作和使用本发明。本发明的可取得专利的范围由权利要求限定，且可包括本领域技术人员想到的其它示例。如果此类其它示例具有与权利要求字面语言没有不同的结构要素，或者如果它们包括与权利要求字面语言无实质不同的等效结构要素，则它们意于在权利要求的范围之内。

Claims (10)

1.一种方法，包括：
在第一材料层之内形成阱（114/115），所述阱（114/115）在XY横截平面内具有大致U形，所述第一材料层掺杂第一导电型，所述阱（114/115）掺杂第二导电型，以及所述阱（114/115）的直立腿之间的中间区域（118/119）掺杂第二导电型；
在所述中间区域（118/119）之内形成第一和第二源极（122/123/124/125），所述第一和第二源极（122/123/124/125）沿X方向隔开并且掺杂所述第一导电型；
在所述中间区域（118/119）之内形成体区域（118/119），所述体区域（118/119）在所述第一和第二源极（122/123/124/125）之间并且掺杂第二导电型；
在所述中间区域（118/119）之内形成源极横档（262）；
其中，形成所述第一和第二源极（122/123/124/125）、形成所述体区域（118/119）以及形成所述源极横档（262）各包括采用自对准技术，其进一步包括：掩蔽所述第一和第二源极（122/123/124/125）、掩蔽连接所述第一和第二源极（122/123/124/125）的横档区域（262）以及反面掺杂暴露区域为第二导电型；
其中，体区域（252）布置在两个连续的源极横档（262）之间，每个源极横档（262）沿所述X方向延伸并且所述源极横档（262）在Z方向隔开，各源极横档（262）在沿着所述第一和第二源极（122/123/124/125/260）的不同位置处连接所述第一和第二源极（122/123/124/125/260）；以及
确定源极横档（262）面积和体区域（252）面积的比例以控制在所述源极横档（262）和所述体区域（252）之间的接触电阻；
其中，从第一材料层的右侧至左侧来限定X方向，Y方向垂直于第一材料层的表面延伸，Z方向延伸至纸或显示器表面。
2.根据权利要求1所述的方法，还包括：
在衬底（108）的第一表面之上形成漏极接触（104），所述衬底（108）掺杂第一导电型；以及
在所述衬底（108）的第二表面上形成外延层，所述第一表面在所述第二表面的对面，所述外延层（108）掺杂第一导电型，所述外延层包括所述第一材料层。
3.根据权利要求2所述的方法，其中形成所述阱（114/115）包括：
在所述外延层的上表面之上形成平行隔开的第一和第二掩模（224/225），中心线在所述第一和第二掩模（224/225）之间沿Z方向延伸；以及
利用第二导电型的掺杂剂反面掺杂在所述第一和第二掩模（224/225）之间的所述外延层的暴露区域，来形成从所述外延层的所述上表面沿Z方向并沿Y方向延伸的所述阱（114/115）。
4.根据权利要求3所述的方法，其中，形成所述第一和第二源极122/123/124/125/260）、形成所述体区域（252）以及形成所述源极横档（262），包括：
形成邻近相应的所述第一和第二掩模（224/225）的第一和第二垫片（232），所述第一和第二垫片（232）覆盖在所述阱（114/115）的相应的边缘区域上，所述中心线在所述第一和第二垫片（232）之间；
利用所述第一导电型的掺杂剂反面掺杂在所述第一和第二垫片（232）之间的所述阱（114/115）的暴露区域来形成第二材料层；
形成第三毯状掩模；
在第三掩模（240）之上形成多个抗蚀剂条纹（244），各抗蚀剂条纹（244）沿所述X方向延伸，并且所述多个抗蚀剂条纹沿所述Z方向隔开；
从所述第三掩模（240）形成第一和第二垫片延伸（250），所述第一和第二垫片延伸（250）邻近相应的所述第一和第二垫片（232），所述中心线在所述第一和第二垫片延伸之间；
利用所述第二导电型的掺杂剂反面掺杂在所述第一和第二垫片延伸（250）之间的所述第二材料层的暴露区域，来形成由所述第一和第二垫片延伸（250）界定的体区域和两个连续的抗蚀剂条纹（244）；
其中，在形成所述体区域（252）之后，在所述第一和第二垫片延伸（250）之下的区域包括所述第一导电型的所述相应的第一和第二源极（260）；以及
其中，在所述多个抗蚀剂条纹（244）之下的区域各包括具有所述第一导电型的掺杂剂的源极横档（262），其中，各源极横档（262）在沿着所述第一和第二源极（260）的不同的位置处连接所述第一和第二源极（260）。
5.根据权利要求1所述的方法，其中，所述第一和所述第二导电型的所述掺杂剂分别包括N导电型的掺杂剂和P导电型的掺杂剂，或分别包括P导电型的掺杂剂和N导电型的掺杂剂。
6.根据权利要求1所述的方法，其中，响应于所述源极横档（262）的接触电阻和所述体区域（252）的所述接触电阻，各源极横档（262）的所述面积和各体区域（252）的所述面积的比例是可确定的。
7.根据权利要求1所述的方法，其中，形成接触（290）包括形成与所述源极横档（262）和所述体区域（252）接触的镍层，以及形成在所述镍层之上的铝层。
8.一种半导体装置，包括：
各包括沿Z方向延伸的材料区域的至少第一半导体单元和第二半导体单元，所述区域在X方向隔开；
所述第一半导体单元和所述第二半导体单元各包括：
衬底（108）；
在所述衬底（108）的第一表面上的漏极接触（104）；
在所述衬底（108）的第二表面上的外延层，所述第二表面在所述第一表面的对面，所述外延层（108）掺杂第一掺杂剂类型；
第一掺杂区域（118/119），从所述外延层的上表面沿Y方向延伸并且掺杂第二掺杂剂类型；
第一和第二源极（122/123），沿所述X方向隔开，布置在所述第一掺杂区域（118/119）之内，并且掺杂所述第一掺杂剂类型，所述第一和第二源极（122/123）相对于所述第一掺杂区域（118/119）以自对准的方式形成；
源极横档（262），在所述第一掺杂区域（118/119）中，各源极横档（262）在沿着所述第一和第二源极（122/123）的不同的位置处连接所述第一和第二源极（122/123），所述源极横档（262）与第一掺杂区域（118/119/252）相交替并且相对于所述第一和第二源极（122/123）以自对准的方式形成，所述源极横档（262）包括所述第一掺杂剂类型的掺杂剂；并且
其中，响应于所述源极横档（262）的接触电阻和所述第一掺杂区域（118/119/262）的接触电阻，所述源极横档（262）的面积和所述第一掺杂区域（118/119/252）的面积是可独立地确定的；
其中，从第一材料层的右侧至左侧来限定X方向，Y方向垂直于第一材料层的表面延伸，Z方向延伸至纸或显示器表面。
9.根据权利要求8所述的半导体装置，其中，所述第一掺杂区域（118/119/252）包括：
阱（228），在所述第一半导体单元中的所述第一和第二源极（122/123/124/125）之间延伸，所述阱（228）掺杂所述第二掺杂剂类型；
体（252），在所述阱（228）的中心区域之内并且掺杂所述第二掺杂剂类型；
利用第三掩模（240）形成所述阱（228）和所述体（252）来使所述阱（228）相对于所述体（252）自对准；并且
其中，在所述半导体装置的操作期间，在所述第一半导体单元的所述阱（115A）的端部区域和在所述第二半导体单元的所述阱（114B）的接近端部区域形成沟道（142）。
10.根据权利要求8所述的半导体装置，其中，响应于所述源极横档（262）的接触电阻和所述第一掺杂区域（252）的所述接触电阻，所述源极横档（262）的所述面积和所述第一掺杂区域（252）的所述面积的比例是可确定的。
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