KR20110037029A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 제1 도전형 에피층 표면에 형성되는 제1 도전형 드레인 확장 영역, 상기 제1 도전형 드레인 확장 영역과 접하도록 상기 제1 도전형 에피층 표면에 형성되는 제2 도전형 제1 웰, 상기 제1 도전형 드레인 확장 영역을 관통하여 형성되는 제1 도전형 제2 웰, 및 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰의 인접 영역 상부에 형성되는 게이트를 포함한다.
LDMOS(lateral diffused MOS), 온 저항, 항복 전압(Breakdown voltage).

Description

반도체 소자 및 그 제조 방법{A semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 LDMOS(lateral diffused MOS) 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 되고, 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 상기 인가되는 고전압보다 커야 한다.
LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.
LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 온 저항을 낮추면서, 브레이크 다운 전압을 높일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 상기 반도체 소자는 제1 도전형 에피층 표면에 형성되는 제1 도전형 드레인 확장 영역, 상기 제1 도전형 드레인 확장 영역과 접하도록 상기 제1 도전형 에피층 표면에 형성되는 제2 도전형 제1 웰, 상기 제1 도전형 드레인 확장 영역을 관통하여 형성되는 제1 도전형 제2 웰, 및 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰의 인접 영역 상부에 형성되는 게이트를 포함한다.
상기 반도체 소자는 상기 제2 도전형 제1 웰 및 상기 제1 도전형 제2 웰에 형성되는 제1 도전형 소스 및 드레인 영역을 더 포함할 수 있다. 또한 상기 반도체 소자는 상기 제2 도전형 제1 웰과 이격되고 상기 제1 도전형 제2 웰과 접하도록 상 기 제1 도전형 드레인 확장 영역의 일부 표면에 형성되는 필드 절연층을 더 포함할 수 있다.
또한 상기 반도체 소자는 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰 하부의 제1 도전형 에피층 내에 형성되는 제2 도전형 매몰층을 더 포함할 수 있다. 또한 상기 반도체 소자는 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰 각각과 이격되도록 상기 제2 도전형 매몰층 상부의 에피층 내에 형성되는 고전압 제2 도전형 웰을 더 포함할 수 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 에피층 표면에 제1 도전형 드레인 확장 영역을 형성하는 단계, 상기 제1 도전형 드레인 확장 영역과 접하도록 상기 제1 도전형 에피층 표면에 제2 도전형 제1 웰을 형성하는 단계, 상기 제2 도전형 제1웰과 이격하여 상기 제1 도전형 확장 드레인 영역 일부 표면에 필드 절연층을 형성하는 단계, 상기 제1 도전형 드레인 확장 영역을 관통하는 제1 도전형 제2 웰을 형성하는 단계, 및 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰의 인접 영역 상부, 및 상기 필드 절연층 일부 영역에 게이트를 형성하는 단계를 포함한다.
상기 반도체 소자를 제조하는 방법은 상기 제1 도전형 드레인 확장 영역 및 상기 제2 도전형 제1 웰 하부의 제1 도전형 에피층 내에 제2 도전형 매몰층을 형성하는 단계를 더 포함할 수 있다.
또한 상기 반도체 소자를 제조하는 방법은 상기 제1 도전형 드레인 확장 영역 및 상기 제2 도전형 제1 웰 하부의 제1 도전형 에피층 내에 제2 도전형 매몰층 을 형성하는 단계를 더 포함할 수 있다. 또한 상기 반도체 소자를 제조하는 방법은 상기 제2 도전형 제1 웰 및 상기 제1 도전형 제2 웰에 제1 도전형 소스 및 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
또한 상기 반도체 소자를 제조하는 방법은 상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰 각각과 이격되도록 상기 제2 도전형 매몰층 상부의 에피층 내에 고전압 제2 도전형 웰을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 P형 에피층 표면 내의 드레인이 형성될 영역에 P형 드레인 확장 영역을 형성함으로써, LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 LDMOS의 단면도를 나타낸다. 도 1을 참조하면, 상기 LDMOS는 제1 도전형 에피층(epitaxial layer,100), 제2 도전형 매몰층(N-Buried Layer, 110), 고전압 제2 도전형 웰(HV Well, 120), 제1 도전형 드레인 확장 영역(drain extention region, 125), 제2 도전형 제1 웰(130), 필드 절연층(140), 제1 도전형 제2 웰(150), 게이트(155), 소스 및 드레인(160.165), 및 제2 도전형 불순물 영역(170)을 포함한다.
상기 제1 도전형 에피층(100)은 반도체 기판(미도시) 상에 성장되며, 상기 제2 도전형 매몰층(110)은 상기 제1 도전형 에피층(100) 내에 형성된다. 이때 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 고전압 제2 도전형 웰(120)은 상기 매몰층(110)의 일 영역 상부의 에피피층(100) 내에 형성된다. 예컨대, 상기 고전압 제2 도전형 웰(120)은 상기 매몰층(110)의 일 영역과 접하며, 접한 일 영역부터 상기 제1 도전형 에피층(100) 표면까지 형성될 수 있다.
상기 제1 도전형의 드레인 확장 영역(125)은 상기 고전압 제2 도전형 웰(120) 및 상기 매몰층(110) 각각과 이격되도록 상기 매몰층(110)의 다른 일 영역 상부의 에피층(100) 내에 형성된다. 이때 상기 제1 도전형 드레인 확장 영역(125)의 불순물의 농도는 상기 제1 도전형 에피층(100)의 불순물 농도 보다 높다.
상기 제2 도전형 제1 웰(130)은 상기 에피층(110) 일부 표면에 형성되며, 상기 제1 도전형 드레인 확장 영역(125)의 일 측면과 접하도록 형성된다.
상기 필드 절연층(140)은 상기 에피층(110)의 일부 표면 상에 형성된다. 상기 필드 절연층(140)은 상기 제2 도전형 제1 웰(130)과 이격되고, 상기 제1 도전형 드레인 확장 영역(125)의 일부를 노출하도록 상기 에피층(110)의 일부 표면 상에 형성될 수 있다
상기 제1 도전형 제2 웰(150)은 상기 제1 도전형 확장 드레인 영역(125)과 상기 제1 도전형 에피층(100) 내에 형성된다. 예컨대, 상기 제1 도전형 제2 웰(150)은 상기 필드 절연층(140)에 의해 노출되는 제1 도전형 드레인 확장 영 역(125)을 관통하여, 그 하부에 위치하는 제1 도전형 에피층(100)의 일부 영역까지 확장되도록 형성될 수 있다.
상기 게이트(155)는 상기 필드 절연층(140)의 일측 영역 및 상기 일측 영역에 인접한 제2 도전형 제1 웰(130) 및 제1 도전형 드레인 확장 영역(125) 상에 형성된다. 이때 상기 필드 절연층(140)의 일측 영역은 상기 제2 도전형 제1 웰(130)에 인접한 영역이다.
상기 소스 및 드레인(160, 165)은 상기 제2 도전형 제1 웰(130)의 일 영역 및 상기 제1 도전형 제2 웰(150) 내에 형성되고, 상기 제2 도전형 불순물 영역(170)은 상기 제2 도전형 제1 웰(130)의 다른 영역에 형성된다.
상기 제1 도전형 제2 웰(150)의 불순물 농도는 상기 제1 도전형 드레인 확장 영역(125)보다 크고, 상기 소스 및 드레인(160,165)의 불순물 농도보다 작다.
이러한 불순물 농도 분포 및 상기 제1 도전형 드레인 확장 영역(125)을 관통하고, 상기 제1 도전형 에피층(100) 일부 영역까지 확장되는 상기 제1 도전형 제2 (150)의 구조에 기인하여, LDMOS의 안전 동작 영역(safe operating area)이 증가한다. 이는 제1 도전형 제2 웰(150)에 의하여 전체 드레인 영역의 제1 도전형 불순물 농도 분포가 완만하게 형성되기 때문이다.
도 1에 도시된 본 발명의 실시 예에 따른 LDMOS는 온 저항(on-resistance, 예컨대, specific on-resistance)이 낮고, 브레이크 다운 전압이 증가한다. 즉 제1 도전형 드레인 확장 영역(125)의 농도가 일반적인 고전압 제1 도전형 웰의 농도보다 높게 형성될 수 있다는 점에서 온 저항을 낮출 수 있다.
또한 제1 도전형 에피층(100) 표면에 제1 도전형 드레인 확장 영역(125)이 형성되고 그 하부에는 제1 도전형 에피층(100)이 형성되기 때문에, 본 발명의 실시 예에 따른 LDMOS는 역바이어스시 공핍층이 빠르고 넓게 확장됨으로써 게이트의 에지 부분에서의 전기장을 낮추어 브레이크 다운 전압이 증가하는 효과가 나타난다. 이는 제1 도전형 드레인 확장 영역(125)의 불순물의 농도가 제1 도전형 에피층(100)의 불순물 농도보다 높기 때문이다.
도 2는 1에 도시된 제1 도전형 드레인 확장 영역(125)의 순도핑 농도(net-doping concentration)를 나타내는 그래프이다. 도 2를 참조하면, 제1 그래프(A)는 제1 도전형 드레인 확장 영역(125)의 순도핑 농도를 나타내고, 제2 그래프(B)는 일반적인 드레인 영역의 순도핑 농도를 나타낸다. 제1 도전형 드레인 확장 영역(125)의 순도핑 농도가 일반적인 드레인 영역의 순도핑 농도보다 높아 반도체 소자의 온 저항이 감소될 수 있다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.
먼저 도 3a에 도시된 바와 같이, 기판(미도시) 상에 제1 도전형(예컨대, P형) 에피층(300)을 성장시킨다. 상기 에피층(300)의 일 영역 내에 제2 도전형(예컨대, N형) 불순물 이온을 주입하여 제2 도전형 매몰층(Buried Layer, 310)을 형성한다.
다음으로 도 3b에 도시된 바와 같이, 상기 에피층(300) 내에 제2 도전형 불순물을 선택적으로 주입하여 고전압 제2 도전형 웰(325)을 형성한다.
예컨대, 상기 에피층(300) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 상기 에피층(300)의 일부 영역을 노출하는 제1 포토레지스트 패턴(미도시) 형성하고, 상기 제1 포토레지스트 패턴(미도시)을 마스크로 이용하여 상기 에피층(300) 내에 제2 도전형 제1 불순물 이온을 주입하여 상기 매몰층(310) 상의 에피층(300) 내에 상기 고전압 제2 도전형 웰(325)을 형성할 수 있다. 이때 상기 고전압 제2 도전형 웰(325)은 상기 매몰층(310)의 일부 영역과 접하며, 접한 일부 영역부터 상기 에피층(300) 표면까지 형성될 수 있다.
다음으로 도 3c에 도시된 바와 같이, 상기 에피층(300)의 다른 영역 내에 제1 도전형 불순물을 선택적으로 주입하여 제1 도전형 드레인 확장 영역(330)을 형성한다. 예컨대, 상기 에피층(300)의 다른 일부 영역을 노출하는 제2 포토레지스트 패턴(미도시)을 형성한다. 그리고 상기 제2 포토레지스트 패턴(미도시)을 마스크로 이용하여 상기 에피층(300) 내에 제1 도전형 불순물 이온(420)을 주입하여 상기 제1 도전형 드레인 확장 영역(330)을 형성할 수 있다.
상기 제1 도전형 드레인 확장 영역(330)은 상기 고전압 제2 도전형 웰(325) 및 상기 매몰층(310) 각각과 이격되도록 상기 매몰층(310)의 다른 일부 영역의 상부에 존재하는 에피층(300) 내에 형성될 수 있다.
여기서 상기 제1 도전형 불순물은 붕소(Boron)일 수 있으며, 상기 제2 도전형 불순물은 인(Phosphorus), 안티몬(Antimony), 또는 비소(Arsenic)일 수 있다.
다음으로 도 3d에 도시된 바와 같이, 상기 에피층(300)의 또 다른 일부 영역 내에 제2 도전형 불순물을 선택적으로 주입하여 제2 도전형 제1 웰(335)을 형성한 다. 에컨대, 상기 제2 도전형 제1 웰(335)은 상기 에피층(110)의 또 다른 일부 영역 표면에 형성되며, 상기 제1 도전형 드레인 확장 영역(330)의 측면과 접하도록 형성될 수 있다.
즉 상기 제1 도전형 드레인 확장 영역(330)과 상기 제2 도전형 제1 웰(335)은 서로 접하도록 상기 매몰층(310) 상부의 에피층(300) 표면에 형성될 수 있다.
그리고 상기 에피층(300) 표면에 필드 절연층(340)을 형성한다. 예를 들어, 필드 산화물로 이루어진 상기 필드 절연층(340)은 통상적인 로코스(Local Oxidation of Silicon, LOCOS) 기술을 사용하여 형성할 수 있다.
상기 필드 절연층(340)은 상기 제1 도전형 드레인 확장 영역(330)의 일부 표면, 에피층(300)의 일부 영역, 및 상기 고전압 제2 도전형 웰(325)의 일부 영역 상에 형성된다. 예컨대, 상기 필드 절연층(340)은 제1 필드 산화막(342) 및 제2 필드 산화막(344)을 포함한다. 상기 제1 필드 산화막(342)은 상기 제2 도전형 제1 웰(335)로부터 일정한 거리 만큼 떨어진 상기 제1 도전형 드레인 확장 영역(330)의 일부 표면에 형성될 수 있다. 상기 제2 필드 산화막(342)은 상기 제1 필드 산화막과 이격하여 상기 제1 도전형 드레인 확장 영역(330)의 다른 일부 표면, 에피층(300)의 일부 영역, 및 상기 고전압 제2 도전형 웰(325)의 일부 영역 상에 형성될 수 있다.
다음으로 도 3e에 도시된 바와 같이, 상기 필드 절연층(340)에 의하여 노출된 에피층(300) 내에 제1 도전형 불순물을 주입하여 제1 도전형 제2 웰(345)을 형성한다. 예컨대, 상기 제2 도전형 제2 웰(345)은 상기 제1 필드 산화막(342)과 제2 필드 산화막(344) 사이에 노출되는 제1 도전형 드레인 확장 영역(330)을 관통하여, 그 하부에 위치하는 제1 도전형 에피층(300)의 일부 영역까지 확장되도록 형성될 수 있다.
다음으로 도 3f에 도시된 바와 같이, 상기 필드 절연층(340)의 일부 영역, 및 상기 필드 절연층(340)과 인접한 제1 도전형 드레인 확장 영역(330)과 제2 도전형 제1 웰(335)의 일부 영역 상에 게이트(350)를 형성한다. 상기 게이트(350)는 게이트 산화막(미도시) 및 게이트 폴리가 적층된 형태일 수 있다.
그리고 상기 제2 도전형 제1 웰(335) 및 상기 제1 도전형 제2 웰(345) 내에 제1 도전형 불순물을 주입하여 소스 및 드레인(355, 360)을 형성한다. 그리고 상기 제2 도전형 제1 웰(335)에 제2 도전형 불순물을 주입하여 불순물 영역(365)을 형성한다.
상술한 바와 같이 본원 발명의 LDMOS는 P형 에피층 표면 내의 드레인이 형성될 영역에 P형 드레인 확장 영역을 형성함으로써, LDMOS의 온 저항을 낮추면서 브레이크 다운 전압을 높일 수 있다.
도 4는 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다. 도 4를 참조하면, 본원 발명의 실시 예에 따른 LDMOS는 온 저항이 약 40%정도 감소한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 LDMOS의 단면도를 나타낸다.
도 2는 1에 도시된 제1 도전형 드레인 확장 영역의 순도핑 농도(net-doping concentration)를 나타내는 그래프이다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 LDMOS의 제조 방법을 나타내는 공정 단면도이다.
도 4는 도 1에 도시된 LDMOS의 브레이크 다운 전압과 온 저항 사이의 특성을 나타낸다.

Claims (10)

  1. 제1 도전형 에피층 표면에 형성되는 제1 도전형 드레인 확장 영역;
    상기 제1 도전형 드레인 확장 영역과 접하도록 상기 제1 도전형 에피층 표면에 형성되는 제2 도전형 제1 웰;
    상기 제1 도전형 드레인 확장 영역을 관통하여 형성되는 제1 도전형 제2 웰; 및
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰의 인접 영역 상부에 형성되는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는,
    상기 제2 도전형 제1 웰 및 상기 제1 도전형 제2 웰에 형성되는 제1 도전형 소스 및 드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자는,
    상기 제2 도전형 제1 웰과 이격되고 상기 제1 도전형 제2 웰과 접하도록 상기 제1 도전형 드레인 확장 영역의 일부 표면에 형성되는 필드 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 반도체 소자는,
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰 하부의 제1 도전형 에피층 내에 형성되는 제2 도전형 매몰층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 반도체 소자는,
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰 각각과 이격되도록 상기 제2 도전형 매몰층 상부의 에피층 내에 형성되는 고전압 제2 도전형 웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 도전형 에피층 표면에 제1 도전형 드레인 확장 영역을 형성하는 단계;
    상기 제1 도전형 드레인 확장 영역과 접하도록 상기 제1 도전형 에피층 표면에 제2 도전형 제1 웰을 형성하는 단계;
    상기 제2 도전형 제1웰과 이격하여 상기 제1 도전형 확장 드레인 영역 일부 표면에 필드 절연층을 형성하는 단계;
    상기 제1 도전형 드레인 확장 영역을 관통하는 제1 도전형 제2 웰을 형성하는 단계; 및
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰의 인접 영역 상부, 및 상기 필드 절연층 일부 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자를 제조하는 방법.
  7. 제6항에 있어서, 상기 반도체 소자를 제조하는 방법은,
    상기 제1 도전형 드레인 확장 영역 및 상기 제2 도전형 제1 웰 하부의 제1 도전형 에피층 내에 제2 도전형 매몰층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자를 제조하는 방법.
  8. 제6항에 있어서, 상기 반도체 소자를 제조하는 방법은,
    상기 제2 도전형 제1 웰 및 상기 제1 도전형 제2 웰에 제1 도전형 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제1 도전형 드레인 확장 영역과 상기 제2 도전형 제1 웰 각각과 이격되도록 상기 제2 도전형 매몰층 상부의 에피층 내에 고전압 제2 도전형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 도전형 드레인 확장 영역의 불순물의 농도는 상기 제1 도전형 에피층의 불순물 농도 보다 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
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