CN102637740A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，其是使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置。其中，该半导体装置具备：碳化硅半导体外延层，其被层叠在碳化硅半导体基板的表面上，并具有与碳化硅半导体基板相同的第1导电型；杂质区域，其通过在该碳化硅半导体外延层的表层部掺杂第2导电型杂质而形成，并具有其表面附近的第2导电型杂质浓度相对地小、深部的第2导电型杂质浓度相对地大的分布方案。

Description

半导体装置及其制造方法
本申请是申请人罗姆股份有限公司的、进入国家阶段日期为2006年5月23日、申请号为200580001434.2、发明名称为“半导体装置及其制造方法”的申请的分案申请。
技术领域
本发明涉及使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置及其制造方法。
背景技术
在使用了碳化硅(SiC)半导体基板的双重扩散MOSFET(DMOS：double-diffused MOS)中，在n+型SiC半导体基板的表面上形成有n-型SiC半导体外延层(epitaxial layer)。另外，在n-型SiC半导体外延层的表层部上形成有p型杂质区域、和在该p型杂质区域内俯视呈环状的n+型杂质区域。
图7是表示以往的双重扩散MOSFET中的p型杂质区域的杂质分布方案(profile)的图。在以往的双重扩散MOSFET中，p型杂质区域具有所谓的箱形分布方案。即，以往的双重扩散MOSFET的p型杂质区域，如图7所示，控制分布方案，以便与距其表面的深度无关，杂质浓度在各部分变得大致均匀。
具有这种箱形分布方案的p型杂质区域，通过向n-型SiC半导体外延层的表层部多级离子注入p型杂质而形成。在使注入能量恒定而进行的离子注入(1级离子注入)中，由于杂质的深度方向的分布成为近似于高斯分布的分布(如图7中由双点划线表示的分布)，例如通过使注入能量变化为3等级并进行离子注入(3级离子注入)，从而在p型杂质区域的表面附近和最深部中使杂质浓度大致相同。
若p型杂质区域的深部中的杂质浓度低，则耗尽层容易从p型杂质区域和n-型SiC半导体外延层之间的边界向p型杂质区域侧扩大，因此容易产生穿通(punch through)。因此，在以往的双重扩散MOSFET中，通过将p型杂质区域的杂质浓度设定为1017～1018/cm3的高浓度，而充分地提高耐压性。但是，若p型杂质区域的杂质浓度高，则在沟道区域内移动的载流子接收散射，因此会出现载流子的沟道迁移度低(导通电阻高)的问题。
发明内容
在此，本发明的目的在于，提供一种可同时提高抑制穿通的高耐压性和沟道迁移度的结构的半导体装置及其制造方法。
本发明的半导体装置，是使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置，其中，包括：碳化硅半导体外延层，其层叠在碳化硅半导体基板的表面上，并具有与碳化硅半导体基板相同的第1导电型；和杂质区域，其通过在该碳化硅半导体外延层的表层部掺杂第2导电型杂质而形成，并具有其表面附近的第2导电型杂质浓度相对地小、深部的第2导电型杂质浓度相对地大的分布方案。
根据该构成，在杂质区域的深部的第2导电型杂质浓度高，因此能够防止耗尽层从杂质区域和其下一层的碳化硅半导体外延层之间的边界向第2导电型杂质区域侧扩大。另一方面，第2导电型杂质区域的表面附近的杂质浓度低，因此在形成于第2导电型杂质区域的表层部上的沟道区域内移动的载流子的散射小，能够较高地保持载流子的沟道迁移度。从而，能够同时提高可抑制穿通的高耐压性、和载流子的沟道迁移度。
此外，所述杂质区域的分布方案，优选是：最深部(与碳化硅半导体外延层的边界部)附近的第2导电型杂质浓度为1018/cm3以上的高浓度，将其最深部附近作为峰值，越接近表面则第2导电型杂质浓度越连续且缓慢地下降，表面附近的第2导电型杂质浓度变为5×1015/cm3以下的分布方案。
另外，所述杂质区域，优选被控制成：最表面附近的第2导电型杂质浓度比所述碳化硅半导体外延层中的第1导电型杂质浓度还低。由此，第2导电型杂质区域的最表面附近的第2导电型杂质浓度比碳化硅半导体外延层的第1导电型杂质浓度还低，因此能够实现在第2导电型杂质区域的表层部(沟道区域)显出第1导电型，并将该第1导电型的沟道区域作为积累层的积累型MOSFET(Accumulation MOSFET)的结构。因此，能够使阈值电压降低，另外，可以使载流子的沟道迁移度进一步提高。
本发明的半导体装置的制造方法，是用于制造使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置的方法，其中包括：在碳化硅半导体基板的表面上层叠具有与碳化硅半导体基板相同的第1导电型的碳化硅半导体外延层的工序；在所述碳化硅半导体外延层的表层部掺杂第2导电型杂质，而形成具有表面附近的第2导电型杂质浓度相对地小、深部的第2导电型杂质浓度相对地大的分布方案的杂质区域的杂质区域形成工序。
根据该方法，能够制造如上述那样的半导体装置。
具有表面附近的第2导电型杂质浓度相对地小、深部的第2导电型杂质浓度相对地大的分布方案的杂质区域，可通过在所述碳化硅半导体外延层的表层部由1级离子注入掺杂第2导电型杂质而形成。
另外，在所述杂质区域形成工序中，优选形成具有最表面附近的第2导电型杂质浓度比所述碳化硅半导体外延层的第1导电型杂质浓度还低的分布方案的杂质区域。由此，能够制造控制成杂质区域的最表面附近的第2导电型杂质浓度比碳化硅半导体外延层的第1导电型杂质浓度还低的半导体装置。
本发明的上述内容、或其他目的、特征及效果，由通过参照附图如下所述的实施方式的说明而明确。
附图说明
图1是图解表示本发明的一实施方式的半导体装置的结构的剖面图。
图2是表示上述半导体装置的p型杂质区域所具有的杂质分布方案的图。
图3是图解表示积累MOSFRET的结构的剖面图。
图4是图解表示本发明的另一实施方式的半导体装置的结构的剖面图。
图5是表示图4所示的半导体装置p型杂质区域所具有的杂质分布方案的图。
图6是表示图4所示的半导体装置的栅极特性的曲线图。
图7是表示以往的双重扩散MOSFET的p型杂质区域的杂质剖面的图。
具体实施方式
图1是图解表示本发明的一实施方式的半导体装置的结构的剖面图。该半导体装置是双重扩散MOSFET，作为半导体基板，使用n+型SiC半导体基板1。
在n+型SiC半导体基板1的表面形成有具有比n+型SiC半导体基板1还低的杂质浓度的n-型SiC半导体外延层2。在n-型SiC半导体外延层2的表层部，例如形成有平面四角形状的p型杂质区域3。进一步，在该p型杂质区域3内，与p型杂质区域3的周边空出适当的间距地形成有平面四角框状的n+型杂质区域4。p型杂质区域3，距n-型SiC半导体外延层2的表面具有0.5～0.7μm的深度。n+型杂质区域4，从n-型SiC半导体外延层2的表面起具有0.2～0.3μm的深度。在n+型杂质区域4的下方存在厚度至少为0.2～0.3μm的p型杂质区域3。
在n-型SiC半导体外延层2上设有栅极氧化膜5a、5b及栅电极6a、6b。栅极氧化膜5a、5b，分别横跨n+型杂质区域4的外周边缘部和p型杂质区域3外之间，沿着p型杂质区域3(n+型杂质区域4)的周边的一边形成为长的直线状，并覆盖n+型杂质区域4的外周边缘部和p型杂质区域3外之间的n-型SiC半导体外延层2的表面。栅电极6a、6b，分别被配置在栅极氧化膜5a、5b上。
在栅电极6a、6b上形成有层间绝缘膜7。在该层间绝缘模7上，例如形成了平面四角形状的源电极8，该源电极8，经由形成在层间绝缘膜7上的接触孔71，与包含n+型杂质区域4的内周边缘部及p型杂质区域3的被n+型杂质区域4包围的区域在内的源极接触区域连接。
另外，在n+型SiC半导体基板1的背面侧(与n-型SiC半导体外延层2相反的一侧)，以覆盖其背面的大致整个区域的方式形成有漏电极9。
图2是表示p型杂质区域3所具有的杂质分布方案的图。P型杂质区域3，通过使n-型SiC半导体外延层2在n+型SiC半导体基板1的表面外延生长并形成后，在该n-型SiC半导体外延层2的表层部，例如以400keV(恒定)的注入能量离子注入作为p型杂质的铝(AI)而形成。即，通过注入能量为400keV的1级离子注入，形成p型杂质区域3。
如上述那样形成的p型杂质区域3，是深度为0.5～0.7μm的最深部(与n-型SiC半导体外延层2的边界部)附近的p型杂质浓度为1018/cm3以上的高浓度的区域，由于导入到n-型SiC半导体外延层2中的杂质的一部分与SiC结晶冲突而被弹回，因此具有将其最深部附近作为峰值，越接近表面则p型杂质浓度越连续且缓慢地下降，表面附近的p型杂质浓度变为5×1015/cm3以下那样的杂质分布方案。
由于p型杂质区域3的深部中的杂质浓度高，因此能够防止耗尽层从p型杂质区域3和下一层的n-型SiC半导体外延层2之间的边界向p型杂质区域3侧扩大。另一方面，由于p型杂质区域3的表面附近的杂质浓度低，因此在形成于p杂质区域3的表层部上的沟道区域内移动的载流子的散射小，能够较高地保持载流子的沟道迁移度。从而，根据该双重扩散MOSFET的构成，可以同时提高可控制穿通的高耐压性、和载流子的沟道迁移度。
另外，若使p型杂质区域3的最表面附近的p型杂质浓度比n-型SiC半导体外延层2的n型杂质浓度(例如，1016/cm3)还小，则如图3所示，在p型杂质区域3的表层部(沟道区域)显出n-型，能够实现将该n-型的沟道区域作为积累层31的积累型MOSFET的结构。由此，能够进一步提高载流子的沟道迁移度。
图4是图解表示本发明的另一实施方式的半导体装置的结构的剖面图。该半导体装置是积累型MOSFET，作为半导体基板，使用n+型SiC半导体基板11。
在n+型SiC半导体基板11的表面上形成有具有比n+型SiC半导体基板11还低的杂质浓度的n-型SiC半导体外延层12。在n-型SiC半导体外延层12的表层部形成有p型杂质区域13。进一步，在该p型杂质区域13内的表层部上，互相空出适当的间距地形成有n+型源极区域14及n+型漏极区域15。另外，在n+型源极区域14和n+型漏极区域15之间的沟道区域中形成有n型积累层16。
p型杂质区域13，从n-型SiC半导体外延层12的表面起具有0.5～0.7μm的深度。n+型源极区域14及n+型漏极区域15，从n-型SiC半导体外延层12的表面起具有0.2～0.3μm的深度。另外，n型积累层16，从n-型SiC半导体外延层12的表面起具有0.05～0.1μm的深度。
在n+型源极区域14及n+型漏极区域15上分别形成有源电极17及漏电极18。另外，在源电极17和漏电极18之间的n-型SiC半导体外延层12上形成有栅极氧化膜19，在该栅极氧化膜19上形成有栅电极20。
图5是p型杂质区域13所具有的杂质分布方案的图。p型杂质区域13，通过使n-型SiC半导体外延层12在n+型SiC半导体基板11的表面上外延生长并形成之后，在该n-型SiC半导体外延层12的表层部，例如以400keV(恒定)的注入能量离子注入作为p型杂质的铝(AI)而被形成。即，通过注入能量为400keV的1级离子注入，形成p型杂质区域13。
由此，在形成从n-型SiC半导体外延层12的表面起的深度为0.7μm
Figure BDA0000153560750000061
左右的p型杂质区域13的情况下，该p型杂质区域13，是最深部(与n-型SiC半导体外延层12的边界部)附近的p型杂质浓度(原子密度)为1018/cm3以上的高浓度的区域，由于导入到n-型SiC半导体外延层12中的杂质的一部分与SiC结晶冲突而被弹回，因此具有：将其最深部附近作为峰值，越接近表面则p型杂质浓度越连续且缓慢地下降的杂质分布方案。并且，表面附近的p型杂质浓度，变为该p型杂质浓度的峰值的1/100以下，具体地讲变为5×1015/cm3以下。另外，在该杂质分布方案中，从p型杂质浓度达到峰值的最深部附近到更深部侧的浓度变化变得急剧，从最深部附近到表面侧的浓度变化，变得比其最深部附近到深部侧的浓度变化还十分缓慢。
n-型SiC半导体外延层12的n型杂质浓度(原子密度)为1015/cm3左右并大致恒定，因此在p型杂质区域13的表层部(沟道区域)中，p型杂质浓度变得比n型杂质浓度还小，其结果，通过在p型杂质区域13的表层部显出n型而形成n型积累层16。
具有如此形成的n型积累层16的积累型MOSFET，如图6所示，具有比以往型MOSFET还优越的特性，该以往型MOSFET是通过使注入能量变化为4等级并进行离子注入(4级离子注入)，而在n-型SiC半导体外延层的表层部形成了具有与p型杂质区域13大致相同的深度的p型杂质区域。
即，在以往型MOSFET中，阈值电压为8.0V左右，沟道迁移度为18.3cm2/Vs左右。另外，栅极电压为15V时的漏电流的大小为19μA左右。相对于此，积累型MOSFET，能够使阈值电压降低到3.3V左右。而且，阈值电压为正的值，表示功率开关元件所要求的正常截止型。另外，沟道迁移度提高为24cm2/Vs左右。进一步，栅极电压为15V时的漏电流的大小为42μA左右，与以往型MOSFET相比其导通电阻值大致减少为一半。
如n型积累层16那样的嵌入式沟道，在形成p型杂质区域之后，也可以通过使n型层外延生长而形成(例如，特开平10-308510号公报)。另外，在形成p型杂质区域之后，也可以通过选择性地多级离子注入n型杂质而形成(例如，特开平11-261061号公报)。
在根据外延生长的方法形成嵌入式沟道的情况下，为了得到深度为0.1～0.2μm左右的薄的n型层，而在初始生长的阶段中必须停止外延生长，但是在外延生长的初始阶段中，很难精密地控制杂质浓度及深度。因此嵌入式沟道的杂质浓度及深度没有变成如所设计那样的情况，会出现积累型MOSFET容易变成正常导通型的问题。
另外，在离子注入的方法中，虽然能够精密地控制嵌入式沟道的深度但为了抵消p型杂质区域的p型，而高浓度地注入n型杂质，因此嵌入式沟道的杂质浓度变成高浓度，其结果，由于基于离子注入后的退火的活性化率变得不稳定，因此出现嵌入式沟道的杂质浓度没有变成如所设计那样的情况。另外，杂质浓度为高浓度的嵌入式沟道，由于载流子容易接收库仑(Coulomb)散射，因此具有沟道迁移度低的问题。
相对于此，在本实施方式的方法(形成n型积累层16的方法)中，不会产生如通过外延生长来形成嵌入式沟道时那样的问题。另外，n型积累层16中的杂质浓度低，因此不受基于退火的活性化率的影响，能够得到具有如设计那样的特性(正常截止型)的积累型MOSFET。进一步，n型积累层16，其载流子的库仑散射少，能够发挥高的沟道迁移度。
以上，说明了本发明的2个实施方式，但是该发明也可以适用于其他实施方式。例如，在上述的各个实施方式中，对使用n型SiC半导体基板的例进行了说明，但是与使用p型SiC半导体基板的情况相同，能够作成双重扩散MOS结构的半导体装置。另外，能够作成CMOS结构的半导体装置。
虽然对本发明的实施方式进行了详细的说明，但是这些实施例只不过是为了明确本发明的技术内容而使用的具体例，本发明并不局限于此具体例，本发明的主旨及范围只通过所附的技术方案的范围来规定。

Claims (12)

1.一种半导体装置，其是使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置，该半导体装置的特征在于，包括：
碳化硅半导体外延层，其层叠在碳化硅半导体基板的表面上，并具有与碳化硅半导体基板相同的第1导电型；和
第2导电型杂质区域，其是通过1级离子注入向该碳化硅半导体外延层的表层部掺杂第2导电型杂质而形成的，该第2导电型杂质区域具有如下的分布：其表面附近的第2导电型杂质浓度相对小，且深部的第2导电型杂质浓度相对高，与所述碳化硅半导体外延层的边界部、即最深部附近的第2导电型杂质浓度是1018/cm3以上的高浓度，以该最深部附近作为峰值，从该最深部附近到深部侧浓度变化急剧的一方面，从该最深部附近越接近表面则第2导电型杂质浓度越连续且缓慢地下降，表面附近的第2导电型杂质浓度在5×1015/cm3以下。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述第2导电型杂质区域中，将最表面附近的第2导电型杂质浓度控制得比所述碳化硅半导体外延层中的第1导电型杂质浓度低。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述第2导电型杂质区域是平面四角形的区域，
在所述第2导电型杂质区域内，与所述第2导电型杂质区域的周边空出间隔而形成平面四角框状的高浓度的第1导电型杂质区域。
4.根据权利要求3所述的半导体装置，其特征在于，
所述高浓度的第1导电型杂质区域从所述碳化硅半导体外延层的表面起具有0.2μm～0.3μm的深度。
5.根据权利要求3所述的半导体装置，其特征在于，
所述第2导电型杂质区域以至少0.2μm～0.3μm的厚度存在于所述高浓度的第1导电型杂质区域的下方。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第2导电型杂质区域从所述碳化硅半导体外延层的表面起具有0.5μm～0.7μm的深度。
7.根据权利要求2所述的半导体装置，其特征在于，
通过在所述第2导电型杂质区域中，将最表面附近的第2导电型杂质浓度控制得比所述碳化硅半导体外延层中的第1导电型杂质浓度低，从而在该第2导电型杂质区域中显出第1导电型区域，构成将该第1导电型区域作为积累层的积累型MOSFET。
8.根据权利要求7所述的半导体装置，其特征在于，
所述积累层从所述碳化硅半导体外延层的表面起具有0.05μm～0.1μm的深度。
9.根据权利要求7或8所述的半导体装置，其特征在于，
所述第2导电型杂质区域从所述碳化硅半导体外延层的表面起具有0.5μm～0.7μm的深度。
10.根据权利要求7所述的半导体装置，其特征在于，
在所述第2导电型杂质区域内形成高浓度的第1导电型杂质区域，
所述高浓度的第1导电型杂质区域从所述碳化硅半导体外延层的表面起具有0.2μm～0.3μm的深度。
11.一种半导体装置的制造方法，是制造使用了碳化硅半导体基板的双重扩散MOS结构的半导体装置的方法，该半导体装置的制造方法的特征在于，包括：
在碳化硅半导体基板的表面上层叠具有与碳化硅半导体基板相同的第1导电型的碳化硅半导体外延层的工序；和
杂质区域形成工序，通过1级离子注入向所述碳化硅半导体外延层的表层部掺杂第2导电型杂质，杂质区域具有如下的分布：表面附近的第2导电型杂质浓度相对小，且深部的第2导电型杂质浓度相对高，与所述碳化硅半导体外延层的边界部、即最深部附近的第2导电型杂质浓度是1018/cm3以上的高浓度，以该最深部附近作为峰值，从该最深部附近到深部侧浓度变化急剧的一方面，从该最深部附近越接近表面则第2导电型杂质浓度越连续且缓慢地下降，表面附近的第2导电型杂质浓度在5×1015/cm3以下。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在所述杂质区域形成工序中，形成具有最表面附近的第2导电型杂质浓度比所述碳化硅半导体外延层中的第1导电型杂质浓度低的分布的杂质区域。
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