DE112005003893B3 - Halbleiterbauelement und Verfahren zur Herstellung desselben - Google Patents
Halbleiterbauelement und Verfahren zur Herstellung desselben Download PDFInfo
- Publication number
- DE112005003893B3 DE112005003893B3 DE112005003893.9T DE112005003893T DE112005003893B3 DE 112005003893 B3 DE112005003893 B3 DE 112005003893B3 DE 112005003893 T DE112005003893 T DE 112005003893T DE 112005003893 B3 DE112005003893 B3 DE 112005003893B3
- Authority
- DE
- Germany
- Prior art keywords
- region
- conductivity type
- doping
- silicon carbide
- carbide semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 95
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000009825 accumulation Methods 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 67
- 108091006146 Channels Proteins 0.000 description 27
- 239000000969 carrier Substances 0.000 description 17
- 239000012535 impurity Substances 0.000 description 14
- 238000004220 aggregation Methods 0.000 description 7
- 230000002776 aggregation Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
Halbleiterbauteil mit einer doppelt-diffundierten MOS-Struktur unter Verwendung eines Siliziumkarbid-Halbleitersubstrats (11), wobei das Bauteil aufweist:eine Siliziumkarbid-Halbleiterepitaxialschicht (12), die auf einer Oberfläche des Siliziumkarbid-Halbleitersubstrats (11) angeordnet ist und einen ersten Leitfähigkeitstyp (n) besitzt, der der gleiche Leitfähigkeitstyp (n) ist, wie der des Siliziumkarbid-Halbleitersubstrats (12), wobei die Dotierungskonzentration von dem ersten Leitfähigkeitstyp in der Siliziumkarbid-Halbleiterepitaxialschicht (12) im Wesentlichen konstant ist; undeine Dotierungsregion (13), die einen zweiten Leitfähigkeitstyp (p) aufweist und gebildet ist, indem ein Bereich der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) mit der Dotierung des zweiten Leitfähigkeitstyps (p) durch Ionen-Implantation in einem Schritt dotiert ist, wobei die Dotierungsregion (13) mit dem zweiten Leitfähigkeitstyp (p) ein Profil derart hat, dass- ein Bereich nahe der Oberfläche davon eine relativ geringe Konzentration, die nicht größer ist als 5*1015/cm3, der Dotierung mit dem zweiten Leitfähigkeitstyp (p) hat und- dass ein tiefer Bereich davon eine relativ hohe Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp (p) hat,wobei das Profil nahe einem tiefsten Bereich, der eine Grenze zwischen der Dotierungsregion (13), die den zweiten Leitfähigkeitstyp (p) aufweist, und der Siliziumkarbid-Halbleiterepitaxialschicht (12) bildet, eine Konzentrationsspitze in einer Größe von nicht weniger als 1018/cm3aufweist, wobei sich die Konzentration der Dotierung des zweiten Leitfähigkeitstyps (p) in einem Bereich, der tiefer ist als der Bereich, der dem tiefsten Bereich nahe ist, stark ändert und wobei sich die Konzentration der Dotierung des zweiten Leitfähigkeitstyps (p) ausgehend von dem Bereich, der dem tiefsten Bereich nahe ist, zu einer Oberfläche der Dotierungsregion (13), die den zweiten Leitfähigkeitstyp aufweist (p), stetig und viel sanfter ändert,- wobei die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in einem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion (13) mit dem zweiten Leitfähigkeitstyp (p) so beeinflusst ist, dass sie niedriger ist als die Konzentration der Dotierung des ersten Leitfähigkeitstyps (n) in der Siliziumkarbid-Halbleiterepitaxialschicht (12), die somit einen Bereich (31;16) mit dem ersten Leitfähigkeitstyp (n) innerhalb des Bereichs mit dem zweiten Leitfähigkeitstyp (p) bildet, wodurch eine Ansammlungs-MOSFET-Struktur bereitgestellt ist, in der der Bereich (31;16) des ersten Leitfähigkeitstyps (n) als Ansammlungsschicht dient,wobei die Dotierungsregion (13) ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) eine Tiefe von 0,5 bis 0,7 µm hat, undwobei eine Source-Region des ersten Leitfähigkeitstyps (n) und eine Drain-Region des ersten Leitfähigkeitstyps (n) beabstandet voneinander in einem Oberflächenbereich der Dotierungsregion (13) vorgesehen sind, und wobei die Source-Region und die Drain-Region ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) jeweils eine Tiefe von 0,2 bis 0,3 µm haben.
Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft ein Halbleiterbauteil mit einer doppelt-diffundierten MOS-Struktur unter Verwendung eines Siliziumkarbid-Halbleitersubstrats und ein Herstellungsverfahren für das Halbleiterbauteil.
- STAND DER TECHNIK
- Bei einem doppelt-diffundierten MOS (DMOS) FET (Feldeffekttransistor) unter Verwendung eines Siliziumkarbid (SiC)-Halbleitersubstrats wird eine SiC-Halbleiterepitaxialschicht vom Typ n- auf einer Oberfläche eines SiC-Halbleitersubstrats vom Typ n+ ausgebildet. Eine Dotierungsregion (impurity region) vom Typ p wird in einem Bereich der Oberfläche von der SiC-Halbleiterepitaxialschicht vom Typ n- ausgebildet, und eine Dotierungsregion vom Typ n+ mit einer ringförmigen Form, die man in der Draufsicht erkennt, wird in der Dotierungsregion vom Typ p ausgebildet.
-
7 ist eine Darstellung, die ein Dotierungsprofil in der Dotierungsregion vom Typ p bei einem doppelt-diffundierten MOSFET gemäß dem Stand der Technik zeigt. Bei dem doppelt-diffundierten MOSFET gemäß dem Stand der Technik hat die Dotierungsregion vom Typ p ein sog. Kastenprofil. Das heißt, das Profil in der Dotierungsregion vom Typ p bei dem doppelt-diffundierten MOSFET gemäß dem Stand der Technik wird derart beeinflusst, dass sich eine im Wesentlichen gleichmäßige Verteilung der Beimengung bzw. Dotierung unabhängig von der Tiefe von der Oberfläche von der Dotierungsregion vom Typ p ergibt. - Die Dotierungsregion vom Typ p, die ein solches Kastenprofil hat, wird ausgebildet, indem eine Dotierung von Typ p in den Oberflächenbereich von der SiC-Halbleiterepitaxialschicht vom Typ n- mittels einer Ionenimplantation mit mehreren Schritten implantiert wird. Eine Ionenimplantation, die mit einer konstanten Implantationsenergie (Ionenimplantation in einem Schritt) durchgeführt wird, führt zu einer von der Tiefe abhängigen Verteilung der Dotierung ungefähr gemäß einer Gauß-Verteilung (wie es mittels der Linien mit zwei Punkten und Strich in der
7 angedeutet ist). Daher, indem eine Ionenimplantation mit drei verschiedenen Pegeln der Implantationsenergie (Ionenimplantation mit drei Schritten) durchgeführt wird, wird es beispielsweise möglich, dass ein Bereich nahe der Oberfläche von der Dotierungsregion vom Typ p und ein tiefster Bereich von der Dotierungsregion vom Typ p (an einer Grenze zwischen der Dotierungsregion vom Typ p und der SiC-Halbleiterepitaxialschicht vom Typ n-) im Wesentlichen dieselbe Konzentration der Dotierung haben. - Wenn der tiefe Bereich der Dotierungsregion vom Typ p eine geringere Konzentration der Dotierung hat, ist es wahrscheinlich, dass sich eine Verarmungsschicht in die Dotierungsregion vom Typ p von der Grenze zwischen der Dotierungsregion vom Typ p und der SiC-Halbleiterepitaxialschicht vom Typ n- ausdehnt, so dass ein Durchschlag bzw. Durchgriff (punch-through) wahrscheinlich auftritt. Daher wird eine Durchbruchsspannung des doppelt-diffundierten MOSFET gemäß dem Stand der Technik ausreichend erhöht, indem die Konzentration der Dotierung von der Dotierungsregion vom Typ p auf einen hohen Pegel in der Größe von 1017 bis 1018/cm3 gesetzt wird. Jedoch, dort wo die Dotierungsregion vom Typ p eine hohe Konzentration der Dotierung hat, werden Träger, die sich in der Kanalregion bewegen, wahrscheinlich gestreut. Dies führt in nachteilhafter Weise zu einer Reduzierung der Mobilität bzw. Beweglichkeit der Träger in dem Kanal (erhöht den Einschaltwiderstand).
- Der Stand der Technik beinhaltet ferner die folgenden Dokumente:
DE 196 40 561 A1 ,US 2003/0020136 A1 EP 0 748 520 B1 ,US 6 639 273 B1 undUS 6 573 534 B1 sowie die japanischen nicht-geprüften PatentveröffentlichungenJP 10-308510 A JP 11-261061 A - OFFENBARUNG DER ERFINDUNG
- Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauteil bereitzustellen, das eine Struktur hat, die sowohl eine größere Durchbruchsspannung zur Unterdrückung des Durchschlags und zur gleichen Zeit eine verbesserte Beweglichkeit der Träger in einem Kanal sicherstellt, und ein Herstellungsverfahren für das Halbleiterbauteil bereitzustellen.
- Die obige Aufgabe wird gelöst durch ein Halbleiterbauteil gemäß Anspruch 1 und durch ein Halbleiterbauteilherstellungsverfahren gemäß Anspruch 3.
- Das erfindungsgemäße Halbleiterbauteil ist ein Halbleiterbauteil mit einer doppelt-diffundierten MOS-Struktur unter Verwendung eines Siliziumkarbid-Halbleitersubstrats. Das Halbleiterbauteil weist eine Siliziumkarbid-Halbleiterepitaxialschicht auf, die auf einer Oberfläche von dem Siliziumkarbid-Halbleitersubstrat ausgebildet ist und einen ersten Leitfähigkeitstyp hat, der der gleiche Leitfähigkeitstyp ist wie der des Siliziumkarbid-Halbleitersubstrats, und eine Dotierungsregion, die ausgebildet ist, indem ein Oberflächenbereich von der Siliziumkarbid-Halbleiterepitaxialschicht mit einer Beimengung bzw. Dotierung mit eines zweiten Leitfähigkeitstyps dotiert wird, wobei die Dotierungsregion ein derartiges Profil hat, dass ein Bereich nahe der Oberfläche davon eine relativ geringe Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp und ein tiefer Bereich davon eine relativ hohe Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp hat.
- Bei dieser Ausführung hat der tiefe Bereich der Dotierungsregion eine höhere Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp, so dass eine Verarmungsschicht daran gehindert wird, sich in die Dotierungsregion von einer Grenze zwischen der Dotierungsregion und der darunter liegenden Siliziumkarbid-Halbleiterepitaxialschicht auszudehnen. Andererseits hat der Bereich nahe der Oberfläche eine solche Konzentration der Dotierung, so dass Träger, die sich in einer Kanalregion bewegen, die in einem Oberflächenbereich der Dotierungsregion ausgebildet ist, mit geringerer Wahrscheinlichkeit gestreut werden. Daher kann die Beweglichkeit der Träger in dem Kanal hoch gehalten werden. Dies ermöglicht es, zur gleichen Zeit sowohl eine hohe Durchbruchspannung zur Unterdrückung des Durchschlags und eine verbesserte Beweglichkeit der Träger in dem Kanal sicherzustellen.
- Das Profil der Dotierungsregion ist derart, dass in einem Bereich der Dotierungsregion, der dem tiefsten Bereich nahe ist (angrenzend an die Grenze zwischen der Dotierungsregion und der Siliziumkarbid-Halbleiterepitaxialschicht), eine hohe Spitze der Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in der Größe von nicht weniger als 1018/cm3 und dass die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp stetig und sanft von der Spitze des Pegels der Konzentration in dem Bereich, der dem tiefsten Bereich nahe ist, in Richtung des Bereichs der Dotierungsregion nahe der Oberfläche abnimmt, in dem die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp nicht größer ist als 5 × 1015/cm3.
- Eine Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in einem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion ist so beeinflusst, dass sie niedriger ist als eine Konzentration der Dotierung mit dem ersten Leitfähigkeitstyp in der Siliziumkarbid-Halbleiterepitaxialschicht. Damit ist die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in dem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion geringer als die Konzentration der Dotierung mit dem ersten Leitfähigkeitstyp in der Siliziumkarbid-Halbleiterepitaxialschicht, so dass eine Ansammlungs-MOSFET-Struktur bereitgestellt wird, bei der der erste Leitfähigkeitstyp in dem Oberflächenbereich (Kanalregion) der Dotierungsregion auftritt und die Kanalregion mit dem ersten Leitfähigkeitstyp als eine Ansammlungsschicht dient. Daher wird eine Schwellwertspannung (threshold voltage) reduziert und die Beweglichkeit der Träger in dem Kanal wird weiter verbessert.
- Das erfindungsgemäße Halbleiterbauteilherstellungsverfahren ist ein Verfahren zur Herstellung eines Halbleiterbauteils mit einer doppelt-diffundierten MOS-Struktur unter Verwendung eines Siliziumkarbid-Halbleitersubstrats. Die Methode weist die folgenden Schritte auf: Bilden einer Siliziumkarbid-Halbleiterepitaxialschicht mit einem ersten Leitfähigkeitstyp auf einer Oberfläche des Siliziumkarbid-Halbleitersubstrats hat, wobei der erste Leitfähigkeitstyp derselbe Leitfähigkeitstyp ist wie der des Siliziumkarbid-Halbleitersubstrats; und Dotieren eines Oberflächenbereichs der Siliziumkarbid-Halbleiterepitaxialschicht mit einer Dotierung mit einem zweiten Leitfähigkeitstyp, um eine Dotierungsregion zu bilden, die ein Profil derart hat, dass ein Bereich nahe der Oberfläche davon eine relativ geringe Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp hat und dass ein tiefer Bereich davon eine relativ hohe Konzentration der Dotierung mit den zweiten Leitfähigkeitstyp hat.
- Die Konzentration der Dotierung mit dem ersten Leitfähigkeitstyp ist in der SiC-Halbleiterepitaxialschicht im Wesentlichen konstant.
- Das oben beschriebene Halbleiterbauteil kann mittels dieses Verfahrens hergestellt werden.
- Die Dotierungsregion, die ein solches Profil hat, bei dem die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in einem Bereich nahe der Oberfläche davon relativ gering ist und in einem tiefen Bereich davon relativ hoch ist, wird ausgebildet, indem der Bereich der Oberfläche von der Siliziumkarbid-Halbleiterepitaxialschicht mit der Dotierung mit dem zweiten Leitfähigkeitstyp durch eine Ionenimplantation in einem Schritt dotiert wird.
- Bei dem Schritt des Bildens der Dotierungsregion wird die Dotierungsregion so ausgebildet, dass sie ein Profil derart hat, dass eine Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in einem am weitesten außen liegenden Bereich der Oberfläche davon geringer ist als eine Konzentration der Dotierung mit dem ersten Leitfähigkeitstyp in der Siliziumkarbid-Halbleiterepitaxialschicht. Demnach kann das Halbleiterbauteil hergestellt werden, indem die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in dem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion so beeinflusst wird, dass sie niedriger ist als die Konzentration der Dotierung mit dem ersten Leitfähigkeitstyp in der Siliziumkarbid-Halbleiterepitaxialschicht.
- Das zuvor beschriebene und weitere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung werden besser offensichtlich durch die nachfolgende Beschreibung von Ausführungsbeispielen unter Bezug auf die beigefügten Zeichnungen.
- Figurenliste
-
-
1 ist ein Querschnitt, der schematisch einen Aufbau von einem Halbleiterbauteil gemäß einem Beispiel zeigt; -
2 ist ein Diagramm, das ein Dotierungsprofil von einer Dotierungsregion vom Typ p von dem Halbleiterbauteil zeigt; -
3 ist ein Querschnitt, der schematisch einen Aufbau von einem Ansammlungs-MOSFET zeigt; -
4 ist ein Querschnitt, der schematisch den Aufbau von einem Halbleiterbauteil gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; -
5 ist ein Diagramm, das ein Dotierungsprofil von einer Dotierungsregion vom Typ p von dem Halbleiterbauteil gemäß der4 zeigt; -
6 ist ein Graph, der die Charakteristik des Gates von dem Halbleiterbauteil gemäß der4 zeigt; und -
7 ist ein Diagramm, das ein Dotierungsprofil von einer Dotierungsregion vom Typ p von einem doppelt-diffundierten MOSFET gemäß dem Stand der Technik zeigt. - BESTE ART ZUR UMSETZUNG DER ERFINDUNG
-
1 ist ein Querschnitt, der schematisch einen Aufbau von einem Halbleiterbauteil gemäß einem Beispiel darstellt. Das Halbleiterbauteil ist ein doppelt-diffundierter MOSFET und verwendet ein SiC-Halbleitersubstrat1 vom Typ n+ als ein Halbleitersubstrat. - Eine SiC-Halbleiterepitaxialschicht
2 vom Typ n- mit einer geringeren Konzentration der Dotierung als bei dem SiC-Halbleitersubstrat1 vom Typ n+ ist auf der Oberfläche des SiC-Halbleitersubstrats1 vom Typ n+ ausgebildet. Eine Dotierungsregion3 vom Typ p mit einer rechteckigen Form, die man in der Draufsicht erkennt, zum Beispiel, wird in einem Bereich der Oberfläche von der SiC-Halbleiterepitaxialschicht2 vom Typ n- ausgebildet. Des Weiteren wird eine Dotierungsregion4 vom Typ n+ in der Form eines rechteckigen Rahmens, die man in der Draufsicht erkennt, in der Dotierungsregion3 vom Typ p ausgebildet, und zwar in geeignet beabstandeter Beziehung zu den peripheren Kanten der Dotierungsregion3 vom Typ p. Die Dotierungsregion3 vom Typ p hat eine Tiefe von 0,5 bis 0,7 µm von einer Oberfläche der SiC-Halbleiterepitaxialschicht2 vom Typ n-. Die Dotierungsregion4 vom Typ n+ hat eine Tiefe von 0,2 bis 0,3 µm von der Oberfläche der SiC-Halbleiterepitaxialschicht2 vom Typ n-. Ein Bereich der Dotierungsregion3 vom Typ p, der sich unterhalb der Dotierungsregion4 vom Typ n+ befindet, hat eine Stärke von zumindest 0,2 bis 0,3 µm. - Gate-Oxidfilme bzw. Gate-Oxidschichten
5a ,5b und Gate-Elektroden6a ,6b sind in der SiC-Halbleiterepitaxialschicht2 vom Typ n- ausgebildet. Die Gate-Oxidschichten5a ,5b sind jeweils linear entlang einer von den peripheren Kanten von der Dotierungsregion3 vom Typ p (Dotierungsregion4 vom Typ n+) angeordnet und bilden ein Gebiet zwischen einem äußeren peripheren Bereich von der Dotierungsregion4 vom Typ n+ und dem Außenbereich der Dotierungsregion3 vom Typ p. Die Gate-Oxidschichten5a ,5b bedecken jeweils einen Teil der Oberfläche der SiC-Halbleiterepitaxialschicht2 vom Typ n- zwischen dem Bereich der äußeren peripheren Kante der Dotierungsregion4 vom Typ n+ und dem Außenbereich der Dotierungsregion3 vom Typ p. Die Gate-Elektroden6a ,6b sind entsprechend auf den Gate-Oxidschichten5a ,5b angeordnet. - Ein zwischen den Schichten befindlicher Isolationsfilm bzw. eine Isolationsschicht
7 (Zwischenschicht-Isolationsschicht) ist über den Gate-Elektroden6a ,6b angeordnet. Eine Source-Elektrode8 mit, beispielsweise, einer rechteckigen Form, die man in der Draufsicht erkennt, ist über der Zwischenschicht-Isolationsschicht7 angeordnet. Die Source-Elektrode8 ist mit einer Kontaktregion der Source verbunden, die einen inneren peripheren Bereich der Dotierungsregion4 vom Typ n+ und eine Dotierungsregion3 vom Typ p einschließt, die von der Dotierungsregion4 vom Typ n+ durch ein Kontaktloch71 , das in der Zwischenschicht-Isolationsschicht7 gebildet ist, umgeben ist. - Eine Drain-Elektrode
9 ist an einer Rückseite des SiC-Halbleitersubstrats1 vom Typ n+ (gegenüber von der SiC-Halbleiterepitaxialschicht2 vom Typ n-) zum Abdecken der gesamten rückseitigen Oberfläche ausgebildet. -
2 ist ein Diagramm, das ein Dotierungsprofil der Dotierungsregion3 vom Typ p zeigt. Die Dotierungsregion3 vom Typ p wird gebildet, indem die SiC-Halbleiterepitaxialschicht2 vom Typ n- auf der Oberfläche des SiC-Halbleitersubstrats1 vom Typ n+ durch epitaxiales Wachstum gebildet wird und dann, beispielsweise, Ionen von Aluminium (Al) als die Dotierung vom Typ p in den Bereich der Oberfläche von der SiC-Halbleiterepitaxialschicht2 vom Typ n- mit einer Implantationsenergie von 400 keV (konstant) implantiert werden. Das heißt, das Bilden der Dotierungsregion3 vom Typ p wird mittels einer Ionenimplantation in einem Schritt mit einer Implantationsenergie von 400 keV erreicht. - Die Dotierungsregion
3 vom Typ p, die so gebildet wurde, hat ein Dotierungsprofil derart, dass in einem Bereich davon, der dem tiefsten Bereich nahe ist (angrenzend an eine Grenze zwischen der Dotierungsregion vom Typ p und der SiC-Halbleiterepitaxialschicht2 vom Typ n-), die in einer Tiefe von 0,5 bis 0,7 µm gegeben ist, einen hohen Spitzenwert der Konzentration der Dotierung vom Typ p in der Größe von nicht weniger als 1018/cm3 hat und die Konzentration der Dotierung vom Typ p gleichmäßig und sanft von dem Pegel der höchsten Konzentration in dem Bereich, der dem tiefsten Bereich nahe ist, in Richtung des Bereichs nahe der Oberfläche abnimmt, in dem die Konzentration der Dotierung vom Typ p nicht größer ist als 5 x 1015/cm3, weil die Beimengung bzw. die Dotierung, die in die SiC-Halbleiterepitaxialschicht2 vom Typ n- eingebracht wurde, teilweise mit den SiC-Kristallen kollidiert und zurückreflektiert wird. - Da die Konzentration der Dotierung in einem tiefen Bereich der Dotierungsregion
3 vom Typ p hoch ist, wird eine Verarmungsschicht daran gehindert, sich in die Dotierungsregion3 vom Typ p von der Grenze zwischen der Dotierungsregion3 vom Typ p und der darunter liegenden SiC-Halbleiterepitaxialschicht2 vom Typ n- auszudehnen. Andererseits ist die Konzentration der Dotierung in dem Bereich nahe der Oberfläche von der Dotierungsregion3 vom Typ p gering, so dass Träger, die sich in einer Kanalregion bewegen, die in einem Bereich der Oberfläche der Dotierungsregion3 vom Typ p gebildet ist, mit geringerer Wahrscheinlichkeit gestreut werden. Dadurch kann die Beweglichkeit der Träger in dem Kanal hoch gehalten werden. Dadurch stellt die doppelt-diffundierte MOSFET-Struktur zur gleichen Zeit sowohl eine große Durchbruchspannung zur Unterdrückung eines Durchschlags und eine verbesserte Beweglichkeit der Träger in dem Kanal sicher. - Dort, wo eine Konzentration der Dotierung vom Typ p in einem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion
3 vom Typ p geringer ist als die Konzentration der Dotierung vom Typ n von der SiC-Halbleiterepitaxialschicht2 vom Typ n- (zum Beispiel 1015/cm3), kann eine Ansammlungs-MOSFET-Struktur bereitgestellt werden, bei der ein Leitfähigkeitstyp vom Typ n- auftritt, wie es in der3 gezeigt ist, und zwar in dem Bereich der Oberfläche (Kanalregion) von der Dotierungsregion3 vom Typ p, und die Kanalregion vom Typ n- dient als eine Ansammlungsschicht31 . Dadurch wird die Beweglichkeit der Träger in dem Kanal weiter verbessert. -
4 ist ein Querschnitt, der schematisch den Aufbau von einem Halbleiterbauteil gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Das Halbleiterbauteil ist ein Ansammlungs-MOSFET und verwendet ein SiC-Halbleitersubstrat11 vom Typ n+ als ein Halbleitersubstrat. - Eine SiC-Halbleiterepitaxialschicht
12 vom Typ n- mit einer geringeren Konzentration der Dotierung als bei dem SiC-Halbleitersubstrat11 vom Typ n+ wird auf einer Oberfläche des SiC-Halbleitersubstrats11 vom Typ n+ ausgebildet. Eine Dotierungsregion13 vom Typ p wird in einem Bereich der Oberfläche von der SiC-Halbleiterepitaxialschicht12 vom Typ n- ausgebildet. Des Weiteren wird eine Source-Region14 vom Typ n+ und eine Drain-Region15 vom Typ n+ in einem Bereich der Oberfläche von der Dotierungsregion13 vom Typ p in geeignet beabstandeter Beziehung zueinander angeordnet. Eine Ansammlungsschicht16 vom Typ n wird in einer Kanalregion zwischen der Source-Region14 vom Typ n+ und der Drain-Region15 vom Typ n+ bereitgestellt. - Die Dotierungsregion
13 vom Typ p hat eine Tiefe von 0,5 bis 0,7 µm von einer Oberfläche von der SiC-Halbleiterepitaxialschicht12 vom Typ n-. Die Source-Region14 vom Typ n+ und die Drain-Region15 vom Typ n+ haben jeweils eine Tiefe von 0,2 bis 0,3 µm von der Oberfläche der SiC-Halbleiterepitaxialschicht12 vom Typ n-. Die Ansammlungsschicht16 vom Typ n hat eine Tiefe von 0,05 bis 0,1 µm von der Oberfläche der SiC-Halbleiterepitaxialschicht12 vom Typ n-. - Eine Source-Elektrode
17 und eine Drain-Elektrode18 sind entsprechend auf der Source-Region14 vom Typ n+ und der Drain-Region15 vom Typ n+ ausgebildet. Eine Gate-Oxidschicht19 ist auf einem Bereich der SiC-Halbleiterepitaxialschicht12 vom Typ n- zwischen der Source-Elektrode17 und der Drain-Elektrode18 ausgebildet, und eine Gate-Elektrode20 ist auf der Gate-Oxidschicht19 ausgebildet. -
5 ist ein Diagramm, das ein Dotierungsprofil von der Dotierungsregion13 vom Typ p zeigt. Die Dotierungsregion13 vom Typ p wird ausgebildet, indem die SiC-Halbleiterepitaxialschicht12 vom Typ n- auf der Oberfläche des SiC-Halbleitersubstrats11 vom Typ n+ mittels epitaxialem Wachstum gebildet wird und dann, beispielsweise, Ionen von Aluminium (Al) als die Dotierung vom Typ p in den Bereich der Oberfläche von der SiC-Halbleiterepitaxialschicht12 vom Typ n- mit einer Implantationsenergie von 400 keV (konstant) implantiert werden. Das heißt, die Bildung der Dotierungsregion13 vom Typ p wird mittels einer Ionenimplantation in einem Schritt mit einer Implantationsenergie von 400 keV erreicht. - Dort, wo die Dotierungsregion
13 vom Typ p derart ausgebildet ist, dass sie eine Tiefe von ungefähr 0,7 µm (7000 Å) von der Oberfläche der SiC-Halbleiterepitaxialschicht12 vom Typ n- hat, hat die Dotierungsregion13 vom Typ p ein Dotierungsprofil derart, dass ein Bereich, der dem tiefsten Bereich nahe ist (angrenzend an eine Grenze zwischen der Dotierungsregion vom Typ p und der SiC-Halbleiterepitaxialschicht12 vom Typ n-), eine hohe Spitze der Konzentration (Atomdichte) der Dotierung vom Typ p in der Größe von nicht weniger als 1018/cm3 hat und die Konzentration der Dotierung vom Typ p stetig und sanft von der Spitze des Pegels der Konzentration in dem Bereich, der dem tiefsten Bereich nahe ist, in Richtung der Oberfläche abnimmt, weil die Dotierung, die in die SiC-Halbleiterepitaxialschicht12 vom Typ n- eingebracht wurde, teilweise mit den SiC-Kristallen kollidiert und zurückreflektiert wird. Die Konzentration der Dotierung vom Typ p in einem Bereich nahe der Oberfläche ist nicht größer als ein Hundertstel der Spitze der Konzentration der Dotierung vom Typ p, insbesondere nicht größer als 5 × 1015/cm3. Gemäß dem Dotierungsprofil ändert sich die Konzentration der Dotierung vom Typ p stark in einem Bereich, der tiefer ist als der Bereich, der dem tiefsten Bereich nahe ist und der die Spitze der Konzentration der Dotierung hat, und ändert sich viel sanfter in einem Bereich zwischen dem Bereich, der dem tiefsten Bereich nahe ist, und der Oberfläche, als in dem Bereich, der tiefer ist als der Bereich, der dem tiefsten Bereich nahe ist. - Da die Konzentration (Atomdichte) der Dotierung vom Typ n in der SiC-Halbleiterepitaxialschicht
12 vom Typ n- im Wesentlichen konstant in der Größe von 1016/cm3 liegt, ist die Konzentration der Dotierung vom Typ p in dem Bereich der Oberfläche (Kanalregion) der Dotierungsregion13 vom Typ p geringer als die Konzentration der Dotierung vom Typ n. Im Ergebnis tritt eine Leitfähigkeitstyp vom Typ n in dem Bereich der Oberfläche der Dotierungsregion13 vom Typ p auf, um die Ansammlungsschicht16 vom Typ n zu bilden. - Wie in der
6 gezeigt ist, hat der Ansammlungs-MOSFET mit seiner Ansammlungsschicht16 vom Typ n, die so gebildet wurde, eine viel bessere Charakteristik als ein MOSFET gemäß dem Stand der Technik, bei dem eine Dotierungsregion vom Typ p so ausgebildet ist, dass sie im Wesentlichen die gleiche Tiefe hat wie die Dotierungsregion13 vom Typ p in einem Bereich der Oberfläche von einer SiC-Halbleiterepitaxialschicht vom Typ n-, indem eine Ionenimplantation mit vier verschiedenen Pegeln der Implantationsenergie (Ionenimplantation mit vier Schritten) durchgeführt wird. - Genauer gesagt, der MOSFET gemäß dem Stand der Technik hat eine Schwellwertspannung von ungefähr 8,0 V und eine Beweglichkeit der Träger von ungefähr 18,3 cm2/Vs in dem Kanal. Wenn die Gate-Spannung 15 V beträgt, ist der Drain-Strom ungefähr 19 µA. Im Gegensatz dazu hat der Ansammlungs-MOSFET eine reduzierte Schwellwertspannung in der Größe von 3,3 V. Zusätzlich dazu ist die Schwellwertspannung positiv, so dass der Ansammlungs-MOSFET von einer Bauart ist, die normalerweise AUS ist, was für ein Element zum Schalten von Leistung erforderlich ist. Des Weiteren wird die Beweglichkeit der Träger in einem Kanal auf ungefähr 24 cm2/Vs erhöht. Zusätzlich dazu beträgt der Drain-Strom ungefähr 42 µA, wobei die Drain-Spannung 15 V beträgt, so dass ein Einschaltwiderstand auf die Hälfte reduziert wird im Vergleich zu einem MOSFET gemäß dem Stand der Technik.
- Das Bilden eines verdeckten Kanals (buried channel) wie die Ansammlungsschicht
16 vom Typ n kann erzielt werden, indem eine Schicht vom Typ n durch epitaxiales Wachstum gebildet wird, nachdem die Dotierungsregion vom Typ p gebildet wurde (zum Beispiel die eingangs genannte japanische nicht-geprüfte Patentveröffentlichung Nr. 10-308510). Alternativ dazu kann das Bilden erzielt werden, indem eine Ionenimplantation mit mehreren Schritten durchgeführt wird, um gezielt die Dotierung vom Typ n in die Dotierungsregion vom Typ p nach dem Bilden der Dotierungsregion vom Typ p zu implantieren (zum Beispiel die eingangs genannte japanische nicht-geprüfte Patentveröffentlichung Nr. 11-261061). - Dort, wo der verdeckte Kanal durch epitaxiales Wachstum gebildet wird, sollte das epitaxiale Wachstum in einer anfänglichen Stufe gestoppt werden, um eine dünne Schicht vom Typ n mit einer Stärke von ungefähr 0,1 bis 0,2 µm auszubilden. Es ist jedoch schwierig, die Konzentration der Dotierung und eine Tiefe bei der anfänglichen Stufe des epitaxialen Wachstums genau zu beeinflussen. Daher ist es unmöglich, die Konzentration der Dotierung und die Tiefe von dem verdeckten Kanal wie gewünscht zu beeinflussen, was ein Problem darstellt, dass ein Ansammlungs-MOSFET wahrscheinlich von der Bauart ist, die üblicherweise AN (normally ON) ist.
- Bei der Ionenimplantation ist es möglich, die Tiefe des verdeckten Kanals genau zu beeinflussen. Die Dotierung vom Typ n wird jedoch mit einer hohen Konzentration implantiert, um die Leitfähigkeitstyp vom Typ p von der Dotierungsregion vom Typ p aufzuheben, so dass der verdeckte Kanal eine hohe Konzentration der Dotierung hat. Dies führt zu dem Problem, dass die Konzentration der Dotierung von dem verdeckten Kanal nicht wie gewünscht beeinflusst werden kann, weil eine Geschwindigkeit bzw. Rate der Aktivierung der Dotierung beim Einbrennen nach der Ionenimplantation nicht stabil ist. Der verdeckte Kanal mit einer hohen Konzentration der Dotierung leidet zudem an einem Problem, dass die Träger für die Coulomb-Streuung empfänglich sind und die Beweglichkeit der Träger in dem Kanal dadurch niedriger ist.
- Im Gegensatz dazu ist das Verfahren gemäß diesem Ausführungsbeispiel (einschließlich des Bildens der Ansammlungsschicht
16 vom Typ n) von dem Problem nicht betroffen, auf das man trifft, wenn der verdeckte Kanal durch epitaxiales Wachstum gebildet wird. Des Weiteren hat die Ansammlungsschicht16 vom Typ n eine niedrige Konzentration der Dotierung, so dass der Ansammlungs-MOSFET derart gefertigt wird, dass er eine Charakteristik wie gewünscht derart hat, dass er normalerweise AUS ist (normally OFF), ohne dass die Geschwindigkeit der Aktivierung beim Einbrennen einen Einfluss hat. Des Weiteren hat die Ansammlungsschicht16 vom Typ n eine große Beweglichkeit der Träger bei einem geringeren Grad von Coulomb-Streuung der Träger. - Obwohl eine Ausführungsform der vorliegenden Erfindung damit beschrieben wurden, kann die Erfindung auch in anderer Weise ausgeführt werden. In den oben beschriebenen Ausführungsformen ist das SiC-Halbleitersubstrat vom Typ n lediglich als Beispiel verwendet worden, aber das Halbleiterbauteil mit einer doppelt-diffundierten MOS-Struktur kann im Wesentlichen auf die gleiche Art und Weise hergestellt werden selbst zum Beispiel unter Verwendung eines SiC-Halbleitersubstrats vom Typ p. Es ist auch möglich, ein Halbleiterbauteil mit einer CMOS-Struktur zu fertigen.
Claims (3)
- Halbleiterbauteil mit einer doppelt-diffundierten MOS-Struktur unter Verwendung eines Siliziumkarbid-Halbleitersubstrats (11), wobei das Bauteil aufweist: eine Siliziumkarbid-Halbleiterepitaxialschicht (12), die auf einer Oberfläche des Siliziumkarbid-Halbleitersubstrats (11) angeordnet ist und einen ersten Leitfähigkeitstyp (n) besitzt, der der gleiche Leitfähigkeitstyp (n) ist, wie der des Siliziumkarbid-Halbleitersubstrats (12), wobei die Dotierungskonzentration von dem ersten Leitfähigkeitstyp in der Siliziumkarbid-Halbleiterepitaxialschicht (12) im Wesentlichen konstant ist; und eine Dotierungsregion (13), die einen zweiten Leitfähigkeitstyp (p) aufweist und gebildet ist, indem ein Bereich der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) mit der Dotierung des zweiten Leitfähigkeitstyps (p) durch Ionen-Implantation in einem Schritt dotiert ist, wobei die Dotierungsregion (13) mit dem zweiten Leitfähigkeitstyp (p) ein Profil derart hat, dass - ein Bereich nahe der Oberfläche davon eine relativ geringe Konzentration, die nicht größer ist als 5*1015/cm3, der Dotierung mit dem zweiten Leitfähigkeitstyp (p) hat und - dass ein tiefer Bereich davon eine relativ hohe Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp (p) hat, wobei das Profil nahe einem tiefsten Bereich, der eine Grenze zwischen der Dotierungsregion (13), die den zweiten Leitfähigkeitstyp (p) aufweist, und der Siliziumkarbid-Halbleiterepitaxialschicht (12) bildet, eine Konzentrationsspitze in einer Größe von nicht weniger als 1018/cm3 aufweist, wobei sich die Konzentration der Dotierung des zweiten Leitfähigkeitstyps (p) in einem Bereich, der tiefer ist als der Bereich, der dem tiefsten Bereich nahe ist, stark ändert und wobei sich die Konzentration der Dotierung des zweiten Leitfähigkeitstyps (p) ausgehend von dem Bereich, der dem tiefsten Bereich nahe ist, zu einer Oberfläche der Dotierungsregion (13), die den zweiten Leitfähigkeitstyp aufweist (p), stetig und viel sanfter ändert, - wobei die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp in einem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion (13) mit dem zweiten Leitfähigkeitstyp (p) so beeinflusst ist, dass sie niedriger ist als die Konzentration der Dotierung des ersten Leitfähigkeitstyps (n) in der Siliziumkarbid-Halbleiterepitaxialschicht (12), die somit einen Bereich (31;16) mit dem ersten Leitfähigkeitstyp (n) innerhalb des Bereichs mit dem zweiten Leitfähigkeitstyp (p) bildet, wodurch eine Ansammlungs-MOSFET-Struktur bereitgestellt ist, in der der Bereich (31;16) des ersten Leitfähigkeitstyps (n) als Ansammlungsschicht dient, wobei die Dotierungsregion (13) ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) eine Tiefe von 0,5 bis 0,7 µm hat, und wobei eine Source-Region des ersten Leitfähigkeitstyps (n) und eine Drain-Region des ersten Leitfähigkeitstyps (n) beabstandet voneinander in einem Oberflächenbereich der Dotierungsregion (13) vorgesehen sind, und wobei die Source-Region und die Drain-Region ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) jeweils eine Tiefe von 0,2 bis 0,3 µm haben.
- Halbleiterbauteil nach
Anspruch 1 , wobei die Ansammlungsschicht (31;16) des ersten Leitfähigkeitstyps (n) in einer Kanalregion zwischen der Source-Region und der Drain-Region vorgesehen ist, und wobei die Ansammlungsschicht (31;16) ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) eine Tiefe von 0,05 bis 0,1 µm hat. - Halbleiterbauteilherstellungsverfahren zur Herstellung eines Halbleiterbauteils mit einer doppelt-diffundierten MOS-Struktur unter Verwendung eines Siliziumkarbid-Halbleitersubstrats (11), wobei das Verfahren die Schritte aufweist: Bilden einer Siliziumkarbid-Halbleiterepitaxialschicht (12), die einen ersten Leitfähigkeitstyp (n) hat, auf einer Oberfläche des Siliziumkarbid-Halbleitersubstrats (11), wobei der erste Leitfähigkeitstyp (n) der gleiche Leitfähigkeitstyp ist wie der des Siliziumkarbid-Halbleitersubstrats (11), und wobei die Dotierungskonzentration von dem ersten Leitfähigkeitstyp (n) in der Siliziumkarbid-Halbleiterepitaxialschicht (12) im Wesentlichen konstant ist; und Dotieren eines Oberflächenbereichs der Siliziumkarbid-Halbleiterepitaxialschicht (12) mit einer Dotierung mit einem zweiten Leitfähigkeitstyp (p) durch Ionen-Implantation in einem Schritt, um eine Dotierungsregion (13) zu bilden, die ein Profil derart hat, - dass ein Bereich nahe der Oberfläche davon eine relativ geringe Konzentration, die nicht größer ist als 5*1015/cm3, der Dotierung mit dem zweiten Leitfähigkeitstyp (p) hat und - dass ein tiefer Bereich davon eine relativ hohe Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp (p) hat, wobei das Profil nahe einem tiefsten Bereich, der eine Grenze zwischen der Dotierungsregion (13), die den zweiten Leitfähigkeitstyp (p) aufweist, und der Siliziumkarbid-Halbleiterepitaxialschicht (12) bildet, eine Konzentrationsspitze in einer Größe von nicht weniger als 1018/cm3 aufweist, wobei sich die Konzentration der Dotierung des zweiten Leitfähigkeitstyps (p) in einem Bereich, der tiefer ist als der Bereich, der dem tiefsten Bereich nahe ist, stark ändert, und wobei sich die Konzentration der Dotierung des zweiten Leitfähigkeitstyps (p) ausgehend von dem Bereich, der dem tiefsten Bereich nahe ist, zu einer Oberfläche der Dotierungsregion (13), die den zweiten Leitfähigkeitstyp (p) aufweist, stetig und viel sanfter ändert, und wobei die Konzentration der Dotierung mit dem zweiten Leitfähigkeitstyp (p) in einem am weitesten außen liegenden Bereich der Oberfläche der Dotierungsregion (13) mit dem zweiten Leitfähigkeitstyp (p) so beeinflusst wird, dass sie niedriger wird als die Konzentration der Dotierung des ersten Leitfähigkeitstyps (n) in der Siliziumkarbid-Halbleiterepitaxialschicht (12), die somit einen Bereich (31;16) mit dem ersten Leitfähigkeitstyp (n) innerhalb des Bereichs mit dem zweiten Leitfähigkeitstyp (p) bildet, wodurch eine Ansammlungs-MOSFET-Struktur bereitgestellt wird, in der der Bereich (31;16) des ersten Leitfähigkeitstyps (n) als Ansammlungsschicht dient, wobei die Dotierungsregion (13) ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) eine Tiefe von 0,5 bis 0,7 µm hat, und wobei eine Source-Region des ersten Leitfähigkeitstyps und eine Drain-Region des ersten Leitfähigkeitstyps beabstandet voneinander in einem Oberflächenbereich der Dotierungsregion (13) vorgesehen sind, und wobei die Source-Region und die Drain-Region ausgehend von der Oberfläche der Siliziumkarbid-Halbleiterepitaxialschicht (12) jeweils eine Tiefe von 0,2 bis 0,3 µm haben.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004-054506 | 2004-02-27 | ||
JP2004054506 | 2004-02-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE112005003893B3 true DE112005003893B3 (de) | 2021-04-15 |
Family
ID=34908794
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112005003893.9T Active DE112005003893B3 (de) | 2004-02-27 | 2005-02-25 | Halbleiterbauelement und Verfahren zur Herstellung desselben |
DE112005000441.4T Active DE112005000441B4 (de) | 2004-02-27 | 2005-02-25 | Halbleiterbauteil und Verfahren zur Herstellung desselben |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112005000441.4T Active DE112005000441B4 (de) | 2004-02-27 | 2005-02-25 | Halbleiterbauteil und Verfahren zur Herstellung desselben |
Country Status (6)
Country | Link |
---|---|
US (1) | US7622741B2 (de) |
JP (1) | JP5184779B2 (de) |
KR (1) | KR20060120070A (de) |
CN (2) | CN102637740B (de) |
DE (2) | DE112005003893B3 (de) |
WO (1) | WO2005083796A1 (de) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4545800B2 (ja) * | 2006-02-07 | 2010-09-15 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
CN101460654A (zh) * | 2006-05-01 | 2009-06-17 | 应用材料股份有限公司 | 使用含碳的硅薄膜形成超浅接合区的方法 |
US7629616B2 (en) * | 2007-02-28 | 2009-12-08 | Cree, Inc. | Silicon carbide self-aligned epitaxial MOSFET for high powered device applications |
JP5119806B2 (ja) * | 2007-08-27 | 2013-01-16 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP5307381B2 (ja) * | 2007-11-12 | 2013-10-02 | Hoya株式会社 | 半導体素子ならびに半導体素子製造法 |
US8035112B1 (en) * | 2008-04-23 | 2011-10-11 | Purdue Research Foundation | SIC power DMOSFET with self-aligned source contact |
WO2010125819A1 (ja) | 2009-04-30 | 2010-11-04 | パナソニック株式会社 | 半導体素子、半導体装置および電力変換器 |
JP2012104856A (ja) * | 2009-04-30 | 2012-05-31 | Panasonic Corp | 半導体素子、半導体装置および電力変換器 |
JP5544918B2 (ja) * | 2010-02-16 | 2014-07-09 | 住友電気工業株式会社 | 炭化珪素絶縁ゲート型半導体素子およびその製造方法 |
US9478616B2 (en) | 2011-03-03 | 2016-10-25 | Cree, Inc. | Semiconductor device having high performance channel |
US10367089B2 (en) * | 2011-03-28 | 2019-07-30 | General Electric Company | Semiconductor device and method for reduced bias threshold instability |
KR101529023B1 (ko) * | 2012-10-25 | 2015-06-15 | 도호쿠 다이가쿠 | Accumulation형 MOSFET |
CN103794477B (zh) * | 2012-10-30 | 2018-02-23 | 通用电气公司 | 碳化硅mosfet单元结构和用于形成碳化硅mosfet单元结构的方法 |
JP6250938B2 (ja) * | 2013-03-05 | 2017-12-20 | 新日本無線株式会社 | 半導体装置及びその製造方法 |
JP2013179361A (ja) * | 2013-06-13 | 2013-09-09 | Mitsubishi Electric Corp | 半導体装置 |
JP6230323B2 (ja) * | 2013-08-01 | 2017-11-15 | 株式会社東芝 | 半導体装置 |
JP2015177094A (ja) * | 2014-03-17 | 2015-10-05 | 株式会社東芝 | 半導体装置 |
JP6523887B2 (ja) * | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
KR102140358B1 (ko) * | 2016-12-23 | 2020-08-03 | 매그나칩 반도체 유한회사 | 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2592527B1 (fr) * | 1985-12-31 | 1988-02-05 | Thomson Csf | Diode a capacite variable, a profil hyperabrupt et structure plane, et son procede de realisation |
DE59504562D1 (de) * | 1994-03-04 | 1999-01-28 | Siemens Ag | Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit |
US6573534B1 (en) * | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
JPH11261061A (ja) | 1998-03-11 | 1999-09-24 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
FR2738394B1 (fr) * | 1995-09-06 | 1998-06-26 | Nippon Denso Co | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
JP3385938B2 (ja) * | 1997-03-05 | 2003-03-10 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
KR100194661B1 (ko) * | 1995-10-10 | 1999-07-01 | 윤종용 | 전력용 트랜지스터 |
JP3206727B2 (ja) * | 1997-02-20 | 2001-09-10 | 富士電機株式会社 | 炭化けい素縦型mosfetおよびその製造方法 |
US6100169A (en) * | 1998-06-08 | 2000-08-08 | Cree, Inc. | Methods of fabricating silicon carbide power devices by controlled annealing |
JP4123636B2 (ja) * | 1998-06-22 | 2008-07-23 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
JP3428459B2 (ja) * | 1998-09-01 | 2003-07-22 | 富士電機株式会社 | 炭化けい素nチャネルMOS半導体素子およびその製造方法 |
JP4595139B2 (ja) * | 1998-10-29 | 2010-12-08 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
TW449836B (en) * | 1999-09-06 | 2001-08-11 | Winbond Electronics Corp | Manufacturing method and device for forming anti-punch-through region by large-angle-tilt implantation |
US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
US6610366B2 (en) * | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
WO2002043157A1 (fr) * | 2000-11-21 | 2002-05-30 | Matsushita Electric Industrial Co.,Ltd. | Dispositif a semi-conducteur et procede de fabrication associe |
US7221010B2 (en) * | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
KR100500448B1 (ko) * | 2003-02-06 | 2005-07-14 | 삼성전자주식회사 | 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로 |
-
2005
- 2005-02-25 CN CN201210110603.8A patent/CN102637740B/zh active Active
- 2005-02-25 DE DE112005003893.9T patent/DE112005003893B3/de active Active
- 2005-02-25 CN CN2005800014342A patent/CN1906767B/zh active Active
- 2005-02-25 US US10/588,103 patent/US7622741B2/en active Active
- 2005-02-25 JP JP2006510537A patent/JP5184779B2/ja active Active
- 2005-02-25 WO PCT/JP2005/003671 patent/WO2005083796A1/ja active Application Filing
- 2005-02-25 KR KR1020067008555A patent/KR20060120070A/ko not_active Application Discontinuation
- 2005-02-25 DE DE112005000441.4T patent/DE112005000441B4/de active Active
Also Published As
Publication number | Publication date |
---|---|
DE112005000441T5 (de) | 2007-01-18 |
JPWO2005083796A1 (ja) | 2007-11-29 |
US7622741B2 (en) | 2009-11-24 |
KR20060120070A (ko) | 2006-11-24 |
US20070145377A1 (en) | 2007-06-28 |
CN1906767A (zh) | 2007-01-31 |
CN102637740B (zh) | 2014-12-10 |
JP5184779B2 (ja) | 2013-04-17 |
CN102637740A (zh) | 2012-08-15 |
CN1906767B (zh) | 2012-06-13 |
WO2005083796A1 (ja) | 2005-09-09 |
DE112005000441B4 (de) | 2020-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112005003893B3 (de) | Halbleiterbauelement und Verfahren zur Herstellung desselben | |
DE102009036930B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE112009000642B4 (de) | LDMOS Vorrichtungen mit verbesserten Architekturen und Herstellungsverfahren dafür | |
EP1408554B1 (de) | Durch Feldeffekt steuerbares Halbleiterbauelement | |
DE102009014583B4 (de) | Siliziumcarbid-MOS-Halbleitervorrichtung | |
DE69735349T2 (de) | Graben-dmos-transistor mit leichtdotierter wanne | |
DE102015204636B4 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE102011085331B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen derselben | |
EP1774596B1 (de) | Hochvolt-nmos-transistor und herstellungsverfahren | |
DE102005035029A1 (de) | Halbleiterbauteil und Verfahren zu seiner Herstellung | |
DE112011105826B4 (de) | Halbleitervorrichtung und Verfahren zur Herstellung selbiger | |
DE4212829A1 (de) | Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren | |
DE10392617T5 (de) | Niedrigsspannungs-Leistungsbauteil mit hoher Dichte und einem Grabengate mit gleichmäßig dotiertem Kanal und dessen Randabschlußtechnik | |
DE102013007215A1 (de) | Leistungsvorrichtung und Herstellungsverfahren hierfür | |
DE102018203693A1 (de) | Halbleitervorrichtung | |
DE19733974C2 (de) | MOSFET-Einrichtung und Verfahren zur Herstellung | |
DE102006007096B4 (de) | MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung | |
DE102013215378B4 (de) | Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung | |
DE102004009521B4 (de) | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors | |
DE10061529A1 (de) | Feldeffekt gesteuertes Halbleiterbauelement und Verfahren | |
DE112005001048B4 (de) | Halbleitervorrichtung mit einer Abstandsschicht, die mit langsamer diffundierenden Atomen dotiert ist als das Substrat, Verfahren zur Herstellung einer solchen Halbleitervorrichtung, Metalloxid-Halbleiter und Halbleiterstruktur | |
DE102008029868B4 (de) | Halbleiterbauteil und Herstellungsverfahren desselben | |
DE102004030848B4 (de) | LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises mit einem LDMOS-Transistor | |
DE10210138B4 (de) | Durch Feldeffekt steuerbares vertikales Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE102014114532A1 (de) | Verfahren zum Herstellen von Polysilizium-Widerständen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R129 | Divisional application from |
Ref document number: 112005000441 Country of ref document: DE |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |