JP5184779B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【技術分野】
【０００１】
この発明は、炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化シリコン（ＳｉＣ）半導体基板を用いた二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ：ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）では、ｎ＋型ＳｉＣ半導体基板の表面にｎ−型ＳｉＣ半導体エピタキシャル層が形成されている。また、ｎ−型ＳｉＣ半導体エピタキシャル層の表層部には、ｐ型不純物領域と、このｐ型不純物領域内に平面視で環状のｎ＋型不純物領域とが形成されている。
【０００３】
図７は、従来の二重拡散ＭＯＳＦＥＴにおけるｐ型不純物領域の不純物プロファイルを示す図である。従来の二重拡散ＭＯＳＦＥＴでは、ｐ型不純物領域がいわゆるボックスプロファイルを有している。すなわち、従来の二重拡散ＭＯＳＦＥＴのｐ型不純物領域は、図７に示すように、その表面からの深さに関係なく、不純物濃度が各部でほぼ均一になるようにプロファイルが制御されている。
【０００４】
このようなボックスプロファイルを有するｐ型不純物領域は、ｎ−型ＳｉＣ半導体エピタキシャル層の表層部にｐ型不純物を多段イオン注入することによって形成される。注入エネルギーを一定にして行うイオン注入（１段イオン注入）では、不純物の深さ方向の分布がガウス分布に近似した分布（図７に二点鎖線で示すような分布）となるから、たとえば、注入エネルギーを３段階に変化させてイオン注入（３段イオン注入）を行うことにより、ｐ型不純物領域の表面付近と最深部（ｎ−型ＳｉＣ半導体エピタキシャル層との境界部）とで不純物濃度がほぼ同じにされる。
【０００５】
ｐ型不純物領域の深部での不純物濃度が低いと、ｐ型不純物領域とｎ−型ＳｉＣ半導体エピタキシャル層との境界からｐ型不純物領域側に空乏層が拡がりやすいので、パンチスルーが起こりやすくなる。そのため、従来の二重拡散ＭＯＳＦＥＴでは、ｐ型不純物領域の不純物濃度が１０１７〜１０１８／ｃｍ３の高濃度に設定されることにより、耐圧が十分に高められている。しかしながら、ｐ型不純物領域の不純物濃度が高いと、チャネル領域を移動するキャリアが散乱を受けるため、キャリアのチャネル移動度が低い（オン抵抗が高い）という問題があった。
【発明の開示】
【０００６】
そこで、この発明の目的は、パンチスルーを抑制できる高耐圧とチャネル移動度の向上とを両立可能な構造の半導体装置およびその製造方法を提供することである。
この発明の半導体装置は、炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置であって、炭化シリコン半導体基板の表面に積層されて、炭化シリコン半導体基板と同じ第１導電型を有する炭化シリコン半導体エピタキシャル層と、この炭化シリコン半導体エピタキシャル層の表層部に１段イオン注入によって第２導電型不純物をドーピングすることによって形成されて、その表面付近における第２導電型不純物濃度が相対的に薄く、深部における第２導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第２導電型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第２導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第２導電型不純物濃度が５×１０１５／ｃｍ３以下となるようなプロファイルを有する第２導電型不純物領域とを含む。
【０００７】
この構成により、第２導電型不純物領域の深部で第２導電型不純物濃度が高いので、第２導電型不純物領域とその下層の炭化シリコン半導体エピタキシャル層との境界から第２導電型不純物領域側に空乏層が拡がるのを防止することができる。一方、第２導電型不純物領域の表面付近で不純物濃度が低いので、第２導電型不純物領域の表層部に形成されるチャネル領域を移動するキャリアの散乱が小さく、キャリアのチャネル移動度を高く保持することができる。よって、パンチスルーを抑制することのできる高耐圧と、キャリアのチャネル移動度の向上とを両立させることができる。
【０００８】
上記第２導電型不純物領域は、最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されていることが好ましい。これにより、第２導電型不純物領域の最表面付近における第２導電型不純物濃度を炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低いので、第２導電型不純物領域の表層部（チャネル領域）に第１導電型が現れ、この第１導電型のチャネル領域を蓄積層とする蓄積型ＭＯＳＦＥＴ（Ａｃｃｕｍｕｌａｔｉｏｎ ＭＯＳＦＥＴ）の構造を実現することができる。そのため、閾値電圧を低下させることができ、また、キャリアのチャネル移動度をさらに向上させることができる。
【０００９】
この発明の一つの実施形態では、上記第２導電型不純物領域が平面四角形状の領域であり、上記第２導電型不純物領域内に、平面四角枠状の高濃度第１導電型不純物領域が、上記第２導電型不純物領域の周縁との間に間隔を空けて形成されている。
上記高濃度第１導電型不純物領域は、上記炭化シリコンエピタキシャル層の表面から０．２μｍ〜０．３μｍの深さを有していてもよい。
【００１０】
また、上記第２導電型不純物領域が、上記高濃度第１導電型不純物領域の下方に、少なくとも０．２μｍ〜０．３μｍの厚さで存在していてもよい。
さらに、上記第２導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．５μｍ〜０．７μｍの深さを有していてもよい。
この発明の一つの実施形態では、上記第２導電型不純物領域において最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されていることにより、当該第２導電型不純物領域に第１導電型領域が現れており、この第１導電型領域を蓄積層とする蓄積型ＭＯＳＦＥＴが構成されている。
【００１１】
上記蓄積層は、上記炭化シリコンエピタキシャル層の表面から０．０５μｍ〜０．１μｍの深さを有していてもよい。
また、上記第２導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．５μｍ〜０．７μｍの深さを有していてもよい。
さらに、上記第２導電型不純物領域内に、高濃度第１導電型不純物領域が形成されており、上記高濃度第１導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．２μｍ〜０．３μｍの深さを有していてもよい。
【００１２】
この発明の半導体装置の製造方法は、炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置を製造する方法であって、炭化シリコン半導体基板の表面に、炭化シリコン半導体基板と同じ第１導電型を有する炭化シリコン半導体エピタキシャル層を積層する工程と、上記炭化シリコン半導体エピタキシャル層の表層部に１段イオン注入によって第２導電型不純物をドーピングして、表面付近における第２導電型不純物濃度が相対的に薄く、深部における第２導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第２導電型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第２導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第２導電型不純物濃度が５×１０１５／ｃｍ３以下となるようなプロファイルを有する不純物領域を形成する不純物領域形成工程とを含む。
【００１３】
この方法により、上記のような半導体装置を製造することができる。
上記不純物領域形成工程では、最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低いプロファイルを有する不純物領域を形成することが好ましい。こうすることにより、不純物領域の最表面付近の第２導電型不純物濃度が、炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されている半導体装置を製造することができる。
【００１４】
本発明における上述の、または他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１５】
図１は、この発明の一実施形態に係る半導体装置の構造を図解的に示す断面図である。
図２は、上記半導体装置のｐ型不純物領域が有する不純物プロファイルを示す図である。
図３は、蓄積型ＭＯＳＦＥＴの構造を図解的に示す断面図である。
図４は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。
図５は、図４に示す半導体装置のｐ型不純物領域が有する不純物プロファイルを示す図である。
図６は、図４に示す半導体装置のゲート特性を示すグラフである。
図７は、従来の二重拡散ＭＯＳＦＥＴにおけるｐ型不純物領域の不純物プロファイルを示す図である。
【発明を実施するための最良の形態】
【００１６】
図１は、この発明の一実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、二重拡散ＭＯＳＦＥＴであり、半導体基板として、ｎ＋型ＳｉＣ半導体基板１が用いられている。
ｎ＋型ＳｉＣ半導体基板１の表面には、ｎ＋型ＳｉＣ半導体基板１よりも低い不純物濃度を有するｎ−型ＳｉＣ半導体エピタキシャル層２が形成されている。ｎ−型ＳｉＣ半導体エピタキシャル層２の表層部には、たとえば、平面四角形状のｐ型不純物領域３が形成されている。さらに、そのｐ型不純物領域３内には、平面四角枠状のｎ＋型不純物領域４がｐ型不純物領域３の周縁との間に適当な間隔を空けて形成されている。ｐ型不純物領域３は、ｎ−型ＳｉＣ半導体エピタキシャル層２の表面から０．５〜０．７μｍの深さを有している。ｎ＋型不純物領域４は、ｎ−型ＳｉＣ半導体エピタキシャル層２の表面から０．２〜０．３μｍの深さを有している。ｎ＋型不純物領域４の下方には、少なくとも厚さ０．２〜０．３μｍのｐ型不純物領域３が存在している。
【００１７】
ｎ−型ＳｉＣ半導体エピタキシャル層２上には、ゲート酸化膜５ａ，５ｂおよびゲート電極６ａ，６ｂが設けられている。ゲート酸化膜５ａ，５ｂは、それぞれ、ｎ＋型不純物領域４の外周縁部とｐ型不純物領域３外との間に跨って、ｐ型不純物領域３（ｎ＋型不純物領域４）の周縁の一辺に沿って長い直線状に形成されており、ｎ＋型不純物領域４の外周縁部とｐ型不純物領域３外との間におけるｎ−型ＳｉＣ半導体エピタキシャル層２の表面を覆っている。ゲート電極６ａ，６ｂは、ゲート酸化膜５ａ，５ｂ上にそれぞれ配置されている。
【００１８】
ゲート電極６ａ，６ｂ上には、層間絶縁膜７が形成されている。この層間絶縁膜７上には、たとえば、平面四角形状のソース電極８が形成されており、このソース電極８は、層間絶縁膜７に形成されたコンタクトホール７１を介して、ｎ＋型不純物領域４の内周縁部およびｐ型不純物領域３のｎ＋型不純物領域４に囲まれた領域を含むソースコンタクト領域に接続されている。
【００１９】
また、ｎ＋型ＳｉＣ半導体基板１の裏面側（ｎ−型ＳｉＣ半導体エピタキシャル層２と反対側）には、その裏面のほぼ全域を覆うようにドレイン電極９が形成されている。
図２は、ｐ型不純物領域３が有する不純物プロファイルを示す図である。ｐ型不純物領域３は、ｎ＋型ＳｉＣ半導体基板１の表面にｎ−型ＳｉＣ半導体エピタキシャル層２をエピタキシャル成長させて形成した後、このｎ−型ＳｉＣ半導体エピタキシャル層２の表層部に、たとえば、ｐ型不純物であるアルミニウム（Ａｌ）を４００ｋｅＶ（一定）の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが４００ｋｅＶの１段イオン注入によって、ｐ型不純物領域３が形成される。
【００２０】
このようにして形成されるｐ型不純物領域３は、深さ０．５〜０．７μｍの最深部（ｎ−型ＳｉＣ半導体エピタキシャル層２との境界部）付近におけるｐ型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、ｎ−型ＳｉＣ半導体エピタキシャル層２に導入された不純物の一部はＳｉＣ結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほど、当該最深部付近から表面までにおいて、ｐ型不純物濃度が連続的かつ緩やかに低くなり、表面付近におけるｐ型不純物濃度が５×１０１５／ｃｍ３以下となるような不純物プロファイルを有する。
【００２１】
ｐ型不純物領域３の深部で不純物濃度が高いので、ｐ型不純物領域３とその下層のｎ−型ＳｉＣ半導体エピタキシャル層２との境界からｐ型不純物領域３側に空乏層が拡がるのを防ぐことができる。一方、ｐ型不純物領域３の表面付近で不純物濃度が低いので、ｐ型不純物領域３の表層部に形成されるチャネル領域を移動するキャリアの散乱が小さく、キャリアのチャネル移動度を高く保持することができる。よって、この二重拡散ＭＯＳＦＥＴの構成によれば、パンチスルーを抑制することのできる高耐圧と、キャリアのチャネル移動度の向上とを両立させることができる。
【００２２】
また、ｐ型不純物領域３の最表面付近におけるｐ型不純物濃度を、ｎ−型ＳｉＣ半導体エピタキシャル層２のｎ型不純物濃度（たとえば、１０１６／ｃｍ３）よりも小さくすれば、図３に示すように、ｐ型不純物領域３の表層部（チャネル領域）にｎ−型が現れ、このｎ−型のチャネル領域を蓄積層３１とする蓄積型ＭＯＳＦＥＴの構造を達成することができる。これにより、キャリアのチャネル移動度をさらに向上させることができる。
【００２３】
図４は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、蓄積型ＭＯＳＦＥＴであり、半導体基板として、ｎ＋型ＳｉＣ半導体基板１１が用いられている。
ｎ＋型ＳｉＣ半導体基板１１の表面には、ｎ＋型ＳｉＣ半導体基板１１よりも低い不純物濃度を有するｎ−型ＳｉＣ半導体エピタキシャル層１２が形成されている。ｎ−型ＳｉＣ半導体エピタキシャル層１２の表層部には、ｐ型不純物領域１３が形成されている。さらに、そのｐ型不純物領域１３内の表層部には、ｎ＋型ソース領域１４およびｎ＋型ドレイン領域１５が互いに適当な間隔を空けて形成されている。また、ｎ＋型ソース領域１４とｎ＋型ドレイン領域１５との間のチャネル領域には、ｎ型蓄積層１６が形成されている。
【００２４】
ｐ型不純物領域１３は、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面から０．５〜０．７μｍの深さを有している。ｎ＋型ソース領域１４およびｎ＋型ドレイン領域１５は、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面から０．２〜０．３μｍの深さを有している。また、ｎ型蓄積層１６は、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面から０．０５〜０．１μｍの深さを有している。
【００２５】
ｎ＋型ソース領域１４およびｎ＋型ドレイン領域１５上には、それぞれソース電極１７およびドレイン電極１８が形成されている。また、ソース電極１７とドレイン電極１８との間におけるｎ−型ＳｉＣ半導体エピタキシャル層１２上には、ゲート酸化膜１９が形成されており、このゲート酸化膜１９上には、ゲート電極２０が形成されている。
図５は、ｐ型不純物領域１３が有する不純物プロファイルを示す図である。ｐ型不純物領域１３は、ｎ＋型ＳｉＣ半導体基板１１の表面にｎ−型ＳｉＣ半導体エピタキシャル層１２をエピタキシャル成長させて形成した後、このｎ−型ＳｉＣ半導体エピタキシャル層１２の表層部に、たとえば、ｐ型不純物であるアルミニウム（Ａｌ）を４００ｋｅＶ（一定）の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが４００ｋｅＶの１段イオン注入によって、ｐ型不純物領域１３が形成される。
【００２６】
このようにして、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面からの深さ０．７μｍ（７０００Å）程度のｐ型不純物領域１３を形成した場合、そのｐ型不純物領域１３は、最深部（ｎ−型ＳｉＣ半導体エピタキシャル層１２との境界部）付近におけるｐ型不純物濃度（原子密度）が１０１８／ｃｍ３以上の高濃度であり、ｎ−型ＳｉＣ半導体エピタキシャル層１２に導入された不純物の一部はＳｉＣ結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほど、当該最深部付近から表面までにおいて、ｐ型不純物濃度が連続的かつ緩やかに低くなる不純物プロファイルを有する。そして、表面付近におけるｐ型不純物濃度は、そのｐ型不純物濃度のピーク値の１００分の１以下、具体的には５×１０１５／ｃｍ３以下となる。また、この不純物プロファイルは、ｐ型不純物濃度がピークとなる最深部付近からさらに深部側において濃度変化が急峻となり、最深部付近から表面側における濃度変化は、その最深部付近から深部側における濃度変化よりも非常に緩慢になっている。
【００２７】
ｎ−型ＳｉＣ半導体エピタキシャル層１２のｎ型不純物濃度（原子密度）は、１０１６／ｃｍ３程度でほぼ一定であるから、ｐ型不純物領域１３の表層部（チャネル領域）では、ｐ型不純物濃度がｎ型不純物濃度よりも小さくなり、その結果、ｐ型不純物領域１３の表層部にｎ型が現れることによってｎ型蓄積層１６が形成される。
こうして形成されるｎ型蓄積層１６を有する蓄積型ＭＯＳＦＥＴは、図６に示すように、注入エネルギーを４段階に変化させてイオン注入（４段イオン注入）を行うことにより、ｎ−型ＳｉＣ半導体エピタキシャル層の表層部にｐ型不純物領域１３とほぼ同じ深さを有するｐ型不純物領域を形成した従来型のＭＯＳＦＥＴよりも優れた特性を有する。
【００２８】
すなわち、従来型のＭＯＳＦＥＴは、閾値電圧が８．０Ｖ程度であり、チャネル移動度が１８．３ｃｍ２／Ｖｓ程度である。また、ゲート電圧が１５Ｖのときのドレイン電流の大きさが１９μＡ程度である。これに対し、蓄積型ＭＯＳＦＥＴは、閾値電圧を３．３Ｖ程度に低減させることができる。しかも、閾値電圧は正の値であり、パワースイッチング素子に要求されるノーマリオフ型を示している。また、チャネル移動度が２４ｃｍ２／Ｖｓ程度に向上されている。さらに、ゲート電圧が１５Ｖのときのドレイン電流の大きさは４２μＡ程度であり、従来型のＭＯＳＦＥＴに比べてオン抵抗値がほぼ半減している。
ｎ型蓄積層１６のような埋め込みチャネルは、ｐ型不純物領域を形成した後に、ｎ型層をエピタキシャル成長させることによっても形成することができる（たとえば、特開平１０−３０８５１０号公報）。また、ｐ型不純物領域を形成した後に、ｎ型不純物を選択的に多段イオン注入することによっても形成することができる（たとえば、特開平１１−２６１０６１号公報）。
【００２９】
エピタキシャル成長の手法によって埋め込みチャネルを形成する場合、深さ０．１〜０．２μｍ程度の薄いｎ型層を得るために、エピタキシャル成長を初期成長の段階で止めなければならないが、エピタキシャル成長の初期段階では、不純物濃度および深さの精密な制御が困難である。そのため、埋め込みチャネルの不純物濃度および深さが設計通りにならず、蓄積型ＭＯＳＦＥＴがノーマリオン型になりやすいという問題がある。
【００３０】
また、イオン注入の手法では、埋め込みチャネルの深さを精密に制御することができるものの、ｐ型不純物領域のｐ型を打ち消すためにｎ型不純物が高濃度に注入されるので、埋め込みチャネルの不純物濃度が高濃度になり、その結果、イオン注入後のアニールによる活性化率が不安定になるために、埋め込みチャネルの不純物濃度が設計通りにならないという問題がある。また、不純物濃度が高濃度な埋め込みチャネルは、キャリアがクーロン散乱を受けやすいため、チャネル移動度が低いという問題も有している。
【００３１】
これに対し、この実施形態に係る手法（ｎ型蓄積層１６を形成する手法）では、エピタキシャル成長によって埋め込みチャネルを形成する場合のような問題は生じない。また、ｎ型蓄積層１６における不純物濃度は低いので、アニールによる活性化率の影響を受けず、設計通りの特性（ノーマリオフ型）を有する蓄積型ＭＯＳＦＥＴを得ることができる。さらに、ｎ型蓄積層１６は、キャリアのクーロン散乱が少なく、高いチャネル移動度を発揮することができる。
【００３２】
以上、この発明の２つの実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、上記の各実施形態では、ｎ型ＳｉＣ半導体基板を用いる例について説明したが、ｐ型ＳｉＣ半導体基板が用いられる場合も同様にして、二重拡散ＭＯＳ構造の半導体装置を作成することができる。また、ＣＭＯＳ構造の半導体装置を作成することもできる。
【００３３】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００４年２月２７日に日本国特許庁に提出された特願２００４−５４５０６号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
【０００１】
この発明は、炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
炭化シリコン（ＳｉＣ）半導体基板を用いた二重拡散ＭＯＳＦＥＴ（ＤＭＯＳ：ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ）では、ｎ＋型ＳｉＣ半導体基板の表面にｎ−型ＳｉＣ半導体エピタキシャル層が形成されている。また、ｎ−型ＳｉＣ半導体エピタキシャル層の表層部には、ｐ型不純物領域と、このｐ型不純物領域内に平面視で環状のｎ＋型不純物領域とが形成されている。
【０００３】
図７は、従来の二重拡散ＭＯＳＦＥＴにおけるｐ型不純物領域の不純物プロファイルを示す図である。従来の二重拡散ＭＯＳＦＥＴでは、ｐ型不純物領域がいわゆるボックスプロファイルを有している。すなわち、従来の二重拡散ＭＯＳＦＥＴのｐ型不純物領域は、図７に示すように、その表面からの深さに関係なく、不純物濃度が各部でほぼ均一になるようにプロファイルが制御されている。
【０００４】
このようなボックスプロファイルを有するｐ型不純物領域は、ｎ−型ＳｉＣ半導体エピタキシャル層の表層部にｐ型不純物を多段イオン注入することによって形成される。注入エネルギーを一定にして行うイオン注入（１段イオン注入）では、不純物の深さ方向の分布がガウス分布に近似した分布（図７に二点鎖線で示すような分布）となるから、たとえば、注入エネルギーを３段階に変化させてイオン注入（３段イオン注入）を行うことにより、ｐ型不純物領域の表面付近と最深部（ｎ−型ＳｉＣ半導体エピタキシャル層との境界部）とで不純物濃度がほぼ同じにされる。
【０００５】
ｐ型不純物領域の深部での不純物濃度が低いと、ｐ型不純物領域とｎ−型ＳｉＣ半導体エピタキシャル層との境界からｐ型不純物領域側に空乏層が拡がりやすいので、パンチスルーが起こりやすくなる。そのため、従来の二重拡散ＭＯＳＦＥＴでは、ｐ型不純物領域の不純物濃度が１０１７〜１０１８／ｃｍ３の高濃度に設定されることにより、耐圧が十分に高められている。しかしながら、ｐ型不純物領域の不純物濃度が高いと、チャネル領域を移動するキャリアが散乱を受けるため、キャリアのチャネル移動度が低い（オン抵抗が高い）という問題があった。
【発明の開示】
【０００６】
そこで、この発明の目的は、パンチスルーを抑制できる高耐圧とチャネル移動度の向上とを両立可能な構造の半導体装置およびその製造方法を提供することである。
この発明の半導体装置は、炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置であって、炭化シリコン半導体基板の表面に積層されて、炭化シリコン半導体基板と同じ第１導電型を有する炭化シリコン半導体エピタキシャル層と、この炭化シリコン半導体エピタキシャル層の表層部に１段イオン注入によって第２導電型不純物をドーピングすることによって形成されて、その表面付近における第２導電型不純物濃度が相対的に薄く、深部における第２導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第２導電型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第２導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第２導電型不純物濃度が５×１０１５／ｃｍ３以下となるようなプロファイルを有する第２導電型不純物領域とを含む。
【０００７】
この構成により、第２導電型不純物領域の深部で第２導電型不純物濃度が高いので、第２導電型不純物領域とその下層の炭化シリコン半導体エピタキシャル層との境界から第２導電型不純物領域側に空乏層が拡がるのを防止することができる。一方、第２導電型不純物領域の表面付近で不純物濃度が低いので、第２導電型不純物領域の表層部に形成されるチャネル領域を移動するキャリアの散乱が小さく、キャリアのチャネル移動度を高く保持することができる。よって、パンチスルーを抑制することのできる高耐圧と、キャリアのチャネル移動度の向上とを両立させることができる。
【０００８】
上記第２導電型不純物領域は、最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されていることが好ましい。これにより、第２導電型不純物領域の最表面付近における第２導電型不純物濃度を炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低いので、第２導電型不純物領域の表層部（チャネル領域）に第１導電型が現れ、この第１導電型のチャネル領域を蓄積層とする蓄積型ＭＯＳＦＥＴ（Ａｃｃｕｍｕｌａｔｉｏｎ ＭＯＳＦＥＴ）の構造を実現することができる。そのため、閾値電圧を低下させることができ、また、キャリアのチャネル移動度をさらに向上させることができる。
【０００９】
この発明の一つの実施形態では、上記第２導電型不純物領域が平面四角形状の領域であり、上記第２導電型不純物領域内に、平面四角枠状の高濃度第１導電型不純物領域が、上記第２導電型不純物領域の周縁との間に間隔を空けて形成されている。
上記高濃度第１導電型不純物領域は、上記炭化シリコンエピタキシャル層の表面から０．２μｍ〜０．３μｍの深さを有していてもよい。
【００１０】
また、上記第２導電型不純物領域が、上記高濃度第１導電型不純物領域の下方に、少なくとも０．２μｍ〜０．３μｍの厚さで存在していてもよい。
さらに、上記第２導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．５μｍ〜０．７μｍの深さを有していてもよい。
この発明の一つの実施形態では、上記第２導電型不純物領域において最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されていることにより、当該第２導電型不純物領域に第１導電型領域が現れており、この第１導電型領域を蓄積層とする蓄積型ＭＯＳＦＥＴが構成されている。
【００１１】
上記蓄積層は、上記炭化シリコンエピタキシャル層の表面から０．０５μｍ〜０．１μｍの深さを有していてもよい。
また、上記第２導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．５μｍ〜０．７μｍの深さを有していてもよい。
さらに、上記第２導電型不純物領域内に、高濃度第１導電型不純物領域が形成されており、上記高濃度第１導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．２μｍ〜０．３μｍの深さを有していてもよい。
【００１２】
この発明の半導体装置の製造方法は、炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置を製造する方法であって、炭化シリコン半導体基板の表面に、炭化シリコン半導体基板と同じ第１導電型を有する炭化シリコン半導体エピタキシャル層を積層する工程と、上記炭化シリコン半導体エピタキシャル層の表層部に１段イオン注入によって第２導電型不純物をドーピングして、表面付近における第２導電型不純物濃度が相対的に薄く、深部における第２導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第２導電型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第２導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第２導電型不純物濃度が５×１０１５／ｃｍ３以下となるようなプロファイルを有する不純物領域を形成する不純物領域形成工程とを含む。
【００１３】
この方法により、上記のような半導体装置を製造することができる。
上記不純物領域形成工程では、最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低いプロファイルを有する不純物領域を形成することが好ましい。こうすることにより、不純物領域の最表面付近の第２導電型不純物濃度が、炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されている半導体装置を製造することができる。
【００１４】
本発明における上述の、または他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１５】
図１は、この発明の一実施形態に係る半導体装置の構造を図解的に示す断面図である。
図２は、上記半導体装置のｐ型不純物領域が有する不純物プロファイルを示す図である。
図３は、蓄積型ＭＯＳＦＥＴの構造を図解的に示す断面図である。
図４は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。
図５は、図４に示す半導体装置のｐ型不純物領域が有する不純物プロファイルを示す図である。
図６は、図４に示す半導体装置のゲート特性を示すグラフである。
図７は、従来の二重拡散ＭＯＳＦＥＴにおけるｐ型不純物領域の不純物プロファイルを示す図である。
【発明を実施するための最良の形態】
【００１６】
図１は、この発明の一実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、二重拡散ＭＯＳＦＥＴであり、半導体基板として、ｎ＋型ＳｉＣ半導体基板１が用いられている。
ｎ＋型ＳｉＣ半導体基板１の表面には、ｎ＋型ＳｉＣ半導体基板１よりも低い不純物濃度を有するｎ−型ＳｉＣ半導体エピタキシャル層２が形成されている。ｎ−型ＳｉＣ半導体エピタキシャル層２の表層部には、たとえば、平面四角形状のｐ型不純物領域３が形成されている。さらに、そのｐ型不純物領域３内には、平面四角枠状のｎ＋型不純物領域４がｐ型不純物領域３の周縁との間に適当な間隔を空けて形成されている。ｐ型不純物領域３は、ｎ−型ＳｉＣ半導体エピタキシャル層２の表面から０．５〜０．７μｍの深さを有している。ｎ＋型不純物領域４は、ｎ−型ＳｉＣ半導体エピタキシャル層２の表面から０．２〜０．３μｍの深さを有している。ｎ＋型不純物領域４の下方には、少なくとも厚さ０．２〜０．３μｍのｐ型不純物領域３が存在している。
【００１７】
ｎ−型ＳｉＣ半導体エピタキシャル層２上には、ゲート酸化膜５ａ，５ｂおよびゲート電極６ａ，６ｂが設けられている。ゲート酸化膜５ａ，５ｂは、それぞれ、ｎ＋型不純物領域４の外周縁部とｐ型不純物領域３外との間に跨って、ｐ型不純物領域３（ｎ＋型不純物領域４）の周縁の一辺に沿って長い直線状に形成されており、ｎ＋型不純物領域４の外周縁部とｐ型不純物領域３外との間におけるｎ−型ＳｉＣ半導体エピタキシャル層２の表面を覆っている。ゲート電極６ａ，６ｂは、ゲート酸化膜５ａ，５ｂ上にそれぞれ配置されている。
【００１８】
ゲート電極６ａ，６ｂ上には、層間絶縁膜７が形成されている。この層間絶縁膜７上には、たとえば、平面四角形状のソース電極８が形成されており、このソース電極８は、層間絶縁膜７に形成されたコンタクトホール７１を介して、ｎ＋型不純物領域４の内周縁部およびｐ型不純物領域３のｎ＋型不純物領域４に囲まれた領域を含むソースコンタクト領域に接続されている。
【００１９】
また、ｎ＋型ＳｉＣ半導体基板１の裏面側（ｎ−型ＳｉＣ半導体エピタキシャル層２と反対側）には、その裏面のほぼ全域を覆うようにドレイン電極９が形成されている。
図２は、ｐ型不純物領域３が有する不純物プロファイルを示す図である。ｐ型不純物領域３は、ｎ＋型ＳｉＣ半導体基板１の表面にｎ−型ＳｉＣ半導体エピタキシャル層２をエピタキシャル成長させて形成した後、このｎ−型ＳｉＣ半導体エピタキシャル層２の表層部に、たとえば、ｐ型不純物であるアルミニウム（Ａｌ）を４００ｋｅＶ（一定）の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが４００ｋｅＶの１段イオン注入によって、ｐ型不純物領域３が形成される。
【００２０】
このようにして形成されるｐ型不純物領域３は、深さ０．５〜０．７μｍの最深部（ｎ−型ＳｉＣ半導体エピタキシャル層２との境界部）付近におけるｐ型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、ｎ−型ＳｉＣ半導体エピタキシャル層２に導入された不純物の一部はＳｉＣ結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほど、当該最深部付近から表面までにおいて、ｐ型不純物濃度が連続的かつ緩やかに低くなり、表面付近におけるｐ型不純物濃度が５×１０１５／ｃｍ３以下となるような不純物プロファイルを有する。
【００２１】
ｐ型不純物領域３の深部で不純物濃度が高いので、ｐ型不純物領域３とその下層のｎ−型ＳｉＣ半導体エピタキシャル層２との境界からｐ型不純物領域３側に空乏層が拡がるのを防ぐことができる。一方、ｐ型不純物領域３の表面付近で不純物濃度が低いので、ｐ型不純物領域３の表層部に形成されるチャネル領域を移動するキャリアの散乱が小さく、キャリアのチャネル移動度を高く保持することができる。よって、この二重拡散ＭＯＳＦＥＴの構成によれば、パンチスルーを抑制することのできる高耐圧と、キャリアのチャネル移動度の向上とを両立させることができる。
【００２２】
また、ｐ型不純物領域３の最表面付近におけるｐ型不純物濃度を、ｎ−型ＳｉＣ半導体エピタキシャル層２のｎ型不純物濃度（たとえば、１０１６／ｃｍ３）よりも小さくすれば、図３に示すように、ｐ型不純物領域３の表層部（チャネル領域）にｎ−型が現れ、このｎ−型のチャネル領域を蓄積層３１とする蓄積型ＭＯＳＦＥＴの構造を達成することができる。これにより、キャリアのチャネル移動度をさらに向上させることができる。
【００２３】
図４は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、蓄積型ＭＯＳＦＥＴであり、半導体基板として、ｎ＋型ＳｉＣ半導体基板１１が用いられている。
ｎ＋型ＳｉＣ半導体基板１１の表面には、ｎ＋型ＳｉＣ半導体基板１１よりも低い不純物濃度を有するｎ−型ＳｉＣ半導体エピタキシャル層１２が形成されている。ｎ−型ＳｉＣ半導体エピタキシャル層１２の表層部には、ｐ型不純物領域１３が形成されている。さらに、そのｐ型不純物領域１３内の表層部には、ｎ＋型ソース領域１４およびｎ＋型ドレイン領域１５が互いに適当な間隔を空けて形成されている。また、ｎ＋型ソース領域１４とｎ＋型ドレイン領域１５との間のチャネル領域には、ｎ型蓄積層１６が形成されている。
【００２４】
ｐ型不純物領域１３は、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面から０．５〜０．７μｍの深さを有している。ｎ＋型ソース領域１４およびｎ＋型ドレイン領域１５は、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面から０．２〜０．３μｍの深さを有している。また、ｎ型蓄積層１６は、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面から０．０５〜０．１μｍの深さを有している。
【００２５】
ｎ＋型ソース領域１４およびｎ＋型ドレイン領域１５上には、それぞれソース電極１７およびドレイン電極１８が形成されている。また、ソース電極１７とドレイン電極１８との間におけるｎ−型ＳｉＣ半導体エピタキシャル層１２上には、ゲート酸化膜１９が形成されており、このゲート酸化膜１９上には、ゲート電極２０が形成されている。
図５は、ｐ型不純物領域１３が有する不純物プロファイルを示す図である。ｐ型不純物領域１３は、ｎ＋型ＳｉＣ半導体基板１１の表面にｎ−型ＳｉＣ半導体エピタキシャル層１２をエピタキシャル成長させて形成した後、このｎ−型ＳｉＣ半導体エピタキシャル層１２の表層部に、たとえば、ｐ型不純物であるアルミニウム（Ａｌ）を４００ｋｅＶ（一定）の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが４００ｋｅＶの１段イオン注入によって、ｐ型不純物領域１３が形成される。
【００２６】
このようにして、ｎ−型ＳｉＣ半導体エピタキシャル層１２の表面からの深さ０．７μｍ（７０００Å）程度のｐ型不純物領域１３を形成した場合、そのｐ型不純物領域１３は、最深部（ｎ−型ＳｉＣ半導体エピタキシャル層１２との境界部）付近におけるｐ型不純物濃度（原子密度）が１０１８／ｃｍ３以上の高濃度であり、ｎ−型ＳｉＣ半導体エピタキシャル層１２に導入された不純物の一部はＳｉＣ結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほど、当該最深部付近から表面までにおいて、ｐ型不純物濃度が連続的かつ緩やかに低くなる不純物プロファイルを有する。そして、表面付近におけるｐ型不純物濃度は、そのｐ型不純物濃度のピーク値の１００分の１以下、具体的には５×１０１５／ｃｍ３以下となる。また、この不純物プロファイルは、ｐ型不純物濃度がピークとなる最深部付近からさらに深部側において濃度変化が急峻となり、最深部付近から表面側における濃度変化は、その最深部付近から深部側における濃度変化よりも非常に緩慢になっている。
【００２７】
ｎ−型ＳｉＣ半導体エピタキシャル層１２のｎ型不純物濃度（原子密度）は、１０１６／ｃｍ３程度でほぼ一定であるから、ｐ型不純物領域１３の表層部（チャネル領域）では、ｐ型不純物濃度がｎ型不純物濃度よりも小さくなり、その結果、ｐ型不純物領域１３の表層部にｎ型が現れることによってｎ型蓄積層１６が形成される。
こうして形成されるｎ型蓄積層１６を有する蓄積型ＭＯＳＦＥＴは、図６に示すように、注入エネルギーを４段階に変化させてイオン注入（４段イオン注入）を行うことにより、ｎ−型ＳｉＣ半導体エピタキシャル層の表層部にｐ型不純物領域１３とほぼ同じ深さを有するｐ型不純物領域を形成した従来型のＭＯＳＦＥＴよりも優れた特性を有する。
【００２８】
すなわち、従来型のＭＯＳＦＥＴは、閾値電圧が８．０Ｖ程度であり、チャネル移動度が１８．３ｃｍ２／Ｖｓ程度である。また、ゲート電圧が１５Ｖのときのドレイン電流の大きさが１９μＡ程度である。これに対し、蓄積型ＭＯＳＦＥＴは、閾値電圧を３．３Ｖ程度に低減させることができる。しかも、閾値電圧は正の値であり、パワースイッチング素子に要求されるノーマリオフ型を示している。また、チャネル移動度が２４ｃｍ２／Ｖｓ程度に向上されている。さらに、ゲート電圧が１５Ｖのときのドレイン電流の大きさは４２μＡ程度であり、従来型のＭＯＳＦＥＴに比べてオン抵抗値がほぼ半減している。
ｎ型蓄積層１６のような埋め込みチャネルは、ｐ型不純物領域を形成した後に、ｎ型層をエピタキシャル成長させることによっても形成することができる（たとえば、特開平１０−３０８５１０号公報）。また、ｐ型不純物領域を形成した後に、ｎ型不純物を選択的に多段イオン注入することによっても形成することができる（たとえば、特開平１１−２６１０６１号公報）。
【００２９】
エピタキシャル成長の手法によって埋め込みチャネルを形成する場合、深さ０．１〜０．２μｍ程度の薄いｎ型層を得るために、エピタキシャル成長を初期成長の段階で止めなければならないが、エピタキシャル成長の初期段階では、不純物濃度および深さの精密な制御が困難である。そのため、埋め込みチャネルの不純物濃度および深さが設計通りにならず、蓄積型ＭＯＳＦＥＴがノーマリオン型になりやすいという問題がある。
【００３０】
また、イオン注入の手法では、埋め込みチャネルの深さを精密に制御することができるものの、ｐ型不純物領域のｐ型を打ち消すためにｎ型不純物が高濃度に注入されるので、埋め込みチャネルの不純物濃度が高濃度になり、その結果、イオン注入後のアニールによる活性化率が不安定になるために、埋め込みチャネルの不純物濃度が設計通りにならないという問題がある。また、不純物濃度が高濃度な埋め込みチャネルは、キャリアがクーロン散乱を受けやすいため、チャネル移動度が低いという問題も有している。
【００３１】
これに対し、この実施形態に係る手法（ｎ型蓄積層１６を形成する手法）では、エピタキシャル成長によって埋め込みチャネルを形成する場合のような問題は生じない。また、ｎ型蓄積層１６における不純物濃度は低いので、アニールによる活性化率の影響を受けず、設計通りの特性（ノーマリオフ型）を有する蓄積型ＭＯＳＦＥＴを得ることができる。さらに、ｎ型蓄積層１６は、キャリアのクーロン散乱が少なく、高いチャネル移動度を発揮することができる。
【００３２】
以上、この発明の２つの実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、上記の各実施形態では、ｎ型ＳｉＣ半導体基板を用いる例について説明したが、ｐ型ＳｉＣ半導体基板が用いられる場合も同様にして、二重拡散ＭＯＳ構造の半導体装置を作成することができる。また、ＣＭＯＳ構造の半導体装置を作成することもできる。
【００３３】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００４年２月２７日に日本国特許庁に提出された特願２００４−５４５０６号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
Claims (12)
- 炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置であって、
炭化シリコン半導体基板の表面に積層されて、炭化シリコン半導体基板と同じ第１導電型を有する炭化シリコン半導体エピタキシャル層と、
この炭化シリコン半導体エピタキシャル層の表層部に１段イオン注入によって第２導電型不純物をドーピングすることによって形成されて、その表面付近における第２導電型不純物濃度が相対的に薄く、深部における第２導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第２導電型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第２導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第２導電型不純物濃度が５×１０１５／ｃｍ３以下となるようなプロファイルを有する第２導電型不純物領域とを含むことを特徴とする半導体装置。 - 上記第２導電型不純物領域は、最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されていることを特徴とする請求項１記載の半導体装置。
- 上記第２導電型不純物領域が平面四角形状の領域であり、
上記第２導電型不純物領域内に、平面四角枠状の高濃度第１導電型不純物領域が、上記第２導電型不純物領域の周縁との間に間隔を空けて形成されている、請求項１または２に記載の半導体装置。 - 上記高濃度第１導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．２μｍ〜０．３μｍの深さを有している、請求項３に記載の半導体装置。
- 上記第２導電型不純物領域が、上記高濃度第１導電型不純物領域の下方に、少なくとも０．２μｍ〜０．３μｍの厚さで存在している請求項３または４に記載の半導体装置。
- 上記第２導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．５μｍ〜０．７μｍの深さを有している、請求項１〜５のいずれか一項に記載の半導体装置。
- 上記第２導電型不純物領域において最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低く制御されていることにより、当該第２導電型不純物領域に第１導電型領域が現れており、この第１導電型領域を蓄積層とする蓄積型ＭＯＳＦＥＴを構成している、請求項２に記載の半導体装置。
- 上記蓄積層が、上記炭化シリコンエピタキシャル層の表面から０．０５μｍ〜０．１μｍの深さを有している、請求項７に記載の半導体装置。
- 上記第２導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．５μｍ〜０．７μｍの深さを有している、請求項７または８に記載の半導体装置。
- 上記第２導電型不純物領域内に、高濃度第１導電型不純物領域が形成されており、
上記高濃度第１導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から０．２μｍ〜０．３μｍの深さを有している、請求項７〜９のいずれか一項に記載の半導体装置。 - 炭化シリコン半導体基板を用いた二重拡散ＭＯＳ構造の半導体装置を製造する方法であって、
炭化シリコン半導体基板の表面に、炭化シリコン半導体基板と同じ第１導電型を有する炭化シリコン半導体エピタキシャル層を積層する工程と、
上記炭化シリコン半導体エピタキシャル層の表層部に１段イオン注入によって第２導電型不純物をドーピングして、表面付近における第２導電型不純物濃度が相対的に薄く、深部における第２導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第２導電型不純物濃度が１０１８／ｃｍ３以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第２導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第２導電型不純物濃度が５×１０１５／ｃｍ３以下となるようなプロファイルを有する不純物領域を形成する不純物領域形成工程とを含むことを特徴とする半導体装置の製造方法。 - 上記不純物領域形成工程では、最表面付近の第２導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第１導電型不純物濃度よりも低いプロファイルを有する不純物領域を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
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