JP2013179361A - 半導体装置 - Google Patents
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Abstract
【課題】JFET抵抗を効果的に低減させることが可能な半導体装置を提供する。
【解決手段】MOSFETは、SiC基板1上に形成されたn型のSiCドリフト層2と、SiCドリフト層2の上部に形成されたp型の一対のベース領域3と、n型の一対のソース領域4とを備え、一対のベース領域3の各々は、ソース領域4よりJFET領域側部分である第1部分3aと、ソース領域4下部に形成された第2部分3bとを備えている。第1部分3aは表面側より底部側で高いp型の不純物濃度を有し、JFET領域は第1部分3aより深い部分で幅が広い。
【選択図】図1
【解決手段】MOSFETは、SiC基板1上に形成されたn型のSiCドリフト層2と、SiCドリフト層2の上部に形成されたp型の一対のベース領域3と、n型の一対のソース領域4とを備え、一対のベース領域3の各々は、ソース領域4よりJFET領域側部分である第1部分3aと、ソース領域4下部に形成された第2部分3bとを備えている。第1部分3aは表面側より底部側で高いp型の不純物濃度を有し、JFET領域は第1部分3aより深い部分で幅が広い。
【選択図】図1
Description
本発明は、炭化珪素(SiC)基板を用いて形成される半導体装置に関し、特に、SiCから成るドリフト層を有する構成の半導体装置に関するものである。
炭化珪素(SiC)から成る縦型MOSFET(Metal−Oxide Semiconductor Field Effect Transistor)は、高性能な高耐圧用パワーデバイスとして近年注目されている。MOSFETの駆動時の損失を小さくするためには、そのオン抵抗を小さくすることが必要であるが、縦型MOSFETのオン抵抗は、チャネル領域の抵抗Rch、ドリフト層の抵抗Rdrift、一対のベース領域の間の領域として規定されるJFET(Junction Field Effect Transistor)領域の抵抗RJFET、コンタクト抵抗Rcontact等の成分に分けられる。
これらオン抵抗成分のうち、ドリフト層の抵抗Rdriftは耐圧設計上定まるものであり、コンタクト抵抗Rcontactはオン抵抗成分に占める割合は小さい。そのためオン抵抗を小さくするためには、事実上、チャネル領域の抵抗(以下「チャネル抵抗」)Rchと、JFET領域の抵抗(以下「JFET抵抗」)RJFETを低減させることが重要となる。チャネル抵抗Rchはチャネル領域の構造(チャネル長など)やチャネル領域におけるキャリア移動度(チャネル移動度)に依存し、JFET抵抗RJFETはJFET領域の構造や不純物濃度に依存する。
例えば、下記の特許文献1では、SiC半導体装置のチャネル抵抗Rchを低減させることによって、オン抵抗を小さくする技術が示されている。即ち、特許文献1のSiC半導体装置では、n型のドリフト層の上部にp型のベース領域が形成されており、そのベース領域の表面層部分を不純物濃度の低いチャネル領域としている。これによりキャリア移動度が高くなり、チャネル抵抗Rchが低減される。
上記のとおり、縦型MOSFETの駆動時の損失を小さくするためには、そのオン抵抗成分のうち、チャネル抵抗RchおよびJFET抵抗RJFETを低減させることが重要である。特許文献1では、縦型MOSFETのチャネル抵抗Rchを低減させる技術が示されているものの、JFET抵抗RJFETを効果的に低減できる手法については示されていない。
本発明は、以上のような問題を解決するためになされたものであり、チャネル抵抗とJFET抵抗を低減させることが可能なSiC半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、SiC基板と、SiC基板上に形成された第1導電型のドリフト層と、ドリフト層の上部に形成され、第1導電型である一対のソース領域と、一対のソース領域間に設けられた、第1導電型のJFET領域と、ドリフト層の上部に、ソース領域のJFET領域側の端部からJFET領域側に形成された一対の第1部分と、ソース領域の下部に第1部分に接して第1部分より深く形成され、第1部分の第2導電型の不純物濃度より高い第2導電型の不純物濃度を有する一対の第2部分と、からなり、それぞれ第2導電型を有する一対のベース領域と、ドリフト層の上面に、一対のソース領域及びベース領域並びにJFET領域を跨ぐようにゲート絶縁膜を介して形成されたゲート電極と、を備える。さらに、第1部分は、表面側より底部側で高い第2導電型の不純物濃度分布を有し、JFET領域は、第1部分よりも深い部分で幅が広い、ことを特徴とする。
本発明に係る半導体装置によれば、JFET領域において第1部分より深い部分へ電流が流れるとき、その電流経路の広がりが大きくなるため当該JFET領域が低抵抗化される。さらに、第1不純物領域の第1部分においてチャネル領域の不純物濃度を低くすれば、チャネル領域でのキャリア移動度が向上し、チャネル抵抗が下がる。従って、半導体装置の駆動時の損失を小さく抑えることができる。
<実施の形態1>
図1は、本発明の実施の形態1に係るSiC半導体装置である縦型MOSFETの構成を示す断面図である。本発明は、pチャネル型およびnチャネル型のいずれのMOSFETにも適用可能であるが、本実施の形態ではnチャネル型のMOSFETに適用した例を示す。
図1は、本発明の実施の形態1に係るSiC半導体装置である縦型MOSFETの構成を示す断面図である。本発明は、pチャネル型およびnチャネル型のいずれのMOSFETにも適用可能であるが、本実施の形態ではnチャネル型のMOSFETに適用した例を示す。
本実施の形態のMOSFETは、n型(第1導電型)の低抵抗のSiC基板1を用いて形成される。ここではSiC基板1として、上面(第1の主面)の面方位が(0001)面であり、4H型のポリタイプを有するものを用いた。
SiC基板1の上面上には、n型のSiCドリフト層2が形成される。SiCドリフト層2の不純物濃度は、例えば5×1015cm-3〜1×1017cm-3程度である。このSiCドリフト層2の上部には、p型(第2導電型)のベース領域3が少なくとも一対形成される。図1では、一対のベース領域3のみを代表的に示している。MOSFETのSiCドリフト層2において、ベース領域3の間の領域は「JFET領域」と呼ばれる。
本実施の形態のベース領域3の各々は、一対のベース領域3の内側部分(JFET領域側の部分)である第1ベース領域3a(第1部分)と、その外側に第1ベース領域3aより深く形成された第2ベース領域3b(第2部分)とから構成される。つまり、JFET領域は、SiCドリフト層2の上面近傍(第1ベース領域3aが形成されている深さ)よりも、その下の部分(第1ベース領域3aよりも深い部分)で、幅が広い形状となる。
第1ベース領域3aの不純物濃度は、第2ベース領域3bの不純物濃度よりも低く設定される。例えば、第1ベース領域3aの不純物濃度は5×1015cm-3以上、5×1018cm-3以下の範囲、第2ベース領域3bの不純物濃度は1×1017cm-3以上、5×1018cm-3以下の範囲に設定される。
ベース領域3内の上部には、n型のソース領域4(第2不純物領域)が形成される。本実施の形態では、ソース領域4は、第2ベース領域3bの上部に、第1ベース領域3aよりも浅く形成される。つまり図1の如く、第1ベース領域3aはJFET領域とソース領域4との間に配設されることとなり、第1ベース領域3aの上部が、当該MOSFETが導通状態になるときに反転層(チャネル層)が形成される「チャネル領域」となる。よってこのチャネル領域の長さ(JFET領域とソース領域4との間隔)が「チャネル長」となる。チャネル領域におけるキャリア移動度を高めるために、第1ベース領域3aの不純物濃度は、その底部から表面に近づくに連れて低下するプロファイルとなっていることが好ましい。
またSiCドリフト層2におけるベース領域3の底部(即ち第2ベース領域3bの底部)の深さ一帯に、当該SiCドリフト層2よりも不純物濃度が高いn型の高濃度層9が形成されている。本実施の形態では、高濃度層9を、SiCドリフト層2の不純物濃度を超える濃度で不純物がイオン注入されたn型の領域として定義し、高濃度層9の厚さはこの定義に基づいて定められるものとする。
例えば、SiCドリフト層2の不純物濃度が1×1016cm-3であった場合、高濃度層9を形成するイオン注入工程において1×1016cm-3を超える濃度でn型不純物(例えばN)が注入された領域が高濃度層9となる。なお、ベース領域3の底部においては、ベース領域3と高濃度層9とのpn接合面から高濃度層9の底面までが、高濃度層9の厚さとなる。高濃度層9の不純物濃度は、第2ベース領域3bとのpn接合面で所望の耐圧が得られるように設定され(詳細は後述する)、例えば5×1015cm-3以上、5×1017cm-3以下に設定される。
SiCドリフト層2の上面には、一対のソース領域4およびベース領域3並びにその間のJFET領域を跨ぐように、酸化珪素のゲート絶縁膜5を介してゲート電極6が配設される。また、ソース領域4の上面にはソース電極7が形成され、SiC基板1の裏面(第2の主面)にドレイン電極8が形成される。
ここで、図1のMOSFETの動作を簡単に説明する。例えば、ゲート電極6に閾値電圧以上の正電圧が印加されると、第1ベース領域3a上部のチャネル領域に反転層(チャネル層)が形成される。この反転層は、ソース領域4とSiCドリフト層2(FET領域)との間に、キャリアである電子が流れる経路となる。ソース電極7からソース領域4および反転層を通ってJFET領域に流れ込んだ電子は、ドレイン電極8に印加された正電圧によって形成される電界に従って、その下の高濃度層9、SiCドリフト層2およびSiC基板1を通過してドレイン電極8に到達する。
このように当該MOSFETは、ゲート電極6に閾値電圧以上の電圧が印加されることにより、ドレイン電極8からソース電極7に電流を流すことが可能な導通状態(以下「オン状態」)となる。
一方、ゲート電極6の電圧が閾値電圧以下のときは、チャネル領域に反転層が形成されないため、ドレイン電極8とソース電極7との間の電流経路は遮断される。よって当該MOSFETは非導通状態(以下「オフ状態」)となる。
上記したように、縦型MOSFETのオン抵抗(オン状態での抵抗)は、チャネル領域の抵抗(チャネル抵抗)Rch、JFET領域の抵抗(JFET抵抗)RJFET、ドリフト層の抵抗Rdrift、コンタクトの抵抗Rcontact等の成分に分けられ、これらのうちオン抵抗の低減に大きく寄与するのはチャネル抵抗RchとJFET抵抗RJFETである。
チャネル抵抗は、チャネル長を短くする程、またチャネル領域でのキャリア(電子)移動度を高くする程、低くできる。本実施の形態のMOSFETでは、チャネル領域は、不純物濃度が比較的低い第1ベース領域3aに属するため、チャネル領域でのキャリア移動度は高い。よってチャネル抵抗は低く抑えられている。
またJFET抵抗は、JFET領域の幅(一対のベース領域3の間の間隔)を広くする程、またJFET領域の不純物密度を高くする程、低くできる。本実施の形態のMOSFETでは、図1の如く第1ベース領域3aよりも深い部分でJFET領域の幅が広くなっており、またその部分の近傍は、n型の高濃度層9が形成されており不純物濃度が高くなっている。従って、JFET領域を通過してドレイン電極8へと向かう電子がSiCドリフト層2内に広がりやすく、JFET抵抗は小さくなる。
このように本実施の形態のMOSFETの構成によれば、オン状態におけるチャネル抵抗及びJFET抵抗を小さくできるため、オン抵抗を低くすることができる。その結果、MOSFET駆動時の損失を小さくすることが可能になる。
一方、オフ状態では、ドレイン電極8に印加される正電圧に起因して、SiCドリフト層2とベース領域3との間のpn接合から空乏層が伸びる。当該pn接合からベース領域3側へと伸びた空乏層がソース領域4に達するとパンチスルー破壊が発生する。また当該pn接合からSiCドリフト層2側へと伸びる空乏層によってJFET領域が空乏化されなければ、ゲート絶縁膜5に高電界が印加されて絶縁破壊が発生する。MOSFETのオフ特性(耐圧特性)としては、当該pn接合からSiCドリフト層2側へと伸びる空乏層が最大になったときに、なだれ破壊が発生することが望ましい。
上記のとおり高濃度層9は、JFET抵抗低減の効果に寄与しており、その不純物濃度を高くする程、また厚さを大きくする程、その効果は大きくなる。しかし高濃度層9は、SiCドリフト層2におけるJFET領域の部分だけでなく、第2ベース領域3bの底部にも形成されている。そのため高濃度層9の不純物濃度が高過ぎたり、厚さが大き過ぎると、SiCドリフト層2(高濃度層9)とベース領域3との間のpn接合からSiCドリフト層2側(高濃度層9側)へと伸びる空乏層の最大幅が小さくなり、所望の耐電圧値よりも低い電圧でなだれ破壊が生じたり、当該pn接合からベース領域3側への空乏層が伸びやすくなるためパンチスルー破壊が生じやすくなるという問題が生じる。このため、高濃度層9の不純物濃度および厚さは、第2ベース領域3bとSiCドリフト層2の構造を考慮して、所望の耐電圧値でpn接合面のなだれ破壊が生じるように決定されることが重要である。
つまり高濃度層9において、JFET領域に形成された部分はJFET領域の低抵抗化に有効であるが、ベース領域3(第2ベース領域3b)の底部に形成された部分は、pn接合の耐圧低下という不利益を招く恐れがある。そのため、高濃度層9の不純物濃度および厚さは、その不利益が最小限に抑えられるように設定されることが重要である。
そこで本実施の形態では、高濃度層9の不純物濃度および厚さは、ソースとドレイン電圧が0Vの状態において、第2ベース領域3bと高濃度層9との間のpn接合から伸びた空乏層によって、第2ベース領域3bの下の高濃度層9が空乏化されるように設定する。つまり当該pn接合に外部から電圧を印加しない状態において、当該pn接合から伸びた空乏層が高濃度層9を突き抜けるように設定する。
なお、本実施の形態のMOSFETの高濃度層9やベース領域3(第1ベース領域3aおよび第2ベース領域3b)の不純物濃度分布は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectroscopy)や、荷電粒子放射化分析法(CPAA:Charged-Particle Activation Analysis)により測定することができる。
ここで、ベース領域3と高濃度層9との間のpn接合に外部から電圧を印加されていない状態における空乏層の幅W0は、次の式で表される。
W0=(2εε0Vbi/q)1/2(NA/ND(NA+ND))1/2 …(1)
上式において、qは電子の電荷、ε0は真空の誘電率、εは半導体の比誘電率であり、NAは第2ベース領域3bの濃度、NDは高濃度層9の濃度、Vbiはビルトイン電圧である。本実施の形態に係るMOSFETの高耐圧を維持するためには、高濃度層9の幅を上記の式(1)から得られるW0よりも狭くすることが重要である。
上式において、qは電子の電荷、ε0は真空の誘電率、εは半導体の比誘電率であり、NAは第2ベース領域3bの濃度、NDは高濃度層9の濃度、Vbiはビルトイン電圧である。本実施の形態に係るMOSFETの高耐圧を維持するためには、高濃度層9の幅を上記の式(1)から得られるW0よりも狭くすることが重要である。
図2(a)は、本実施の形態のMOSFETにおいて、ベース領域3と高濃度層9との間のpn接合に外部から電圧を印加していない状態における当該pn接合からSiCドリフト層2および高濃度層9側へと伸びた空乏層10を示した図である。また図2(b)には、比較の対象として、従来のMOSFETにおける空乏層10を示している。
本実施の形態のMOSFETでは、第1ベース領域3aよりも深い位置でJFET領域の幅が広くなっているため、従来に比べ、JFET領域において空乏層10が形成されていない領域が広い。よって電流が流れる経路の広がりが大きく、JFET領域の低抵抗化が成される。さらに図2(a)の如く、第2ベース領域3b下の高濃度層9の厚さ(第2ベース領域3bと高濃度層9との間のpn接合から高濃度層9の底までの厚さ)が空乏層10より薄くなるように、つまり空乏層10が高濃度層9を突き抜けるように、高濃度層9の不純物濃度および厚さを設定することにより、耐圧の低下を最小限に抑えることができる。
図3〜図10は、実施の形態1に係るMOSFETの製造方法を説明するための工程図である。以下、これらの図に基づき、当該製造方法を説明する。
まず、上面(第1の主面)の面方位が(0001)面であり、4H型のポリタイプを有するSiC基板1を用意し、その上に化学気相堆積(Chemical Vapor Deposition:CVD)法により、不純物濃度が5×1015cm-3〜1×1017cm-3、厚さ5μm〜50μmのn型のSiCドリフト層2をエピタキシャル成長させる(図3)。
続いてSiCドリフト層2の上面から、n型(第1導電型)の不純物であるNをイオン注入して高濃度層9を形成する(図4)。このときのイオン注入エネルギーは、イオン注入の深さがこの後に形成する第2ベース領域3bよりも0.05μm〜2μm程度深くなるように制御(調整)される。このイオン注入工程では、SiCドリフト層2のn型不純物濃度を超える濃度でn型の不純物(ここではN)が注入され、その注入濃度は例えば5×1015cm-3〜5×1017cm-3の範囲とする。上記したように、第2ベース領域3bと高濃度層9との間のpn接合に外部から電圧を印加されていない状態で、当該pn接合から伸びる空乏層が高濃度層9を突き抜けるように、高濃度層9の不純物濃度および厚さを設定することにより、耐圧の低下を最小限に抑えることができる。
ここで、高濃度層9を形成するためのイオン注入における注入濃度プロファイルの一例を示す。図11は、その注入濃度プロファイルのシミュレーション結果である。当該シミュレーションは、不純物がN、注入エネルギーが650〜700keV、不純物注入密度が1×1012cm-2の条件で行われた。
高濃度層9は、SiCドリフト層2の不純物濃度を超える不純物がイオン注入されたn型の領域として定義される。よって図11の注入濃度プロファイルで高濃度層9を形成した場合、例えばSiCドリフト層2の濃度が1×1016cm-3であり、第2ベース領域3bの底部(pn接合)が深さ0.7μmに形成されたとすると、第2ベース領域3bの底部の深さ0.7μm〜0.86μmの領域に、不純物の注入濃度が1×1016cm-3〜6×1016cm-3の高濃度層9が形成されることになる。なお、不純物は第2ベース領域3bの底部以外の領域一帯にも注入されるが、JFET領域の浅い部分の不純物濃度が高くならないように、第2ベース領域3bの底よりも浅い部分における注入濃度は小さい方がよい。
続いて、SiCドリフト層2のJFET領域となる領域上に第1注入マスク11を形成し、それをマスクに用いてSiCドリフト層2にp型(第2導電型)の不純物であるAlをイオン注入することで、第1ベース領域3aを形成する(図5)。なお、第2ベース領域3bおよびソース領域4は、第1ベース領域3aに重複して形成されるため、最終的な構成(図1)において第1ベース領域3aとして残るのは、このとき形成された第1ベース領域3aの一部である。
このときのイオン注入エネルギーは、イオン注入の深さが、この後形成する第2ベース領域3bよりも浅く、SiCドリフト層2の厚さを超えない範囲、例えば0.3μm〜1μm程度となるように制御(調整)される。またAlの注入濃度は、5×1015cm-3〜5×1018cm-3の範囲で、SiCドリフト層2のn型不純物濃度よりも高くする。但し、チャネル領域となる第1ベース領域3aの上部(SiCドリフト層2の上面近傍)では、チャネル抵抗を小さく抑えられるようにAlの注入濃度が低いことが好ましく、その部分ではSiCドリフト層2のn型不純物濃度よりもAlの注入濃度が低くなってもよい。つまりチャネル領域の導電型がn型のいわゆる「蓄積モード」のMOSFETとなってもよい。一方、第1ベース領域3aの深い部分では、SiCドリフト層2と第1ベース領域3aとの間のpn接合から伸びる空乏層によるパンチスルー破壊を抑制するために、Alの注入濃度を高くする。
ここで、第1ベース領域3aを形成するためのイオン注入における注入濃度プロファイルの一例を示す。図12は、その注入濃度プロファイルのシミュレーション結果である。当該シミュレーションは、Alの注入エネルギーが10keV〜350keV、合計不純物注入密度が2×1013cm-2の条件で行われた。この例のように、第1ベース領域3aの浅い部分に注入濃度の低い領域が存在することで、チャネル領域のキャリア移動度を高くすることができ、第1ベース領域3aの深い部分に注入濃度の高い領域が存在するので、第1ベース領域3aのパンチスルー破壊を防止できる。
次に、第1注入マスク11を除去し、その第1注入マスク11を形成した領域(JFET領域上)を含む領域に、第1注入マスクよりも幅が広い第2注入マスク12を形成する(図6)。そして第2注入マスク12をマスクに用いて、p型(第2導電型)の不純物であるAlをSiCドリフト層2にイオン注入することで、第2ベース領域3bを形成する。
このときの注入エネルギーは、注入深さが第1ベース領域3aより深く、SiCドリフト層2の厚さを超えない範囲、例えば0.5μm〜1.5μm程度となるよう制御(調整)される。Alの注入濃度は、この後形成されるソース領域4より深い部分で、1×1017cm-3〜5×1018cm-3の範囲となるようにする。
ここで、第2ベース領域3bを形成するためのイオン注入における注入濃度プロファイルの一例を示す。図13は、その注入濃度プロファイルのシミュレーション結果である。当該シミュレーションは、Alの注入エネルギーが300keV〜500keV、合計不純物注入密度が2.5×1013cm-2の条件で行った。この例では、第2ベース領域3b内の深さの浅い部分におけるAlの注入濃度は低く設定されている。第2ベース領域3b内の浅い部分には、この後の工程でソース領域4が形成されるため、あえてAlを高濃度に注入する必要がないためである。
一方、第2ベース領域3bの底部にはSiCドリフト層2より不純物濃度の高いn型の高濃度層9が形成されているため、第2ベース領域3bは第1ベース領域3aに比較してパンチスルー破壊を起こし易い。そのため、第2ベース領域3bは、第1ベース領域3aよりも深く(厚く)形成する必要がある。
次に、第2ベース領域3bの形成の際に用いた第2注入マスク12を再びマスクとして用い、n型(第1導電型)の不純物であるNをSiCドリフト層2にイオン注入することで、ソース領域4を形成する(図7)。このときの注入エネルギーは、イオン注入の深さが第1ベース領域3aよりも浅くなるように制御(調整)されている。また、Nの注入濃度は、ベース領域3のp型不純物濃度を超える範囲で、例えば1×1018cm-3〜1×1021cm-3とする。
このように、第2ベース領域3bおよびソース領域4の形成工程で用いる第2注入マスク12が、第1ベース領域3aの形成工程で用いる第1注入マスク11より幅が広いため、一対の第1ベース領域3aの間隔は、一対の第2ベース領域3bの間隔および一対のソース領域4bの間隔よりも狭くなる。その結果、一対のベース領域3の内側部分が第1ベース領域3aとして残ることになる。
また第2ベース領域3bの形成工程には、ソース領域4の形成工程と同じ第2注入マスク12が使用されるが、第2ベース領域3bを第1ベース領域3aより浅く形成することで、ソース領域4とSiCドリフト層2との間に第1ベース領域3aまたは第2ベース領域3bが介在することになる(つまりソース領域4をベース領域3の内部に形成することができる)。逆に言えば、第2ベース領域3bを第1ベース領域3aより浅く形成することで、第2ベース領域3bの形成工程とソース領域4の形成工程とで同じ注入マスクを使用でき、製造工程の複雑化を防止できるという効果が得られる。
次に、第2注入マスク12を除去した後(図8)、上記の各工程でイオン注入したN、Alを活性化させるための熱処理(アニール)を、熱処理装置を用いて行う。このアニールは、例えばアルゴン(Ar)ガスなどの不活性ガス雰囲気中で、1300〜1900℃程度の温度、30秒〜1時間程度の処理時間で行う。
そして、ベース領域3およびソース領域4を含むSiCドリフト層2の上面全面を熱酸化して、所定の厚さのゲート絶縁膜5を形成する(図9)。さらにゲート絶縁膜5の上に、導電性の多結晶珪素膜を減圧CVD法により形成し、これをパターニングすることにより、JFET領域およびそれを挟む一対のベース領域3およびソース領域4に跨るゲート電極6を形成する(図10)。
その後、ソース領域4上のゲート絶縁膜5に開口を形成し、その開口内にソース領域4と電気的に接続するソース電極7を形成し、さらにSiC基板1の裏面にドレイン電極8を形成する。以上の工程により、図1に示した縦型MOSFETが完成する。なお、ソース電極7およびドレイン電極8の材料の例としては、Al合金などが挙げられる。
以上の製造方法では、ベース領域3は2回のイオン注入(第1ベース領域3aを形成するイオン注入と第2ベース領域3bを形成するイオン注入)によって形成されるため、注入抜け(注入不良)に起因する素子不良率を低くできるという利点も得られる。
高濃度層9、ベース領域3(第1ベース領域3aおよび第2ベース領域3b)、ソース領域4は、上で説明したものと異なる任意の順番で形成してもよい。但し、同一の第2注入マスク12を用いることができるように、第2ベース領域3bとソース領域4は連続して形成することが好ましい。
なお高濃度層9は、SiCドリフト層2を化学気相堆積法によりエピタキシャル成長させる過程で形成してもよい。その場合、SiCドリフト層2が成長する途中で、ドーピングするn型不純物の濃度を一時的に高めることにより、高濃度層9を形成することができる。
本実施の形態のように、ベース領域3がp型の領域である場合(MOSFETがnチャネル型の場合)には、それを形成するための不純物イオンとしては、アルミニウム(Al)の他、例えばボロン(B)等を用いてもよい。逆に、ベース領域3がn型領域である場合(MOSFETがpチャネル型の場合)には、それを形成するための不純物イオンとして、例えばリン(P)や窒素(N)等を用いればよい。
以下、本実施の形態に係るMOSFETが奏する効果についてまとめるが、それを明確にするために、まずは従来のMOSFET(図2(b))における問題点を説明する。
従来のMOSFETにおいて、高電圧印加時に縦型MOSFETが破壊するケースとしては、ベース領域3とSiCドリフト層2との間のpn接合面で生じるなだれ破壊が生じる場合の他に、ベース領域3でパンチスルー破壊が生じる場合や、MOSFETの終端部分で破壊が生じる場合、ゲート絶縁膜5が高電界により破壊が生じる場合などがある。良好な耐圧特性を実現するためには、ベース領域3とSiCドリフト層2との間のpn接合からSiCドリフト層2側に伸びる空乏層でなだれ破壊が生じることが望ましい。
JFET抵抗を低減するためには、JFET領域の不純物濃度を高く、JFET領域の幅を広く、ベース領域3の深さを浅くすることが望ましい。しかし、高電圧印加時にJFET領域が空乏化されないとゲート絶縁膜5に印加される電界が高くなり、酸化膜破壊が生じてしまう。そのため、JFET領域の不純物濃度および幅は、高電圧印加時にJFET領域が空乏化されるように設定される必要があり、JFET領域の不純物濃度を高めることや幅を広げることには制限がある。
また、ベース領域3の深さを浅くし過ぎると、高電圧印加時にベース領域3でパンチスルー破壊が生じるため問題となる。ベース領域3の不純物濃度を高くすれば、そのパンチスルー破壊を抑制できるが、不純物散乱によりチャネル伝導度(キャリア移動度)が低下し、チャネル抵抗が増加することになる。
つまりJFET抵抗を低減するにはベース領域3を浅くすればよいが、その場合はベース領域3の不純物濃度を高くしなければ高耐圧を確保できない。ところが、ベース領域3の不純物濃度を高くすると、チャネル抵抗が増加してチャネル抵抗が増加する。つまり従来のMOSFETではチャネル抵抗とJFET抵抗の両方を低減させることが困難であった。
その点、本実施の形態のMOSFETでは、一対のベース領域3の内側部分に比較的浅く第1ベース領域3aが形成されているため、ゲート絶縁膜5の直下のJFET領域の幅は従来のMOSFETと同程度である。そのため、高電圧印加時には、ゲート絶縁膜5の直下のJFET領域が空乏化され、ゲート絶縁膜5の破壊が抑制される。
またベース領域3の底部(第1ベース領域3aよりも深い部分)のJFET領域は、その幅が広くなっているため、オン動作時のJFET抵抗が低減される。加えて、ベース領域3の底部(第2ベース領域3bの底部)の深さ一帯に、不純物濃度の高い高濃度層9が形成されているため、JFET領域を流れる電流(電子)の広がりが大きくなり、JFET抵抗がさらに低減される。
また、ベース領域3の深い領域(第1ベース領域3aの底部および第2ベース領域3b)では、不純物濃度を高くしているため、ベース領域3のパンチスルー破壊も抑制される。さらに、ベース領域3の底部の深さのSiCドリフト層2に高濃度層9が形成されていることにより、ベース領域3とSiCドリフト層2(高濃度層9)との間のpn接合面におけるなだれ破壊を制御できるという効果も得られる。なお且つ、チャネル領域となる第1ベース領域3aの浅い部分の不純物濃度を低くしているため、キャリア移動度が高く、チャネル抵抗を低減できる。
このように本実施の形態のMOSFETによれば、JFET抵抗とチャネル抵抗の低減を図りつつ、MOSFETのなだれ破壊特性を改善することができる。つまり動作損失の抑制と高耐圧の両方の効果を得ることができる。
<実施の形態2>
実施の形態1では、SiCドリフト層2とSiC基板1とが同じ導電型を有する構造のMOSFETについて述べたが、本発明は、SiCドリフト層2とSiC基板1とが異なる導電型を有する構造のIGBT(Insulated Gate Bipolar Transistor)に対しても適用可能である。例えば図14に示すように、図1の構成に対し、n型のSiC基板1をp型のSiC基板21に置き換えればIGBTの構成となる。その場合、MOSFETのソース領域4およびソース電極7がそれぞれIGBTのエミッタ領域24(第2不純物領域)およびエミッタ電極27に対応し、MOSFETのドレイン層(SiC基板1)およびドレイン電極8が、それぞれコレクタ層(SiC基板21)およびコレクタ電極28に対応することになる。
実施の形態1では、SiCドリフト層2とSiC基板1とが同じ導電型を有する構造のMOSFETについて述べたが、本発明は、SiCドリフト層2とSiC基板1とが異なる導電型を有する構造のIGBT(Insulated Gate Bipolar Transistor)に対しても適用可能である。例えば図14に示すように、図1の構成に対し、n型のSiC基板1をp型のSiC基板21に置き換えればIGBTの構成となる。その場合、MOSFETのソース領域4およびソース電極7がそれぞれIGBTのエミッタ領域24(第2不純物領域)およびエミッタ電極27に対応し、MOSFETのドレイン層(SiC基板1)およびドレイン電極8が、それぞれコレクタ層(SiC基板21)およびコレクタ電極28に対応することになる。
<実施の形態3>
実施の形態1では、JFET領域を有するMOSFETについて説明したが、本発明はJFETデバイスそのものに対しても適用可能である。図15は、本発明を縦型JFETに適用した例である。
実施の形態1では、JFET領域を有するMOSFETについて説明したが、本発明はJFETデバイスそのものに対しても適用可能である。図15は、本発明を縦型JFETに適用した例である。
図15の如くJFETは、MOSFET(図1)のソース領域4(第2不純物領域)に相当するものを有しておらず、またMOSFETのベース領域3が、JFETのゲート領域33(第1不純物領域)に対応することとなる。そしてゲート電極6はゲート領域33上に形成され(ゲート絶縁膜5は設けられない)、ソース電極7は一対のゲート領域33の間の領域上に形成される。
本実施の形態のJFETにおける一対のゲート領域33は、内側部分で比較的浅い第1ゲート領域33a(第1部分)と、その外側で比較的深い第2ゲート領域33b(第2部分)を備える。高濃度層9は第2ベース領域3bの底部の深さ一帯に形成される。
図15のJFETは、ゲート電極6に閾値電圧より絶対値が大きな負電圧が印加されるとSiCドリフト層2とゲート領域33との間のpn接合から伸びる空乏層によりゲート領域33の間のSiCドリフト層2が空乏化され、ソース電極7とドレイン電極8との間が遮断されてオフ状態となる。またゲート電極6に印加される負電圧の絶対値を閾値電圧より小さくすると、ソース電極7とドレイン電極8との間が導通してオン状態となる。
図15の構成においても、一対のゲート領域33間の深い部分(第1ゲート領域33aよりも深い領域)の幅が広く、さらに第2ゲート領域33bの底部一帯に高濃度層9が形成されているため、ゲート領域33間を流れる電流の広がりが大きくなる。よってJFETのオン抵抗を小さくすることができる。但し、JFETはソース電極7とドレイン電極8との間にいわゆる「チャネル領域」を有さないため、例えばゲート領域33(第1不純物領域)の第1ゲート領域33a(第1部分)の上面近傍の不純物濃度を小さくしても、チャネル抵抗低減の効果は得られない。
1 SiC基板、2 SiCドリフト層、3 ベース領域、3a 第1ベース領域、3b 第2ベース領域、4 ソース領域、5 ゲート絶縁膜、6 ゲート電極、7 ソース電極、8 ドレイン電極、9 高濃度層、10 空乏層、11 第1注入マスク、12 第2注入マスク、21 SiC基板、24 エミッタ領域、27 エミッタ電極、28 コレクタ電極、33 ゲート領域、33a 第1ゲート領域、33b 第2ゲート領域。
Claims (4)
- SiC基板と、
前記SiC基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の上部に形成され、第1導電型である一対のソース領域と、
前記一対のソース領域間に設けられた、第1導電型のJFET領域と、
前記ドリフト層の上部に、前記ソース領域の前記JFET領域側の端部から前記JFET領域側に形成された一対の第1部分と、前記ソース領域の下部に前記第1部分に接して前記第1部分より深く形成され、前記第1部分の第2導電型の不純物濃度より高い第2導電型の不純物濃度を有する一対の第2部分と、からなり、それぞれ第2導電型を有する一対のベース領域と、
前記ドリフト層の上面に、一対の前記ソース領域及び前記ベース領域並びに前記JFET領域を跨ぐようにゲート絶縁膜を介して形成されたゲート電極と、
を備え、
前記第1部分は、表面側より底部側で高い第2導電型の不純物濃度分布を有し、
前記JFET領域は、前記第1部分よりも深い部分で幅が広い、
ことを特徴とする半導体装置。 - 前記第1部分の不純物濃度は、
5×1015cm-3以上、5×1018cm-3以下である
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1部分は、上部が第1導電型である
ことを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記第2部分は、表面側より底部側で高い不純物濃度分布を有する
ことを特徴とする請求項1から請求項3のいずれか1つに記載の半導体装置。
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JP2013179361A true JP2013179361A (ja) | 2013-09-09 |
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-
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