JP2007013087A - 電界効果トランジスタおよびサイリスタ - Google Patents

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Abstract

【課題】耐圧の低下を可及的に防止することを可能にする。
【解決手段】ＳｉＣからなるドレイン領域２と、ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層４と、ドリフト層の表面に設けられたｎ型のＳｉＣからなるソース領域１８と、ソース領域の側部のドリフト層の表面に設けられたＳｉＣからなるチャネル領域１２ａと、チャネル領域上に設けられた絶縁ゲート２２と、ソース領域の底部とドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域１５と、を備えている。
【選択図】図７

Description

本発明は、電界効果トランジスタおよびサイリスタに関する。
シリコンに比べて、広いバンドギャップ、高い絶縁破壊電界強度を有するＳｉＣを半導体層として備えたＳｉＣ絶縁ゲートトランジスタは知られている（例えば、特許文献１参照）。
このようなＳｉＣ絶縁ゲートトランジスタは、例えば高濃度のｐ型の導電性を持つベース領域を低濃度のｎ型エピタキシャル層表面に島状にイオン注入することにより選択的に形成し、そのベース領域の端部の表面に形成された絶縁ゲートに印加したバイアスにより、絶縁ゲート近傍のｐ型ベース領域が反転しｎ型のキャリアを流すチャネル領域を形成する。また、縦型素子の場合、ソース電極に接続されたｐ型ベース領域と、高濃度ｎ型領域に接続されたドレイン領域との間にある低濃度ｎ型エピタキシャル層（ドリフト層）が空乏化することで素子の耐圧を保っている。
ｐ型ベース領域をアルミのイオン注入で形成した場合、アルミはＳｉＣ中での熱拡散がほとんど起きないことから、イオン注入領域の底部は熱工程（活性化アニール）を通しても、ほぼ同じ位置を保っている。その結果、イオン注入工程によって、注入領域の底部（ｎ型エピタキシャル領域との界面に当たる部分）に導入された結晶欠陥が、熱工程を通してもイオン注入領域底部に存在する。このため、トランジスタがオフ状態の時に上記結晶欠陥に強い電界集中が起き、耐圧を劣化させる原因となっていた。
一方、ボロンをｐ型ベース領域形成に用いた場合は、ボロンはＳｉＣ中で熱拡散が起きるため、イオン注入後に熱工程を経ることで、イオン注入領域の底面よりも深い位置までボロンが熱拡散し、イオン注入による結晶欠陥領域を拡散したボロンが覆う形になり、ｎ型エピタキシャル層界面には上記欠陥に起因する電界集中を抑制することができる。
しかし、ボロンのエネルギー準位はアルミのエネルギー準位に比べて深いため、大きな電圧変化（ｄＶ／ｄｔ）がトランジスタに印加された時に、ｐ型ベース領域のボロンが追従できず、一時的にｐ型ベース領域として働かなくなるために、ｐ型ベース領域内の空乏層が過剰に延びてしまう現象、すなわちパンチスルー（ダイナミックパンチスルー）を起こし、耐圧を劣化させてしまう。
そこで、イオン注入による結晶欠陥がｐ型ベース領域とエピタキシャル層との界面に残らず、さらにダイナミックパンチスルーを起こさないｐ型ベース領域を備えた構造が必要とされている。
更に、ボロンはアルミに比べ抵抗が高いため、ｐ型ベース領域をボロンのみで形成した場合、ターンオン−ターンオフに伴うｎ型ドリフト層の空乏層のキャリア（電子）の充放電と、ｐ型ベース領域のホールの充放電が起こった際、ソース電極に接続したｐ型コンタクト領域から絶縁ゲート下部のチャネル領域までに亘るｐ型ベース領域の内部抵抗によりホールの移動が追いつかず、ポテンシャルがバラツキ、安定動作を困難にしてしまう問題があった。
また、ゲート領域をトレンチにし、トレンチ表面に絶縁膜を用いたトレンチＭＯＳＦＥＴや、トレンチＭＯＳＦＥＴにおいて、ドレイン領域をソース領域と異なる導電型にしたトレンチＩＧＢＴという構造があるが、半導体層にＳｉＣを用いた場合、ＳｉＣと絶縁膜の絶縁破壊強度が近いことから、ＳｉＣの動作条件では絶縁膜に非常に高い電界がかかってしまい、絶縁破壊を起こしてしまう。そのため、絶縁膜の電界を緩和するために、絶縁膜の底部にｐ型の電界緩和層を配置することが行われている。しかし、この場合でもｐ型の電界緩和層の形成にｐ型不純物としてアルミ（Ａｌ）を用いると、イオン注入による結晶欠陥に電界が集中してしまい、耐圧が劣化してしまうし、ボロン（Ｂ）を用いるとダイナミックパンチスルーにより、電界が直接絶縁膜にかかってしまい、絶縁破壊を起こしてしまうという問題が起きる。
更に、イオン注入により形成される高濃度ｐ型ベース領域は、イオン注入工程によりベース内部および表面に結晶欠陥が入り、さらに、イオン注入領域の表面は形状が荒れてしまうため、チャネル領域ではキャリアが散乱されてしまい、キャリアの移動度が極端に下がってしまう（数ｃｍ２／（Ｖ・ｓ）〜十数ｃｍ２／（Ｖ・ｓ）程度）。この移動度の低下はチャネル抵抗上昇に繋がる問題であり、表面荒れの少ないチャネル領域を形成することが望まれている。
また、ゲート長の微細化に伴い、ソース領域のｎ型領域との合わせズレによる歩留まり低下が顕著になる問題がおきている。
特開２０００−２８６４１５号公報
本発明は、上記事情を考慮してなされたものであって、耐圧の低下を可及的に防止することのできる電界効果トランジスタおよびサイリスタを提供することを目的とする。
本発明の第１の態様による電界効果トランジスタは、ＳｉＣからなるドレイン領域と、前記ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層と、前記ドリフト層の表面に設けられたｎ型のＳｉＣからなるソース領域と、前記ソース領域の側部の前記ドリフト層の表面に設けられたＳｉＣからなるチャネル領域と、前記チャネル領域上に設けられた絶縁ゲートと、前記ソース領域の底部と前記ドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域と、を備えていることを特徴とする。
また、本発明の第２の態様による電界効果トランジスタは、ＳｉＣからなるドレイン領域と、前記ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層と、前記ドリフト層に設けられたＳｉＣからなるチャネル領域と、前記チャネル領域上に設けられたｐ型のＳｉＣからなるゲート領域と、前記ゲート領域に接続して設けられたゲート電極と、前記チャネル領域に隣接して設けられたソース領域と、前記ソース領域の底部と前記ドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域と、を備えていることを特徴とする。
なお、前記ゲート領域は２種類のｐ型不純物を含むＳｉＣからなり、ボロンを含む領域の前記ドレイン層に最も近い面がアルミを含む領域の前記ドレイン層に最も近い面と同じ位置にあるかまたは深い位置にあってもよい。
なお、前記ベース領域と電気的に接続するｐ型のコンタクト領域が前記ソース領域に設けられていてもよい。
なお、前記ベース領域の２種類のｐ型不純物はボロンおよびアルミであり、ボロンを含む領域の前記ドレイン層に最も近い面がアルミを含む領域の前記ドレイン層に最も近い面と同じ位置にあるかまたは深い位置にあってもよい。
なお、前記ｐ型のベース領域またはゲート領域のボロンを含む領域の側部および上部の少なくともいずれかに、前記ボロンを含む領域よりも炭素の濃度が高い領域を有していてもよい。
なお、前記ソース領域上にこのソース領域に接続するソース電極が設けられ、前記ソース電極の下面の面積は、前記ｐ型のベース領域のアルミを含む領域の膜面面積よりも小さく、前記ソース電極側から前記ｐ型のベース領域をみたときに、前記ソース電極は前記ｐ型のベース領域のアルミを含む領域内に位置してもよい。
なお、前記チャネル領域はｐ型であってもよい。
なお、前記チャネル領域はｎ型であってもよい。
なお、前記チャネル領域はエピタキシャル層であってもよい。
なお、前記チャネル領域と前記ｐ型のベース領域との間にボロンを含む ｐ型の層が設けられていてもよい。
なお、前記アルミを含む領域の前記ゲート電極と反対側にはボロンを含む領域を備えていてもよい。
なお、前記ドレイン領域はｎ型であってもよい。
なお、前記ドレイン領域はｐ型であってもよい。
また、本発明の第３の態様によるサイリスタは、カソード電極上に設けられたＳｉＣからなるｎ型層と、前記ｎ型層上に設けられたＳｉＣからなるアルミを含む第１の層と、前記アルミを含む第１の層上に設けられたＳｉＣからなるボロンを含む第２の層と、前記ボロンを含む第２の層上に設けられたＳｉＣからなるｎ型ドリフト層と、前記ｎ型ドリフト層上に設けられたボロンを含む第３の層および前記ボロンを含む第３の層上に設けられたアルミを含む第４の層を有するｐ型領域と、前記ｐ型領域上に形成されたアノード電極と、前記ｎ型ドリフト層上に設けられたゲート電極と、前記ｎ型ドリフト層に設けられ前記ゲート電極と接続するｎ型領域とを備え、前記アノード電極の下面の面積は、前記アルミを含む第１および第４の層の膜面面積よりも小さく、前記アノード電極側から前記アルミを含む第１および第４の層をみたときに、前記アノード電極は前記アルミを含む第１および第４の層内に位置することを特徴とする。
本発明によれば、耐圧が低下するのを可及的に防止することができる。
本発明の実施形態を以下に図面を参照して詳細に説明する。
（第１実施形態）
本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタ（電界効果トランジスタ）を図１（ａ）乃至図８を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタは、ｎ型ドリフト層に対して主接合を形成するｐ型ベース領域がアルミとボロンの２元素を含んでいるＳｉＣ半導体層からなっており、主にアルミを含むアルミ領域の少なくとも底面がボロンを含む領域によって覆われた構成となっている。すなわち、アルミの深さ方向の濃度プロファイルがボロンの深さ方向のプロファイルと同じかまたは浅くなるように形成されている。
本実施形態のＳｉＣ絶縁ゲートトランジスタの構成を、製造工程を示す図１（ａ）乃至７を参照して説明する。まず、図１（ａ）に示すように、低抵抗のｎ型のＳｉＣ基板２を準備し、このＳｉＣ基板２上に、ドリフト領域となる不純物濃度が１×１０１６ｃｍ−３のｎ型エピタキシャル層４を１０μｍ成長させる（図１（ｂ）参照）。基板濃度と厚さに関しては、目的設計に依存する。例えば４Ｈ−ＳｉＣ（０００１）のユニポーラ素子を作る際、その目標耐圧Ｖ［Ｖ］とドリフト層最適濃度Ｎ（ｃｍ−３）の関係は、Ｎ＝１．７０×１０２０×Ｖ−１．３０３で表され、目標耐圧Ｖとドリフト層最適厚さＷ（ｃｍ）の関係はＷ＝１．９４×１０−７×Ｖ１．１５１７で表される。同様に、４Ｈ−ＳｉＣ（１１−２０）のユニポーラ素子を作る際の目標耐圧とドリフト層最適濃度の関係はＮ＝８．００×１０１９×Ｖ−１．３０３、ドリフト層最適厚さの関係はＷ＝２．８２×１０−７×Ｖ１．１５１７であり、６Ｈ−ＳｉＣ（０００１）のユニポーラ素子を作る際の目標耐圧Ｖとドリフト層最適濃度Ｎの関係は２．６２×１０２０×Ｖ−１．３２３、ドリフト層最適厚さＷの関係は１．５７×１０−７×Ｖ１．１６１７で表される。ここで、４Ｈ、６ＨとはＳｉＣ単結晶の多形を表しており、４Ｈは４回周期の六方晶、６Ｈは６回周期の六方晶である。また、（０００１）および（１１−２０）は結晶の方位を表している（参考文献：荒井和雄、吉田貞史共編 ＳｉＣ素子の基礎と応用 オーム社 平成１５年 第１版第１刷）。例えば、１２００Ｖを目標耐圧とした時の厚さは６．８μｍ、濃度は１．７×１０１６（ｃｍ−３）となる。
また、ドリフト層厚さとは、低抵抗基板表面に成膜されたエピタキシャル層底部から、主接合部分までの厚さを示しており、本明細書ではエピタキシャル層底部からｐ型のベース領域界面までの厚さとなる。そのため、主接合より上部にゲート領域やソース領域の不純物領域が存在する場合は、ドリフト層厚さ＋上部不純物領域厚さが要求されるエピタキシャル層厚さとなる。
さらに、一般的には目標耐圧を達成する素子の歩留まりの向上と、順方向特性および動特性の向上を狙い、ドリフト層厚を最適ドリフト層厚の±５０％（より好ましくは±２０％）、ドリフト層濃度を最適ドリフト層濃度の±５０％（より好ましくは±２０％）の範囲で最適化をはかる。
ＳｉＣ基板２がドレインとなる。エピタキシャル層４が形成された基板２を硫酸と過酸化水素水の混酸で基板２およびエピタキシャル層４に付着した有機汚れを除去し、純水によりリンスする。続いて、希塩酸と過酸化水素水との混酸で基板２およびエピタキシャル層４に付着した金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板２およびエピタキシャル層４の表面の自然酸化膜を除去し、純水によりリンスする。その後、基板２およびエピタキシャル層４を酸素雰囲気で、９００℃〜１２００℃で５分から４時間加熱し、エピタキシャル層４の表面を酸化し犠牲酸化膜（図示せず）を形成する。本実施形態では１１００℃において２時間加熱する。この犠牲酸化膜は後の工程で形成されるイオン注入用マスクとなる酸化膜との密着性をあげるために形成するものであり、さらに、次工程のメタルマスクにより、基板表面が金属で汚染されるのを防ぐ役割がある。
次に、エピタキシャル層４の上面に、上記犠牲酸化膜を介してイオン注入用マスクとなるメタル層（図示せず）を成膜し、このメタル層上にレジスト（図示せず）を塗布し、このレジストを、フォトリソグラフィー技術を用いてパターニングすることにより、終端構造となるリサーフ領域およびガードリング領域に対応する領域に開口を有するレジストパターンを形成する。このレジストパターンをマスクとして、上記メタル層をパターニングし、イオン注入用のマスクを形成する。このイオン注入マスクを用いて、総ドーズ量１．０×１０１２ｃｍ−２〜１．０×１０１５ｃｍ−２、最大加速エネルギー５０ｋｅＶ〜５００ｋｅＶの条件でアルミイオンの多段注入を行い、リサーフ領域、ガードリング領域を形成する。本実施形態では、総ドーズ量１．５×１０１３ｃｍ−２、最大加速エネルギー３００ｋｅＶの条件で、リサーフ領域、ガードリング領域を形成している。その後、硫酸と過酸化水素水の混酸で、基板表面に付着したレジストなどの有機物と、イオン注入マスクを除去し、純水によりリンスする。
次に、反応性スパッタやＣＶＤ(Chemical Vapor Deposition)などを用いて、上記犠牲酸化膜上にイオン注入マスクとなる酸化膜を２μｍ成膜する。その後、この酸化膜上にレジストを塗布し、レジストをパターニングすることにより、レジストパターンを形成する。このレジストパターンをマスクとしてＲＩＥ(Reactive Ion Etching)を用いて酸化膜をパターニングすることにより、エピタキシャル層４のｐ型コンタクト領域形成部分上に開口７を有する酸化膜マスク６を形成する（図１（ｃ）参照）。この酸化膜マスク６を用いて、エピタキシャル層４の表面に最大加速エネルギー１００ｋｅＶ〜５００ｋｅＶ、例えば３００ｋｅＶでＡｌイオンの多段注入をし、ｐ型コンタクト領域８を形成する（図１（ｃ）参照）。このｐ型コンタクト領域８は、深さが０．５μｍ程度でＡｌ濃度は１×１０１８ｃｍ−２〜１×１０２１ｃｍ−３程度、例えば１×１０２０ｃｍ−３のボックスプロファイルを有するように形成する。
次に、基板２の裏面に総ドーズ量５×１０１３ｃｍ−２〜１×１０１７ｃｍ−２、例えば７×１０１５ｃｍ−２、最大加速エネルギー２００ｋｅＶで、Ｐ（リン）イオンの多段注入を行い、裏面電極用のオーミックコンタクト領域（図示せず）を形成する。
次に、酸化膜マスク６および上述の犠牲酸化膜を希フッ酸などで剥離した後、後の工程で形成されるｐ型ベース領域上に開口１１を有する、膜厚が２μｍの酸化膜マスク１０を形成する（図２（ａ）参照）。なお、この酸化膜マスク１０としては、酸化膜マスク６を剥離せずに、酸化膜マスク６の開口７を広げて開口１１とした酸化膜マスク６を用いてもよい。
次に、酸化膜マスク１０を用いて、ボロンイオンの多段注入を行い、ボロン注入領域１２を形成する（図２（ｂ）参照）。このボロン注入領域１２はイオン注入濃度１×１０１６〜１×１０２０ｃｍ−３、例えば１×１０１８ｃｍ−３で、最大加速エネルギー２００ｋｅＶ〜８００ｋｅＶ、例えば４００ｋｅＶで１μｍ程度の深さまでボックスプロファイルを有するように形成する。なお、ボロン注入領域１２は基板表面から１μｍ程度の深さまでボックスプロファイルを有しても良いが、ボロンは後工程の活性化アニールにより熱拡散をすることから、基板表面から０．３μｍ〜０．５μｍ程度の領域にはイオン注入をする必要はない。基板表面から０．３μｍ〜０．５μｍのボロンがイオン注入されない領域を形成することにより、後の工程でｎ型ソース領域形成の際（図４（ａ）参照）に、基板表面に高濃度のｎ型ソース領域を形成することができ、オン抵抗を軽減させることができる。また、ボロンの熱拡散を考慮に入れ、拡散後にアルミ注入領域よりも深くボロン領域が達すればよいことから、ボロンのイオン注入の最大加速エネルギーは３２０ｋｅＶ程度でもかまわない。
次に、酸化膜マスク１０を用いてアルミイオンの多段注入を行い、ボロン注入領域１２の底部に高濃度アルミ注入領域１４を形成する（図３（ａ）参照）。高濃度アルミ注入領域１４はイオン注入濃度１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３、例えば１×１０２０ｃｍ−３で、加速エネルギー１００ｋｅＶ〜８００ｋｅＶ、例えば３００ｋｅＶ〜４００ｋｅＶで０．５μｍ〜０．７μｍ程度の深さまでボックスプロファイルを有するように形成する。この高濃度アルミ注入領域１４はｐ型コンタクト領域８の部分と接続している（図３（ａ）参照）。ここでアルミはボロンよりも浅い領域にイオン注入されているが、相対的な深さ位置はこれに限定されない。最終的にボロンの拡散領域の方がアルミよりも深くなればよい。また、この工程により形成された高濃度アルミ領域１４は、後の工程で形成されるソースコンタクト領域となる高濃度ｎ型領域１８（図４（ａ）参照）の底部を保護するように配置されている。これは、ｐ型領域の形成に用いたボロンがダイナミックパンチスルーにより、ｐ型の機能を果たさなくなってしまった場合に起きてしまう、ソース−ドレイン短絡を防ぐためである。
次に、酸化膜マスク１０を除去せずに基板表面にアルミ膜１６を１μｍ程度成膜する（図３（ｂ）参照）。その後、アルミ膜１６をフォトリソグラフィー技術を用いてパターニングし、ｎ型ソースコンタクト領域となる領域上に開口１７を有するアルミ膜マスク１６ａ、１６ｂを形成する（図３（ｃ）参照）。なお、アルミ膜１６のパターニングには塩素系のガスを用いたＲＩＥを使用する。本実施形態においては、図３（ｃ）では酸化膜マスク１０上にアルミ膜１６ｂを残しているが、必ずしも酸化膜マスク１０上にアルミ膜１６ｂが残っている必要はなく、酸化膜マスク１０だけであってもｎ型ソースコンタクト領域を形成するイオン注入工程でのイオン注入阻止機能は充分に有する。また、ｐ型コンタクト領域８上にアルミ膜マスク１６ａを残すようにアルミ膜１６をパターニングしているが、アルミ膜マスク１６ａは必ずしもｐ型コンタクト領域８と同一寸法である必要はない。
次に、アルミ膜マスク１６ａを用いて、ｎ型不純物イオン（例えばリンイオン）の多段注入を行い、ｎ型ソース領域１８を形成する（図４（ａ）参照）。ｎ型ソース領域１８は、イオン注入濃度１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３、例えば１×１０２０ｃｍ−３、最大加速エネルギー１００ｋｅＶ〜４００ｋｅＶ、例えば２００ｋｅＶで０．４μｍ程度の深さまでボックスプロファイルを有するように形成する。続いて、基板２の裏面にリンイオンを注入し、ｎ型ドレインコンタクト領域２０を形成する（図４（ａ）参照）。なお、ｎ型不純物はリンの他に窒素（Ｎ）を用いてもよい。
次に、基板を、硫酸と過酸化水素水の混酸で洗浄し、アルミ膜マスク１６ａ、１６ｂや基板に付着したレジストを除去した後、純水によりリンスする。ついで、希塩酸と過酸化水素水の混酸で基板に付着した微量の金属不純物を除去し、純水によりリンスする。そして、最後に希フッ酸により基板表面の酸化膜マスク１０を除去し、純水によりリンスする。なお、酸化膜マスク１０が酸化膜マスク６の開口を広げたものである場合は、酸化膜マスクの除去の際に、エピタキシャル層４の表面に形成された犠牲酸化膜も同時に除去される。このようにして洗浄が終了した基板を誘導加熱型の活性化アニール炉に導入し、到達真空度１×１０−４Ｐａまで真空にした後、不活性ガスであるＡｒで満たし、１５００℃〜１８００℃、５分〜２時間の活性化アニールを行う。ここでは、１６００℃、５分間の活性化アニールを行う。これによりボロン注入領域１２からボロンが熱拡散され、アルミ注入領域１４を覆う低抵抗のボロン拡散領域１２ａと、アルミ注入領域１４とからなるｐ型ベース領域１５が形成される（図４（ｂ）参照）。このとき、ｎ型ソース領域１８の側部にも、ボロン注入領域１２からボロンが熱拡散されてボロン拡散領域１２ｂが形成され、このボロン拡散領域１２ｂが後述するようにチャネル領域１３となる。
次に、再び基板表面を熱酸化した後に、図４（ｃ）に示すように、ＣＶＤにより基板表面にシリコン酸化膜（ＳｉＯ２）膜２２を成膜し、Ａｒ雰囲気中１０００℃でシリコン酸化膜２２をシンターする。その後、シリコン酸化膜２２上にソース領域上に開口２４ａを有するレジストパターン２４を形成する（図４（ｃ）参照）。
次に、このレジストパターン２４をマスクとしてバッファードフッ酸によりシリコン酸化膜をエッチングし、レジストパターン２４の開口２４ａよりも大きな開口２２ａをシリコン酸化膜２２に形成する（図５（ａ）参照）。エッチングにより残存したシリコン酸化膜２２は絶縁ゲート膜として機能する。絶縁ゲート膜２２下のボロン拡散領域１２ｂ、すなわちソース領域１８の側部のボロン拡散領域１２ｂがチャネル領域１３となる
次に、電子銃蒸着、スパッタなどによりＮｉ膜２６を４０ｎｍ成膜した後（図５（ｂ）参照）、アセトンによりレジストパターン２４を除去し、これと同時にレジストパターン２４上に成膜されたＮｉ膜をリフトオフすることにより、ソース領域に選択的にソース電極となるＮｉ膜２６を形成する（図５（ｃ）参照）。その後、Ａｒ雰囲気中１０００℃、１分間のシンターを行い、ソース領域をオーミックコンタクトさせる。
次に、リソグラフィー技術を用いて、絶縁ゲート膜２２上にのみＴｉからなるゲート電極２８を形成する。（図６参照）。続いて、基板表面をレジストで保護し、基板裏面のｎ型コンタクト領域２０に接するようにＴｉ／Ｎｉ／Ａｕからなる裏面電極３０を形成する（図７参照）。その後、パッシベーション膜（図示せず）で保護することにより、ＳｉＣ絶縁ゲートトランジスタを完成する。なお、図７においては、１つのソース電極２６と２つのゲート電極２８しか示していないが、ソース電極２６とゲート電極２８が交互に形成された構成となっている。すなわち、図７の右側のゲート電極２８の右側には図７の中央に示すソース電極、ｐ型コンタクト領域、ソース領域、ｐ型ベース領域が形成され、左側のゲート電極２８の左側には図７の中央に示すソース電極、ｐ型コンタクト領域、ソース領域、ｐ型ベース領域が形成された構成となっている。
本実施形態においては、ｐ型ベース領域１５の形成は、まず、図８（ａ）に示すようにドリフト領域となるｎ型エピタキシャル層４にマスク（図示せず）を用いてボロンイオンの注入領域１２を形成し、続いて、同じマスクを用いてアルミイオンの注入領域１４を形成した後、更に同じマスクを用いてｎ型不純物を注入し、ソース領域１８を形成し（図８（ｂ）参照）、図８（ｃ）に示すように熱処理によりアルミ注入領域１４の底部よりも深くボロンイオンを拡散させボロン拡散領域１２ａを形成している。このため、ボロン拡散領域１２ａが、アルミイオンの注入による欠陥部３２（アルミ注入領域１４の底部）を覆うことになり、ドリフト領域４とベース領域１５との界面におけるイオン注入による結晶欠陥に集中する電界を緩和することが可能となり、耐圧の劣化を抑制することができる。
また、ボロン拡散領域１２ａとソース領域１８との間に、ソース電極２６の下面の面積よりも広い面積を有しかつソース電極２６を下から覆うようにアルミ注入領域１４が設けられているため、ダイナミックパンチスルーを抑制することができるとともに、ターンオン−ターンオフに伴うｎ型ドリフト層の空乏層のキャリア（電子）の充放電と、ｐ型ベース領域のホールの充放電が起こった際のポテンシャルのバラツキを抑制することができる。
更に、ソース領域１８を形成するｎ型導電性不純物（リン、窒素等）はＳｉＣ中での熱拡散係数がボロンよりも小さく、これらｎ型導電性を持つイオン注入と、ボロンのイオン注入を同じイオン注入マスクを用いて行い、その後の熱工程によりボロンを熱拡散させた場合、常にソース領域となるｎ型導電性不純物領域１８がボロンのｐ型ベース領域１５の内側にセルフアライン的に配置され、合わせズレを抑制することができる。
また、ボロンの拡散によって得られた絶縁ゲート膜２２下のｐ型領域１３をチャネル領域として用いていることにより、チャネル部分での結晶欠陥が抑制され、キャリアの散乱を抑制することができるので、低いオン抵抗を実現することができる。
なお、本実施形態ではアルミ、ボロン、リンを、同一マスクを用いてイオン注入したが、必ずしも同じマスクを用いる必要はない。
（第２実施形態）
次に、本発明の第２実施形態によるＳｉＣ絶縁ゲートトランジスタを図９を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴ(Insulated Gate Bipolar Transistor)であって、第１実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第１実施形態と同様の効果を奏することは云うまでもない。
なお、上記第１および第２実施形態では、すべてボロンがアルミの不純物領域よりも深く拡散した場合を説明したが、耐圧の設計により、必ずしもアルミの不純物領域よりもボロンが深く拡散している必要はない。
（第３実施形態）
本発明の第３実施形態によるＳｉＣ絶縁ゲートトランジスタを図１０乃至図１６を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタの断面を図１０に示し、製造工程断面を図１１乃至図１６に示す。
本実施形態のＳｉＣ絶縁ゲートトランジスタは、図７に示す第１実施形態のＳｉＣ絶縁ゲートトランジスタにおいて、ソース電極２６とゲート電極２８が交互に形成された構成において、ゲート電極を中心に描かれている。図7ではソース電極が中心として描かれている。そして、ゲート電極２８を挟んで隣接するｐ型ベース領域１５の端面間領域上に、窒素（Ｎ）が注入されたｎ型領域３２が形成された構成となっている。このｎ型領域３２とソース領域１８との間の領域がｐ型不純物を含んだエピタキシャル成長によって形成されるチャネル領域１３となっている。
したがって、本実施形態のＳｉＣ絶縁ゲートトランジスタは、第１実施形態と同様に、ｎ型ドリフト層４に対して主接合を形成するｐ型ベース領域１５がアルミとボロンの２元素を含んでいるＳｉＣ半導体層からなっており、主にアルミを含むアルミ領域１４の少なくとも底面がボロンを含む領域１２ａによって覆われた構成となっている。すなわち、アルミの深さ方向の濃度プロファイルがボロンの深さ方向のプロファイルと同じかまたは浅くなるように形成されている。
また、第１実施形態と同様に、ダイナミックパンチスルーを防止するため、アルミ領域１４は、膜面面積がソース電極２６の下面の面積よりも大きく、素子表面から投影したソース電極２６の陰影が必ずアルミ領域１４内に収まる構造であり、さらに、ソース電極２６とｐ型コンタクト領域８およびソース領域１８との接触面積よりもアルミ領域１４の膜面面積が大きく、素子表面から投影したソース電極２６とソース領域１８との陰影が必ずアルミ領域１４内に収まる構造となっている。
上述したように本実施形態においては、チャネル領域１３がｐ型のエピタキシャル層からなっている。本実施形態と異なり、結晶欠陥を多く含んだイオン注入によるｐ型領域をチャネルとして用いると、ゲートにバイアスを印加して反転層を形成してオン状態にした際、反転領域では、結晶欠陥により電子の散乱がおき、移動度が低下してしまい、オン抵抗を上昇させてしまう問題が生じる。したがって、本実施形態のように、ｐ型のチャネル領域をエピタキシャル層で形成すると、結晶欠陥が大幅に低減されオン抵抗の上昇を抑制することができる。
次に、本実施形態のＳｉＣ絶縁ゲートトランジスタの製造方法を図１１乃至図１７を参照して説明する。
まず、図１１に示すように、ｎ型ＳｉＣからなる基板２上に低濃度のｎ型エピタキシャル層４を成長させ、このｎ型エピタキシャル層４の表面に、ボロンおよび、アルミイオンの多段注入を行い、ボロン領域１２ａおよびアルミ領域１４からなるｐ型ベース領域１５を形成する。
ボロン注入領域はイオン注入濃度１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３、例えば１×１０１８ｃｍ−３で、最大加速エネルギー２００ｋｅＶ〜８００ｋｅＶ、例えば４００ｋｅＶで１μｍ程度の深さまでボックスプロファイルを有するように形成する。なお、ボロン注入領域は基板表面から１μｍ程度の深さまでボックスプロファイルを有しても良いが、ボロンは後工程の活性化アニールにより熱拡散をすることから、基板表面から０．３μｍ〜０．５μｍ程度の領域にはイオン注入をする必要はない。また、ボロンの熱拡散を考慮に入れ、拡散後にアルミ注入領域１４よりも深くボロン領域１２ａが形成されればよいことから、ボロンイオン注入の最大加速エネルギーは３２０ｋｅＶ程度でもかまわない。
ボロン注入領域を形成した後、アルミの多段注入を行い、ボロン注入領域の底部に高濃度アルミ注入領域１４を形成する。高濃度アルミ注入領域１４はイオン注入濃度１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３、例えば１×１０２０ｃｍ−３で、加速エネルギー１００ｋｅＶ〜８００ｋｅＶ、例えば３００ｋｅＶ〜４００ｋｅＶで０．５μｍ〜０．７μｍ程度の深さまでボックスプロファイルを有するように形成する。ここでアルミはボロンよりも浅い領域にイオン注入されているが、相対的な深さ位置はこれに限定されない。最終的にボロンの拡散領域の方がアルミ注入領域１４よりも深くなればよい。また、この工程により形成された高濃度アルミ領域１４は、後の工程で形成されるソース領域１８となる高濃度ｎ型領域の底部を保護するように配置されている。これは、ｐ型ベース領域１５に用いたボロンがダイナミックパンチスルーにより、ｐ型の機能を果たさなくなってしまった場合に起きてしまう、ソース−ドレイン短絡を防ぐためである。
次に、図１２に示すように、基板表面に、エピタキシャル成長によりｐ型のＳｉＣからなるｐ型エピタキシャル層１３を形成する。続いて、図１３に示すように、エピタキシャル成長させたｐ型層１３の表面から、選択的にＡｌイオンを注入し、アルミ領域１４とコンタクトするコンタクト領域８を形成する。
次に、ｐ型エピタキシャル層１３に選択的にリンイオンの注入を行い、ソース領域となるｎ型領域１８を形成する（図１４）。その後、例えば窒素（Ｎ）を用いて選択的にイオン注入することにより、チャネルに隣接する領域をｎ型領域３２にする（図１５）。なお、イオン注入は領域３２の導電型がｎ型になる程度に行う。
次に、裏面のオーミックコンタクトを低減させるために、裏面にリンイオンを高濃度で注入した後、イオン注入した不純物イオンを活性化させるためにアニールを施し、コンタクト領域２０を形成する（図１６）。その後、基板表面にゲート絶縁膜２２を成膜し、選択的にソース電極２６およびゲート電極２８を形成するとともに、基板の裏面にドレイン電極３０を形成し、第３実施形態のＳｉＣ絶縁ゲートトランジスタを得る（図１６）。
なお、ソース電極２６とｐ型ベース領域１５とを接続するコンタクト領域８は、図１３に示すようにＡｌイオンを注入して形成したが、ソース電極２６がコンタクトする部分の基板表面はｐ型エピタキシャル層１３となっているので、必ずしもＡｌイオンを注入する必要はない。
また、本実施形態の一変形例として、図１７に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。この場合、ｐ型エピタキシャル層１３にＡｌをイオン注入してコンタクト領域８を形成する代わりに、ソース領域１８を形成した後、ｐ型エピタキシャル層１３の一部をエッチングし、その後、ソース電極２６を形成すればよい。
以上説明したように、本実施形態およびその変形例によれば、第１実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。また、第１実施形態と同様に、ターンオン−ターンオフに伴うｎ型ドリフト層の空乏層のキャリア（電子）の充放電と、ｐ型ベース領域のホールの充放電が起こった際のポテンシャルのバラツキを抑制することができる。
（第４実施形態）
次に、本発明の第４実施形態によるＳｉＣ絶縁ゲートトランジスタを、図１８を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴであって、第３実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第３実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第５実施形態）
本発明の第５実施形態によるＳｉＣ絶縁ゲートトランジスタを、図１９を参照して説明する。
本実施形態のＳｉＣ絶縁ゲートトランジスタは、第３実施形態において、ｐ型領域１３およびｎ型領域３２をｎ型層３４とした構成となっている。この構造におけるオフ状態は、熱平衡状態でのゲート絶縁膜２２からの空乏層の伸び、または、積極的にゲート電極２８に負バイアスを印加し空乏層をチャネル部分３４に伸ばすことにより、電流をカットオフしている。オン状態では、チャネル領域３４の空乏層を縮めることで電流を通すか、積極的にゲートに正バイアスを印加することで、ゲート絶縁膜２２の近傍に蓄積領域を形成し、さらなるオン抵抗低減を図ることができる。
したがって、本実施形態のＳｉＣ絶縁ゲートトランジスタは、第３実施形態と同様に、ｎ型ドリフト層４に対して主接合を形成するｐ型ベース領域１５がアルミとボロンの２元素を含んでいるＳｉＣ半導体層からなっており、主にアルミを含むアルミ領域１４の少なくとも底面がボロンを含む領域１２ａによって覆われた構成となっている。すなわち、アルミの深さ方向の濃度プロファイルがボロンの深さ方向のプロファイルと同じかまたは浅くなるように形成されている。
また、第１実施形態と同様に、ダイナミックパンチスルーを防止するため、アルミ領域１４は、膜面面積がソース電極２６の下面の面積よりも大きく、素子表面から投影したソース電極２６の陰影が必ずアルミ領域１４内に収まる構造であり、さらに、ソース電極２６とｐ型コンタクト領域８およびソース領域１８との接触面積よりもアルミ領域１４の膜面面積が大きく、素子表面から投影したソース電極２６とソース領域１８との陰影が必ずアルミ領域１４内に収まる構造となっている。
なお、本実施形態のＳｉＣ絶縁ゲートトランジスタの形成は、まず、図２０に示すように、イオン注入のみで、ボロン領域１２ａおよびアルミ領域１４からなるｐ型ベース領域１５をｎ型ドリフト層４内に形成する。このイオン注入の際に、基板表面がｎ型の導電型を保てるエネルギーを選択すればよい。その後は、ｐ型エピタキシャル層１３およびｎ型領域３２の形成工程を省略する以外は第３実施形態の製造工程と同様にして形成すればよい。
また、第３実施形態で説明したと同様に、ｐ型ベース領域１５のアルミ領域１４とソース電極２６を接続するコンタクト領域８の形成のためのＡｌのイオン注入は必ずしも必要ではない。
また、本実施形態の一変形例として、図２１に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。この場合、ｐ型エピタキシャル層１３にＡｌをイオン注入してコンタクト領域８を形成する代わりに、ソース領域１８を形成した後、ｎ型層３４の一部をエッチングし、その後、ソース電極２６を形成すればよい。
以上説明したように、本実施形態およびその変形例によれば、第１実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第６実施形態）
次に、本発明の第６実施形態によるＳｉＣ絶縁ゲートトランジスタを、図２２を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴであって、第５実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第５実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第７実施形態）
本発明の第７実施形態によるＳｉＣ絶縁ゲートトランジスタを、図２３を参照して説明する。
本実施形態のＳｉＣ絶縁ゲートトランジスタは、第５実施形態において、ｎ型層３４をｎ型エピタキシャル層３６に置き換えた構成となっている。このため、オン、オフの動作原理は第５実施形態と変わらない。
第５実施形態では、ｐ型ベース領域１５を形成する際にイオン注入を用いたことにより、基板表面にイオン注入による欠陥が残ってしまう。これにより、キャリアの散乱が増えてしまい、移動度が低下し、オン抵抗が上がってしまう問題がある。しかし、第７実施形態のように、チャネル領域をｎ型のエピタキシャル再成長させることにより形成すれば、欠陥密度が低減し、オン抵抗上昇を抑制させることができる。
したがって、本実施形態のＳｉＣ絶縁ゲートトランジスタは、第５実施形態と同様に、ｎ型ドリフト層４に対して主接合を形成するｐ型ベース領域１５がアルミとボロンの２元素を含んでいるＳｉＣ半導体層からなっており、主にアルミを含むアルミ領域１４の少なくとも底面がボロンを含む領域１２ａによって覆われた構成となっている。すなわち、アルミの深さ方向の濃度プロファイルがボロンの深さ方向のプロファイルと同じかまたは浅くなるように形成されている。
また、第１実施形態と同様に、ダイナミックパンチスルーを防止するため、アルミ領域１４は、膜面面積がソース電極２６の下面の面積よりも大きく、素子表面から投影したソース電極２６の陰影が必ずアルミ領域１４内に収まる構造であり、さらに、ソース電極２６とｐ型コンタクト領域８およびソース領域１８との接触面積よりもアルミ領域１４の膜面面積が大きく、素子表面から投影したソース電極２６とソース領域１８との陰影が必ずアルミ領域１４内に収まる構造となっている。
なお、本実施形態のＳｉＣ絶縁ゲートトランジスタの形成は、第３実施形態における、ｐ型エピタキシャル成長をｎ型エピタキシャル成長に変えること、およびｎ型領域３２の形成を省略すること以外は第３実施形態と同様にして形成すればよい。
また、第３実施形態で説明したと同様に、ｐ型ベース領域１５のアルミ領域１４とソース電極２６を接続するコンタクト領域８の形成のためのＡｌのイオン注入は必ずしも必要ではない。
また、本実施形態の一変形例として、図２４に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。この場合、ｐ型エピタキシャル層１３にＡｌをイオン注入してコンタクト領域８を形成する代わりに、ソース領域１８を形成した後、ｎ型エピタキシャル層３６の一部をエッチングし、その後、ソース電極２６を形成すればよい。
以上説明したように、本実施形態およびその変形例によれば、第１実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第８実施形態）
次に、本発明の第８実施形態によるＳｉＣ絶縁ゲートトランジスタを、図２５を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴであって、第７実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第７実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第９実施形態）
本発明の第９実施形態によるＳｉＣ絶縁ゲートトランジスタを、図２６を参照して説明する。
本実施形態のＳｉＣ絶縁ゲートトランジスタは、第７実施形態において、アルミ層１４とｎ型エピタキシャル層３６との間にボロン層３８を設けた構成となっている。このため、オン、オフの動作原理は第７実施形態と変わらない。
また、図２３に示す第７実施形態のように、チャネル領域となるｎ型エピタキシャル層３６の形成の際、ｐ型ベース領域１５の表面がアルミ層１４の場合、イオン注入による結晶欠陥が多く残ってしまい、その上に成長させるエピタキシャル層の結晶性を損なってしまう問題がある。このため、本実施形態のようにｐ型ベース領域１５の表面にボロン層３８をイオン注入で形成することにより、イオン注入による結晶欠陥を低減させ、エピタキシャル層３６の結晶性を向上させることができる。
本実施形態によるＳｉＣ絶縁ゲートトランジスタの製造は、第７実施形態と同様にボロン層１２ａおよびアルミ層１４からなるｐ型ベース領域１５を形成した後、図２７に示すようにアルミ層１４上にボロンイオンを注入することにより、ボロン層３８を形成する。その後は、第７実施形態と同様の製造工程を用いて製造する。
また、本実施形態の一変形例として、図２８に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。この場合、ｎ型エピタキシャル層３６にＡｌをイオン注入してコンタクト領域８を形成する代わりに、ソース領域１８を形成した後、ｎ型エピタキシャル層３６の一部をエッチングし、その後、ソース電極２６を形成すればよい。
以上説明したように、本実施形態およびその変形例によれば、第７実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１０実施形態）
次に、本発明の第１０実施形態によるＳｉＣ絶縁ゲートトランジスタを、図２９を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴであって、第９実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第９実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１１実施形態）
本発明の第１１実施形態によるＳｉＣ絶縁ゲートトランジスタを、図３０を参照して説明する。図３０は本実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図である。
本実施形態のＳｉＣ絶縁ゲートトランジスタは、ｎ型ＳｉＣ基板２上に設けられたｎ−ドリフト層４の表面に、それぞれがボロン領域１２ａとアルミ領域１４とを有するｐ型領域１５Ａ、１５Ｂが分離して設けられている。ｐ型領域１５Ａの全ての上面と、ｐ型領域１５Ｂの上面の一部と、ｐ型領域１５Ａおよびｐ型領域１５Ｂ間のｎ−ドリフト層４とを覆うようにｎ型エピタキシャル層３６が設けられている。ｎ型エピタキシャル層３６上にゲート絶縁膜２２が形成されている。ｐ型領域１５Ａの真上に位置する、ｎ型エピタキシャル層３６の上面側の領域にはｎ型ソース領域１８が設けられ、このソース領域１８上にソース領域に接続するソース電極２６が設けられている。また、ｐ型領域１５Ａおよびｐ型領域１５Ｂ間のｎ−ドリフト層４の真上に位置する、ゲート絶縁膜２２の領域上には第１ゲート電極２８ａが設けられ、ｐ型領域１５Ｂ上には、ｐ型コンタクト領域９を介して第２ゲート電極２８ｂが設けられている。なお、第１ゲート電極２８ａはｐ型領域１５Ａおよびｐ型領域１５Ｂ間のｎ−ドリフト層４を完全に覆うように設けられる。ｐ型コンタクト領域９はアルミイオンを注入することにより形成される。ｎ型基板２の裏面にはｎ型コンタクト領域２０が設けられ、このｎ型コンタクト領域２０に接するように裏面電極３０が設けられている。
また、ｐ型領域１５Ａ、１５Ｂは、アルミ領域１４の少なくとも底面がボロン領域１２ａによって覆われた構成となっている。すなわち、アルミの深さ方向の濃度プロファイルがボロンの深さ方向のプロファイルと同じかまたは浅くなるように形成されている。
さらに、ダイナミックパンチスルーを防止するため、ｐ型領域１５Ａのアルミ領域１４は、膜面面積がソース電極２６の下面の面積よりも大きく、素子表面から投影したソース電極２６の陰影が必ずアルミ領域１４内に収まる構造であり、さらに、ソース電極２６とソース領域１８との接触面積よりもアルミ領域１４の膜面面積が大きく、素子表面から投影したソース電極２６とソース領域１８との陰影が必ずアルミ領域１４内に収まる構造となっている。また、ｐ型領域１５Ｂのアルミ領域１４は、膜面面積が第２ゲート電極２８ｂの下面の面積よりも大きく、素子表面から投影した第２ゲート電極２８ｂの陰影が必ずｐ型領域１５Ｂのアルミ領域１４内に収まる構造となっている。
本実施形態において、オフ状態にする場合は、第２ゲート電極２８ｂに負バイアスを印加し、空乏層を伸ばす。このとき、さらに第１ゲート電極２８ａに負バイアスを印加させても良い。
オン状態にする場合は、第２ゲート電極２８ｂにバイアスを印加しないか、正バイアスを印加させることで、空乏層を縮ませる。このとき、ｐ型領域１５Ｂに掛かるバイアスが２．５Ｖ以下の場合はユニポーラ素子として動作するが、２．５Ｖ以上になると、ｐ型領域１５Ｂからホールが注入されてしまう。
また、第１ゲート電極２６ａに正バイアスを印加することにより、ゲート絶縁膜２２近傍に蓄積層を形成することができ、オン抵抗を更に低減させることができる。
また、本実施形態の一変形例として、図３１に示すように、ｐ型領域１５Ｂのアルミ領域１４と第２ゲート電極２８ｂを直接接続させるように構成してもよい。
以上説明したように、本実施形態およびその変形例によれば、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１２実施形態）
次に、本発明の第１２実施形態によるＳｉＣ絶縁ゲートトランジスタを、図３２を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴであって、第１１実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第１１実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１３実施形態）
本発明の第１３実施形態によるＳｉＣ絶縁ゲートトランジスタを、図３３を参照して説明する。図３３は本実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図である。
本実施形態のＳｉＣ絶縁ゲートトランジスタは、第１１実施形態のＳｉＣ絶縁ゲートトランジスタにおいて、ｐ型領域１５Ａ、１５Ｂのアルミ領域１４と、ｎ型エピタキシャル層３６との間に、ボロン層３８を設けた構成となっている。このため、オン、オフの動作原理は第１１実施形態と変わらない。
また、図３０に示す第１１実施形態のように、チャネル領域となるｎ型エピタキシャル層３６の形成の際、ｐ型ベース領域１５の表面がアルミ層１４の場合、イオン注入による結晶欠陥が多く残ってしまい、その上に成長させるエピタキシャル層の結晶性を損なってしまう問題がある。このため、本実施形態のようにｐ型ベース領域１５の表面にボロン層３８をイオン注入で形成することにより、イオン注入による結晶欠陥を低減させ、エピタキシャル層３６の結晶性を向上させることができる。
なお、本実施形態も、第１１実施形態の変形例と同様、第２ゲート電極と、ｐ型領域１５Ｂのアルミ領域１４とをｐ型コンタクト領域９を設けずに、直接接続してもよい。
本実施形態も第１１実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１４実施形態）
次に、本発明の第１４実施形態によるＳｉＣ絶縁ゲートトランジスタを、図３４を参照して説明する。本実施形態のＳｉＣ絶縁ゲートトランジスタはＩＧＢＴであって、第１３実施形態によるＳｉＣ絶縁ゲートトランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、バイポーラ素子であるＩＧＢＴのドリフト層の厚さおよび、ドリフト層の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
本実施形態も第１３実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１５実施形態）
次に、本発明の第１５実施形態によるＳｉＣ接合型電界効果トランジスタ（静電誘導トランジスタ）を、図３５を参照して説明する。本実施形態のＳｉＣ接合型電界効果トランジスタ（静電誘導トランジスタ）は、図１９に示す第５実施形態において、ゲート絶縁膜２２を削除するとともに、ゲート電極２８直下のｎ型ドリフト層４の表面にゲート電極２８に接するように主にＡｌを含むアルミ領域からなるｐ型領域４０を設けた構成となっている。アルミ層からなるｐ型領域４０の膜面面積は、ゲート電極２８の下面の面積よりも広く、素子表面から投影したゲート電極の陰影が必ずｐ型領域４０内に収まる構造である。
本実施形態によるＳｉＣ接合型電界効果トランジスタがノーマリオン型のトランジスタの場合は、そのオフ状態ではゲート電極２８に負バイアスを印加し、チャネル領域に空乏層を伸ばすことにより、電流をカットオフしている。ノーマリオン型のトランジスタの場合、ゲート電極２８にバイアスを印加しない時は、トランジスタがオン状態になっている。
ノーマリオフ型のトランジスタの場合、ゲート電極２８にバイアスを印加しなくても、チャネル領域への熱平衡時における自発的な空乏層の伸びにより電流がカットオフされる。
オン状態では、ゲート電極２８に正バイアスを印加し空乏層幅を縮めるが、印加するバイアスが２．５Ｖ以上になると、ｐ型領域４０からチャネル領域にホールが注入されてしまう。
また、ダイナミックパンチスルーを防止するため、アルミ領域１４は、膜面面積がソース電極２６の下面の面積よりも大きく、素子表面から投影したソース電極２６の陰影が必ずアルミ領域１４内に収まる構造であり、さらに、ソース電極２６とｐ型コンタクト領域８およびソース領域１８との接触面積よりもアルミ領域１４の膜面面積が大きく、素子表面から投影したソース電極２６とソース領域１８との陰影が必ずアルミ領域１４内に収まる構造となっている。
また、本実施形態の一変形例として、図３６に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。
以上説明したように、本実施形態およびその変形例によれば、第５実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１６実施形態）
次に、本発明の第１６実施形態によるＳｉＣ静電誘導サイリスタを、図３７を参照して説明する。本実施形態のＳｉＣ静電誘導サイリスタは、第１５実施形態によるＳｉＣ接合型電界効果トランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、ドリフト層４の厚さおよびドリフト層４の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
また、本実施形態の一変形例として、図３８に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。
本実施形態およびその変形例も第１５実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１７実施形態）
次に、本発明の第１７実施形態によるＳｉＣ接合型電界効果トランジスタ（静電誘導トランジスタ）を、図３９を参照して説明する。本実施形態のＳｉＣ接合型電界効果トランジスタは、図３５に示す第１５実施形態のＳｉＣ接合型電界効果トランジスタにおいて、アルミ層からなるｐ型領域４０をアルミ領域４１とボロン領域４２からなるｐ型領域４０に置き換えた構成となっている。主にアルミを含むアルミ領域４１の少なくとも底面がボロンを含む領域４２によって覆われた構成となっている。すなわち、アルミの深さ方向の濃度プロファイルがボロンの深さ方向のプロファイルと同じかまたは浅くなるように形成されている。
また、本実施形態の一変形例として、図４０に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。
以上説明したように、本実施形態およびその変形例によれば、第５実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１８実施形態）
次に、本発明の第１８実施形態によるＳｉＣ静電誘導サイリスタを、図４１を参照して説明する。本実施形態のＳｉＣ静電誘導サイリスタは、第１７実施形態によるＳｉＣ接合型電界効果トランジスタのｎ型ＳｉＣ基板２をｐ型のＳｉＣ基板３に置き換えるとともに、ｎ型ドレインコンタクト領域２０をｐ型のドレインコンタクト領域２１に置き換えた構成となっている。ｐ型のドレインコンタクト領域２１はｐ型の不純物イオン（例えば、アルミ）を注入することにより形成される。なお、ドリフト層４の厚さおよびドリフト層４の濃度も、第１実施形態で示した最適条件の±５０％（より好ましくは±２０％）の範囲内で設計される。
また、本実施形態の一変形例として、図４２に示すように、アルミ領域１４とソース電極２６を直接接続させるように構成してもよい。
本実施形態およびその変形例も第１５実施形態と同様に、耐圧の低下を可及的に防止することができるとともに、ダイナミックパンチスルーを抑制することができる。
（第１９実施形態）
次に、本発明の第９実施形態によるＳｉＣゲートターンオフサイリスタを、図４３を参照して説明する。本実施形態のＳｉＣゲートターンオフサイリスタは、ｎ型ドリフト層５８に対して主接合を形成するｐ型領域５４がアルミ領域５５とボロン領域５６からなっており、これらのアルミ領域５５およびボロン領域５６はＳｉＣ半導体層からなっている。アノード電極６６に接合するｐ型領域６２のうち、主にアルミを含むアルミ領域６４の少なくともカソード側がボロンを含む領域６３によって覆われた構成となっている。また、カソード電極５０と接合したｎ型領域５２の表面に形成されたｐ型領域５４の少なくともアノード側がボロンを含む領域５６によって覆われている。なお、ｎ型ドリフト層５８にはゲート電極６８に接続するｎ＋領域６０が設けられている。
本実施形態においては、ダイナミックパンチスルーを防止するため、アルミ領域５５の膜面面積は、アノード電極６６の下面の面積よりも大きくなるように構成されている。
また、本実施形態では、ゲートターンオフサイリスタのアノード側、カソード側のｐ型領域がアルミとボロンの２元素を含んだ構造となっているが、必ずしも両側が各々２元素を含むｐ型領域になっている必要はなく、設計により電界が強く掛かからない領域では１元素（アルミまたはボロン）により構成されていても構わない。
なお、図４３に示す本実施形態のゲートターンオフサイリスタは一般的な構造であるが、図４４に示すようにゲート電極６８に接続したｎ型領域６０の面積を大きくするように構成してもよい。これにより、電子の吐き出しを容易にさせ、吐き出し抵抗を低減させることができる。
（第２０実施形態）
本発明の第２０実施形態によるイオン注入により形成されたボロン領域の形成方法を説明する。
例えば、図１９に示す構造のトランジスタを形成する場合、ボロン領域１２ａの形成の際に縦方向（下方向）のボロン拡散は耐圧維持に効果があるが、上方向（横チャネル方向）の拡散または、横方向（縦チャネル方向）の拡散はチャネル領域の狭まりを招き抵抗が増大するという問題がある。
そこで、活性化アニールによるボロンの拡散を抑制したい領域に対してカーボンを共注入させることで、ボロンの熱拡散を抑制させることができる。例えば、図４５（ａ）、に示すようにボロン注入領域７０のうち、上部に選択的にカーボンを共注入してカーボン注入領域７２を形成することにより、図４５（ｂ）に示すように活性化アニールを行ってもボロンの上方向への熱拡散を抑制することができる。また、図４６（ａ）に示すように、ボロン注入領域７０の横部分に選択的にカーボンを共注入してカーボン注入領域７２を形成することにより、図４６（ｂ）に示すように活性化アニールを行ってもボロンの横方向への拡散を抑制することができる。
また、ＳｉＣは元来、材料中にカーボンを含んでいるが、ＳＩＭＳ(Secondary Ion Mass Spectroscopy)などの分析によりカーボンが共注入された領域では、カーボン濃度が高くなっている。
本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 本発明の第１実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第１実施形態の効果を説明する図。 本発明の第２実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第３実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 第３実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第３実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第３実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第３実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第３実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第３実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第３実施形態の変形例によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第４実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第５実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 第５実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第５実施形態の変形例によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第６実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第７実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 第７実施形態の変形例によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第８実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第９実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 第９実施形態によるＳｉＣ絶縁ゲートトランジスタの製造工程を示す断面図。 第９実施形態の変形例によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１０実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１１実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１１実施形態の変形例によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１２実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１３実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１４実施形態によるＳｉＣ絶縁ゲートトランジスタの断面図。 本発明の第１５実施形態によるＳｉＣ接合型電界効果トランジスタの断面図。 第１５実施形態の変形例によるＳｉＣ接合型電界効果トランジスタの断面図。 本発明の第１６実施形態によるＳｉＣ静電誘導サイリスタの断面図。 第１６実施形態の変形例によるＳｉＣ静電誘導サイリスタの断面図。 本発明の第１７実施形態によるＳｉＣ接合型電界効果トランジスタの断面図。 第１７実施形態の変形例によるＳｉＣ接合型電界効果トランジスタの断面図。 本発明の第１８実施形態によるＳｉＣ静電誘導サイリスタの断面図。 第１８実施形態の変形例によるＳｉＣ静電誘導サイリスタの断面図。 本発明の第１９実施形態によるＳｉＣ静電誘導サイリスタの断面図。 第１９実施形態の変形例によるＳｉＣ静電誘導サイリスタの断面図。 本発明の第２０実施形態による、イオン注入によるボロン領域の形成方法の第１の例を説明する図。 本発明の第２０実施形態による、イオン注入によるボロン領域の形成方法の第２の例を説明する図。
符号の説明
２ ｎ型ＳｉＣ基板（ｎ型ドレイン）
４ ｎ型エピタキシャル層
６ 酸化膜マスク
８ ｐ型コンタクト領域
１０ 酸化膜マスク
１２ ボロン注入領域
１２ａ ボロン拡散領域
１３ チャネル領域
１４ アルミ注入領域
１８ ｎ型ソース領域
２０ ｎ型ドレインコンタクト領域
２２ 絶縁ゲート
２６ Ｎｉ膜（ソース電極）
２８ ゲート電極

Claims (15)

  1. ＳｉＣからなるドレイン領域と、前記ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層と、前記ドリフト層の表面に設けられたｎ型のＳｉＣからなるソース領域と、前記ソース領域の側部の前記ドリフト層の表面に設けられたＳｉＣからなるチャネル領域と、前記チャネル領域上に設けられた絶縁ゲートと、前記ソース領域の底部と前記ドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域と、を備えていることを特徴とする電界効果トランジスタ。
  2. ＳｉＣからなるドレイン領域と、前記ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層と、前記ドリフト層に設けられたＳｉＣからなるチャネル領域と、前記チャネル領域上に設けられたｐ型のＳｉＣからなるゲート領域と、前記ゲート領域に接続して設けられたゲート電極と、前記チャネル領域に隣接して設けられたソース領域と、前記ソース領域の底部と前記ドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域と、を備えていることを特徴とする電界効果トランジスタ。
  3. 前記ゲート領域は２種類のｐ型不純物を含むＳｉＣからなり、ボロンを含む領域の前記ドレイン層に最も近い面がアルミを含む領域の前記ドレイン層に最も近い面と同じ位置にあるかまたは深い位置にあることを特徴とする請求項２記載の電界効果トランジスタ。
  4. 前記ベース領域と電気的に接続するｐ型のコンタクト領域が前記ソース領域に設けられていることを特徴とする請求項１乃至３のいずれかに記載の電界効果トランジスタ。
  5. 前記ベース領域の２種類のｐ型不純物はボロンおよびアルミであり、ボロンを含む領域の前記ドレイン層に最も近い面がアルミを含む領域の前記ドレイン層に最も近い面と同じ位置にあるかまたは深い位置にあることを特徴とする請求項１乃至４のいずれかに記載の電界効果トランジスタ。
  6. 前記ｐ型のベース領域またはゲート領域のボロンを含む領域の側部および上部の少なくともいずれかに、前記ボロンを含む領域よりも炭素の濃度が高い領域を有していることを特徴とする請求項３乃至５のいずれかに記載の電界効果トランジスタ。
  7. 前記ソース領域上にこのソース領域に接続するソース電極が設けられ、前記ソース電極の下面の面積は、前記ｐ型のベース領域のアルミを含む領域の膜面面積よりも小さく、前記ソース電極側から前記ｐ型のベース領域をみたときに、前記ソース電極は前記ｐ型のベース領域のアルミを含む領域内に位置することを特徴とする請求項５または６記載の電界効果トランジスタ。
  8. 前記チャネル領域はｐ型であることを特徴とする請求項１、４乃至７のいずれかに記載の電界効果トランジスタ。
  9. 前記チャネル領域はｎ型であることを特徴とする請求項１乃至７のいずれかに記載の電界効果トランジスタ。
  10. 前記チャネル領域はエピタキシャル層であることを特徴とする請求項８または９記載の電界効果トランジスタ。
  11. 前記チャネル領域と前記ｐ型のベース領域との間にボロンを含む ｐ型の層が設けられていることを特徴とする請求項９または１０記載の電界効果トランジスタ。
  12. 前記アルミを含む領域の前記ゲート電極と反対側にはボロンを含む領域を備えていることを特徴とする請求項１１記載の電界効果トランジスタ。
  13. 前記ドレイン領域はｎ型であることを特徴とする請求項１乃至１２のいずれかに記載の電界効果トランジスタ。
  14. 前記ドレイン領域はｐ型であることを特徴とする請求項１乃至１２のいずれかに記載の電界効果トランジスタ。
  15. カソード電極上に設けられたＳｉＣからなるｎ型層と、前記ｎ型層上に設けられたＳｉＣからなるアルミを含む第１の層と、前記アルミを含む第１の層上に設けられたＳｉＣからなるボロンを含む第２の層と、前記ボロンを含む第２の層上に設けられたＳｉＣからなるｎ型ドリフト層と、前記ｎ型ドリフト層上に設けられたボロンを含む第３の層および前記ボロンを含む第３の層上に設けられたアルミを含む第４の層を有するｐ型領域と、前記ｐ型領域上に形成されたアノード電極と、前記ｎ型ドリフト層上に設けられたゲート電極と、前記ｎ型ドリフト層に設けられ前記ゲート電極と接続するｎ型領域とを備え、前記アノード電極の下面の面積は、前記アルミを含む第１および第４の層の膜面面積よりも小さく、前記アノード電極側から前記アルミを含む第１および第４の層をみたときに、前記アノード電極は前記アルミを含む第１および第４の層内に位置することを特徴とするサイリスタ。
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