WO2009128419A1 - 半導体装置 - Google Patents

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秀人 玉祖
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住友電気工業株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device including an electrode disposed in contact with a SiC wafer made of silicon carbide.
  • an n-type region whose conductivity type is n-type and a p-type region whose conductivity type is p-type are formed, and an electrode is connected to the n-type region and the p-type region.
  • an electrode is required not only to have its own resistance (electrical resistance) but also to have low contact resistance with the n-type region and the p-type region.
  • SiC silicon carbide
  • SiC silicon carbide
  • SiC is a wide bandgap semiconductor having a larger bandgap than silicon (Si), which has been widely used as a material constituting a semiconductor device. Therefore, by adopting SiC as a material constituting the semiconductor device, it is possible to achieve high breakdown voltage of the semiconductor device, reduction of on-resistance, and the like.
  • a semiconductor device that employs SiC as a material has an advantage that a decrease in characteristics when used in a high-temperature environment is smaller than a semiconductor device that employs Si as a material.
  • Ni (nickel) and p-type impurities are used as materials for electrodes in contact with n-type SiC regions containing n-type impurities (impurities whose conductivity type is n-type).
  • the contact resistance can be reduced by adopting Ti (titanium) / Al (aluminum) or an AlSi alloy as the material of the electrode in contact with the p-type SiC region (for example, Tomo Tanimoto, Four others, "Omic contact formation technology of SiC devices", IEICE Transactions, The Institute of Electronics, Information and Communication Engineers, April 2003, Vol. J86-C, No. 4, p359-367 (non-patent literature) 1)).
  • SiC is used as the material of the semiconductor device by appropriately selecting the material constituting the electrode depending on whether the region in contact with the electrode is an n-type SiC region or a p-type SiC region. Even in this case, the contact resistance between the p-type region and the n-type region and the electrode can be reduced.
  • the material that constitutes the electrode that contacts the p-type region and the material that constitutes the electrode that contacts the n-type region are different, a plurality of steps for forming these electrodes are required, increasing the number of manufacturing steps. To do. As a result, there arises a problem that the manufacturing cost of the semiconductor device increases.
  • the difference between the material constituting the electrode in contact with the p-type region and the material constituting the electrode in contact with the n-type region is a factor that hinders the improvement in the degree of integration of the semiconductor device.
  • an object of the present invention is to reduce the number of manufacturing steps and improve the degree of integration by providing an electrode that can contact both the p-type SiC region and the n-type SiC region while sufficiently suppressing contact resistance.
  • An object of the present invention is to provide a semiconductor device that can be used.
  • a semiconductor device includes an SiC wafer made of silicon carbide, and an ohmic contact electrode that is disposed in contact with the SiC wafer and contains titanium, aluminum, silicon, and carbon, and the balance is made of inevitable impurities.
  • the SiC wafer includes an n-type region whose conductivity type is n-type and a p-type region whose conductivity type is p-type. Each of the n-type region and the p-type region is in contact with the ohmic contact electrode.
  • the ohmic contact electrode contains aluminum and titanium in a region including the interface with the SiC wafer.
  • the ohmic contact electrode constituting the semiconductor device according to one aspect of the present invention contains aluminum and titanium in a region including the interface with the SiC wafer. Thereby, the ohmic contact electrode can be in contact with both the p-type SiC region and the n-type SiC region while sufficiently suppressing contact resistance. As a result, according to the semiconductor device of one aspect of the present invention, the ohmic contact electrode in contact with the p-type region and the ohmic contact electrode in contact with the n-type region can be formed of the same material. A semiconductor device capable of reducing the number of steps and improving the degree of integration can be provided.
  • the state that “the region including the interface with the SiC wafer contains aluminum and titanium” is defined as noise in the region including the interface with the SiC wafer by performing Auger spectroscopic analysis, for example.
  • the state in which the presence of aluminum and titanium can be detected to such an extent that they can be distinguished from each other.
  • the ohmic contact electrode may be arranged to extend from a region in contact with the n-type region to a region in contact with the p-type region.
  • the semiconductor device includes a plurality of ohmic contact electrodes, and one of the plurality of ohmic contact electrodes is in contact with the n-type region, and the other ohmic contact electrode is It may be in contact with the p-type region.
  • a semiconductor device includes a SiC wafer made of silicon carbide, and an ohmic contact electrode that is disposed in contact with the SiC wafer and contains titanium, aluminum, silicon, and carbon, and the balance is made of inevitable impurities.
  • the SiC wafer includes an n-type region whose conductivity type is n-type and a p-type region whose conductivity type is p-type. Each of the n-type region and the p-type region is in contact with the ohmic contact electrode. And the area
  • the ohmic contact electrode constituting the semiconductor device according to another aspect of the present invention contains silicon in a region including the surface opposite to the SiC wafer.
  • silicon (Si) in the region including the surface opposite to the SiC wafer, the ohmic contact electrode sufficiently suppresses the contact resistance in both the p-type SiC region and the n-type SiC region. It is possible to contact.
  • the ohmic contact electrode in contact with the p-type region and the ohmic contact electrode in contact with the n-type region can be formed of the same material, A semiconductor device capable of reducing the number of steps and improving the degree of integration can be provided.
  • the region including the surface on the side opposite to the SiC wafer contains silicon refers to the state including the surface on the side opposite to the SiC wafer by performing Auger spectroscopic analysis, for example.
  • Noise refers to a state where the presence of silicon can be detected to such an extent that it can be clearly distinguished.
  • the silicon content in the ohmic contact electrode may monotonously increase as it approaches the SiC wafer.
  • the aluminum content may decrease monotonously as the SiC wafer is approached.
  • the titanium content monotonously increases from the surface opposite to the SiC wafer toward the SiC wafer, and shows a maximum value. It may be decreased.
  • the ohmic contact electrode may be arranged to extend from a region in contact with the n-type region to a region in contact with the p-type region.
  • the semiconductor device includes a plurality of ohmic contact electrodes, and one of the plurality of ohmic contact electrodes is in contact with the n-type region, and the other ohmic contact electrode is It may be in contact with the p-type region.
  • a semiconductor device includes an SiC wafer made of silicon carbide, an ohmic contact electrode that is disposed in contact with the SiC wafer, contains titanium, aluminum, silicon, and carbon, and consists of the balance unavoidable impurities. It has.
  • the SiC wafer includes an n-type region whose conductivity type is n-type and a p-type region whose conductivity type is p-type. Each of the n-type region and the p-type region is in contact with the ohmic contact electrode.
  • the aluminum content decreases monotonously as it approaches the SiC wafer, and the silicon content increases monotonously as it approaches the SiC wafer.
  • the aluminum content decreases monotonously as it approaches the SiC wafer, and the silicon content increases monotonously as it approaches the SiC wafer. .
  • the ohmic contact electrode can be in contact with both the p-type SiC region and the n-type SiC region while sufficiently suppressing contact resistance.
  • the ohmic contact electrode in contact with the p-type region and the ohmic contact electrode in contact with the n-type region can be formed of the same material, and the manufacturing process It is possible to provide a semiconductor device capable of reducing the number of steps and improving the degree of integration.
  • the titanium content monotonously increases from the surface opposite to the SiC wafer toward the SiC wafer, and shows a maximum value. It may be decreased.
  • the ohmic contact electrode may be arranged so as to extend from a region in contact with the n-type region to a region in contact with the p-type region.
  • the semiconductor device includes a plurality of ohmic contact electrodes, and one of the plurality of ohmic contact electrodes is in contact with the n-type region, and the other ohmic contact electrode May be in contact with the p-type region.
  • the state in which the element content monotonously increases or decreases refers to a region in which the content of the element is constant in the thickness direction of the ohmic contact electrode (for example, a continuous region in which the content is 0). A state that continues to increase or decrease without having.
  • the semiconductor device of the present invention by providing an electrode capable of contacting both the p-type SiC region and the n-type SiC region while sufficiently suppressing contact resistance, A semiconductor device capable of reducing the number of steps and improving the degree of integration can be provided.
  • MOSFET 1 in the first embodiment is made of silicon carbide (SiC), and is made of n + SiC substrate 11, which is an n-type (first conductivity type) substrate, and SiC.
  • N ⁇ SiC layer 12 as a semiconductor layer of n type (first conductivity type), a pair of p bodies 13 as second conductivity type regions of p type (second conductivity type), and conductivity type N + source region 14 as a high-concentration first conductivity type region of n type (first conductivity type) and p + region as a high concentration second conductivity type region of conductivity type p type (second conductivity type) 18.
  • the n ⁇ SiC layer 12 in which the p body 13, the n + source region 14 and the p + region 18 are formed, and the n + SiC substrate 11 constitute an SiC wafer 10 made of silicon carbide.
  • the n + SiC substrate 11 contains high-concentration n-type impurities (impurities whose conductivity type is n-type), for example, N (nitrogen).
  • N ⁇ SiC layer 12 is formed on one main surface 11A of n + SiC substrate 11 with a thickness of about 10 ⁇ m, for example, and has an n-type conductivity by including an n-type impurity.
  • the n-type impurity contained in the n ⁇ SiC layer 12 is N (nitrogen), for example, and is contained at a lower concentration than the n-type impurity contained in the n + SiC substrate 11, for example, 5 ⁇ 10 15 cm ⁇ 3. ing.
  • the pair of p bodies 13 includes a second main surface 12B that is a main surface opposite to the first main surface 12A that is the main surface on the n + SiC substrate 11 side in the n ⁇ SiC layer 12.
  • the conductivity type is p-type (second conductivity type).
  • the p-type impurity contained in the p body 13 is, for example, Al, B (boron) or the like, and is contained at a lower concentration than the n-type impurity contained in the n + SiC substrate 11, for example, 1 ⁇ 10 17 cm ⁇ 3. It is.
  • N + source region 14 includes second main surface 12 ⁇ / b > B and is formed inside each of the pair of p bodies 13 so as to be surrounded by p body 13.
  • the n + source region 14 contains an n-type impurity such as P (phosphorus) at a higher concentration than the n-type impurity contained in the n ⁇ SiC layer 12, for example, a concentration of 1 ⁇ 10 20 cm ⁇ 3 .
  • p + region 18 when viewed from n + source region 14 formed in the interior of one of the p body 13 of the pair of p bodies 13, the n + source region 14 formed within the other p body 13 Is formed so as to include the second main surface 12B on the opposite side.
  • the p + region 18 contains p-type impurities such as Al and B at a higher concentration than the p-type impurities contained in the p body 13, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • MOSFET 1 includes a gate oxide film 15 as a gate insulating film, a gate electrode 17, a pair of source contact electrodes 16, a source wiring 19, a drain electrode 20, and a passivation film 21. It has.
  • a gate oxide film 15 is in contact with second main surface 12B, n so as to extend from the upper surface of one n + source region 14 to the top surface of the other n + source regions 14 - SiC layer 12 It is formed on second main surface 12B and is made of, for example, silicon dioxide (SiO 2 ).
  • Gate electrode 17 is arranged in contact with gate oxide film 15 so as to extend from one n + source region 14 to the other n + source region 14.
  • the gate electrode 17 is made of a conductor such as polysilicon or Al.
  • Source contact electrode 16 extends from each of the pair of n + source regions 14 to p + region 18 in a direction away from gate oxide film 15 and is in contact with second main surface 12B. ing.
  • the source contact electrode 16 contains titanium (Ti), aluminum (Al), silicon (Si), and carbon (C), and the balance is inevitable.
  • the inevitable impurities include oxygen (O) inevitably mixed in the manufacturing process.
  • Source contact electrode 16 contains aluminum and titanium in a region including the interface with n ⁇ SiC layer 12 in which source region 14 and p + region 18 are formed.
  • the source wiring 19 is formed in contact with the source contact electrode 16 and is made of a conductor such as Al.
  • the source wiring 19 is electrically connected to the n + source region 14 through the source contact electrode 16.
  • the source wiring 19 and the source contact electrode 16 constitute a source electrode 22.
  • the drain electrode 20 is formed in contact with the other main surface 11B which is the main surface opposite to the one main surface 11A which is the main surface on the side where the n ⁇ SiC layer 12 is formed in the n + SiC substrate 11.
  • the drain electrode 20 may have a configuration similar to that of the source contact electrode 16, for example, or may be made of another material capable of ohmic contact with the n + SiC substrate 11, such as Ni. Thereby, the drain electrode 20 is electrically connected to the n + SiC substrate 11.
  • the passivation film 21 is formed so as to extend from the one source wiring 19 to the gate electrode 17 and to the other source wiring 19.
  • the passivation film 21 is made of, for example, SiO 2 and has a function of electrically insulating the source wiring 19 and the gate electrode 17 from the outside and protecting the MOSFET 1.
  • MOSFET 1 in the present embodiment is arranged in contact with SiC wafer 10 and source contact electrode as an ohmic contact electrode that is arranged in contact with SiC wafer 10 and contains Ti, Al, Si, and C, and the balance is inevitable impurities.
  • SiC wafer 10 includes an n + source region 14 having a conductivity type of n type and a p + region 18 having a conductivity type of p type. Each of the n + source region 14 and the p + region 18 is in contact with the source contact electrode 16.
  • Source contact electrode 16 contains Al and Ti in a region including the interface with SiC wafer 10. Further, the source contact electrode 16 is arranged so as to extend from a region in contact with the n + source region 14 to a region in contact with the p + region 18.
  • Ni is often used as the material of the electrode that contacts the n-type SiC region.
  • a structure in which an electrode made of Ni is in contact with both a p-type SiC region and an n-type SiC region is employed. This is because, in a DMOS type vertical MOSFET, an electrode that contacts both the p-type region and the n-type region is required, and the electrode made of Ni is about 10 ⁇ 2 ⁇ ⁇ cm 2 in both the p-type SiC region. This is because the contact can be made with a contact resistivity of.
  • the contact resistivity of 10 ⁇ 2 ⁇ ⁇ cm 2 is a numerical value that can be used as an ohmic contact electrode
  • the electrode made of Ti / Al is in contact with the p-type SiC region at about 10 ⁇ 3 ⁇ ⁇ cm 2. Considering that contact is possible with resistivity, it cannot be said to be sufficiently low.
  • the contact resistance with the p-type SiC region is sufficiently suppressed, but the contact resistivity with the n-type SiC region is about 10 ⁇ 3 ⁇ ⁇ cm 2 .
  • the contact resistivity of 10 ⁇ 3 ⁇ ⁇ cm 2 is a numerical value that can be used as an ohmic contact electrode
  • the electrode made of Ni contacts the n-type SiC region with a contact resistivity of about 10 ⁇ 6 ⁇ ⁇ cm 2. Considering that it is possible, it cannot be said that the contact resistance between the electrode made of Ti / Al and the n-type SiC region is sufficiently low.
  • Source contact electrode 16 constituting MOSFET 1 in the present embodiment contains Ti, Al, Si and C, and is composed of the remaining inevitable impurities, and n + source region 14 and p + region 18 formed on SiC wafer 10. Al and Ti are contained in a region including the interface between the two. As a result, the source contact electrode 16 can come into contact with both the n + source region 14 and the p + region 18 while sufficiently suppressing contact resistance.
  • the source contact electrode 16 is arranged so as to extend from a region in contact with the n + source region 14 to a region in contact with the p + region 18.
  • MOSFET 1 in the present embodiment is a semiconductor device capable of reducing the number of manufacturing steps and improving the degree of integration.
  • n + source region 14 and p body 13 must be held at the same potential. Therefore, the source contact electrode 16 is required to be electrically connected to both the n + source region 14 and the p body 13 while reducing the contact resistance. Further, in MOSFET 1, it is necessary to electrically connect n + source region 14 and source contact electrode 16 while suppressing contact resistance in order to reduce on-resistance. In order to reduce the number of manufacturing steps and increase the degree of integration while meeting these requirements, the region that contacts the n + source region 14 and the region that contacts the p body 13 are reduced while reducing the contact resistance. A source contact electrode 16 extending up to is required.
  • MOSFET 1 is a semiconductor device capable of reducing the number of manufacturing steps and improving the degree of integration while achieving high efficiency.
  • MOSFET 1 in a state where a voltage equal to or lower than a threshold value is applied to gate electrode 17, that is, in an off state, a reverse bias is applied between p body 13 and n ⁇ SiC layer 12 located immediately below gate oxide film 15. It becomes a non-conductive state.
  • a positive voltage is applied to gate electrode 17
  • an inversion layer is formed in channel region 13 ⁇ / b> A in the vicinity of contact with gate oxide film 15 of p body 13.
  • n + source region 14 and n ⁇ SiC layer 12 are electrically connected, and a current flows between source electrode 22 and drain electrode 20.
  • a substrate preparation step is performed as a step (S10).
  • a first conductivity type SiC substrate is prepared.
  • an n + SiC substrate 11 made of, for example, hexagonal SiC and having an n-type conductivity by including an n-type impurity is prepared.
  • an n-type layer forming step is performed as a step (S20).
  • a first conductivity type semiconductor layer is formed on n + SiC substrate 11.
  • n ⁇ SiC layer 12 is formed on one main surface 11A of n + SiC substrate 11 by epitaxial growth.
  • Epitaxial growth can be performed, for example, by using a mixed gas of SiH 4 (silane) and C 3 H 8 (propane) as a source gas.
  • N is introduced as an n-type impurity.
  • the n ⁇ SiC layer 12 containing an n-type impurity having a lower concentration than the n-type impurity contained in the n + SiC substrate 11 can be formed.
  • a p body forming step is performed as a step (S30).
  • this step (S30) referring to FIG. 5, in the n ⁇ SiC layer 12, the second main surface that is the main surface opposite to the first main surface 12A that is the main surface on the n + SiC substrate 11 side.
  • a second conductivity type second conductivity type region is formed to include main surface 12B.
  • an oxide film made of SiO 2 is formed on second main surface 12B by, for example, CVD (Chemical Vapor Deposition). Then, after a resist is applied on the oxide film, exposure and development are performed to form a resist film having an opening in a region corresponding to the shape of p body 13 as a desired second conductivity type region.
  • the oxide film is partially removed by, for example, RIE (Reactive Ion Etching), so that the oxide film having an opening pattern on the n ⁇ SiC layer 12 is removed.
  • a mask layer is formed.
  • a p-type impurity such as Al is ion-implanted into the n ⁇ SiC layer 12 using the mask layer as a mask, thereby forming a p body 13 in the n ⁇ SiC layer 12. Is done.
  • an n + region forming step is performed as a step (S40).
  • a high concentration first conductivity type region containing a first conductivity type impurity having a concentration higher than that of n ⁇ SiC layer 12 is formed in a region including second main surface 12B in p body 13. Is done.
  • a desired n + source region is obtained in the same procedure as in step (S30).
  • a mask layer having an opening in a region corresponding to the shape of 14 is formed.
  • an n-type impurity such as P is introduced into the n ⁇ SiC layer 12 by ion implantation, whereby the n + source region 14 is formed.
  • a p + region forming step is performed as a step (S50).
  • the n + source region 14 formed in one p body 13 of the pair of p bodies 13 is formed in the other p body 13.
  • a high concentration second conductivity type region (p + region 18) is formed on the side opposite to the n + source region 14 so as to include the second main surface 12B.
  • a mask layer having an opening in a region corresponding to a desired shape of p + region 18 is formed in the same procedure as in steps (S30) and (S40), and this is used as a mask.
  • P + region 18 is formed by introducing p-type impurities such as Al and B into the n ⁇ SiC layer 12 by ion implantation.
  • an activation annealing step is performed as a step (S60).
  • the ion-implanted n ⁇ SiC layer 12 is heated to about 1700 ° C., for example, in an Ar (argon) atmosphere and held for about 30 minutes, thereby being introduced by the ion implantation.
  • Activation annealing which is a heat treatment for activating impurities, is performed.
  • a gate insulating film formation process is implemented as process (S70).
  • steps (S10) to (S60) are performed, and n + SiC substrate 11 on which n ⁇ SiC layer 12 including a desired ion implantation region is formed is heated. Oxidized. Thermal oxidation can be carried out, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 40 minutes.
  • a thermal oxide film 15A (for example, about 50 nm thick) to be a gate oxide film 15 (see FIG. 1) made of silicon dioxide (SiO 2 ) is formed on second main surface 12B.
  • an ohmic electrode formation step and a drain electrode formation step are performed as steps (S80) and (S90).
  • the steps (S80) and (S90) can be performed in this order or in the order of the steps (S90) and (S80). However, as described below, from the viewpoint of reducing the number of steps. It is preferable to carry out simultaneously.
  • steps (S80) and (S90) referring to FIG. 3, first, as steps (S81) to (S83), a Ti film forming step, an Al film forming step, and an Si film forming step are performed in this order. .
  • FIGS. 6 and 7 first, after applying a resist on thermal oxide film 15A, exposure and development are performed to form source contact electrode 16 (see FIG. 1). A resist film 91 having an opening 91A corresponding to the region is formed. Then, using the resist film 91 as a mask, the thermal oxide film 15A is partially removed by, for example, RIE, whereby the gate oxide film 15 is formed. Thereafter, a Ti film 51 made of Ti, an Al film 52 made of Al, and a Si film 53 made of Si are formed on the second main surface 12B and the n ⁇ SiC layer 12 of the n + SiC substrate 11 as shown in FIG. Are formed in this order, for example, by sputtering on the opposite main surface.
  • Ti film 51, Al film 52, and Si film 53 on the resist film 91 are removed (lifted off) and exposed from the gate oxide film 15 as shown in FIG.
  • Ti film 51, Al film 52, and Si film 53 remain on second main surface 12B and on the main surface of n + SiC substrate 11 opposite to n ⁇ SiC layer 12.
  • the step (S81) it is preferable to form a Ti film 51 having a thickness of 100 to 400 mm. Thereby, an ohmic contact electrode having a low resistance can be stably formed.
  • the step (S82) it is preferable to form an Al film 52 having a thickness not less than 1.5 times and not more than 6 times the thickness of the Ti film 51 formed in the step (S51). Thereby, it is possible to manufacture the source contact electrode 16 in which the contact resistance with the n + source region 14 and the p body 13 is further reduced.
  • an alloying process is implemented as process (S84). Specifically, referring to FIG. 8 and FIG. 9, heating is performed at a temperature of 550 ° C. to 1200 ° C., preferably 900 ° C. to 1100 ° C., for example, 1000 ° C. in an inert gas atmosphere such as Ar. The heat treatment is performed for 10 minutes or less, for example, for 2 minutes. Thereby, Ti, Al, Si contained in the Ti film 51, the Al film 52, and the Si film 53, and Si, C contained in the n ⁇ SiC layer 12 or the n + SiC substrate 11 are alloyed. As a result, as shown in FIG.
  • each of the pair of n + source regions 14 extends from the gate oxide film 15 to the p + region 18 in a direction away from the gate oxide film 15 and contacts the second main surface 12B. And the other main surface which is the main surface opposite to the one main surface 11A which is the main surface on the side where the n ⁇ SiC layer 12 is formed in the n + SiC substrate 11.
  • a drain electrode 20 disposed in contact with 11B is formed.
  • the n + SiC substrate 11 is preferably heated in a mixed gas of an inert gas, particularly Ar or / and N 2 and hydrogen.
  • source contact electrode 16 in which the contact resistance with n + source region 14 and p body 13 (p + region 18) is more reliably reduced while suppressing the manufacturing cost.
  • the steps (S80) and (S90) are completed by the above procedure.
  • a gate electrode formation process is implemented as process (S100).
  • S100 for example poly-silicon is a conductor
  • a gate electrode 17 made of Al is extended from the top one n + source region 14 to above the other n + source regions 14
  • the gate oxide film 15 is formed in contact with the gate oxide film 15.
  • the polysilicon can be contained at a high concentration of P exceeding 1 ⁇ 10 20 cm ⁇ 3 .
  • a source wiring forming step is performed as a step (S110).
  • the source wiring 19 (see FIG. 1) made of Al as a conductor is formed on the upper surface of the source contact electrode 16, for example, by vapor deposition.
  • the source electrode 22 (see FIG. 1) is completed by the above-described step (S80) and this step (S110).
  • a passivation film forming step is performed as a step (S120).
  • this passivation film made of, for example, SiO 2 so as to extend from one source line 19 to gate electrode 17 and to the other source line 19 is formed. 21 is formed.
  • This passivation film 21 can be formed by, for example, a CVD method.
  • the source contact electrode 16 that can be in contact with both the p + region 18 and the n + source region 14 while sufficiently suppressing contact resistance is brought into contact with the n-type region.
  • the drain electrode 20 made of the same material as that of the source contact electrode 16 can be formed at the same time as extending from the region to the region in contact with the p-type region. As a result, it is possible to reduce the number of steps in the manufacturing process of the MOSFET 1 and improve the integration degree of the MOSFET 1.
  • MOSFET 1 as a semiconductor device in the second embodiment basically has the same configuration as MOSFET 1 in the first embodiment, and has the same effects.
  • the MOSFET 1 in the second embodiment has characteristics different from those in the first embodiment as follows.
  • source contact electrode 16 constituting MOSFET 1 in the second embodiment contains Ti, Al, Si, and C, and is composed of the remaining inevitable impurities, on the side opposite to SiC wafer 10.
  • the region including the surface contains Si.
  • Si silicon
  • the source contact electrode 16 has sufficient contact resistance with both the p + region 18 and the n + source region 14. It is possible to contact while suppressing.
  • the source contact electrode 16 is arranged so as to extend from a region in contact with the n + source region 14 to a region in contact with the p + region 18.
  • MOSFET 1 in the present embodiment is a semiconductor device capable of reducing the number of manufacturing steps and improving the degree of integration.
  • the Si content monotonously increases as it approaches SiC wafer 10 in source contact electrode 16.
  • Si exists in the whole area in the thickness direction of the source contact electrode 16 which is an ohmic contact electrode, and the Si content becomes higher as it approaches the SiC wafer 10 containing Si.
  • the contact resistance between source contact electrode 16 and p + region 18 and n + source region 14 can be more reliably reduced.
  • MOSFET 1 of the present embodiment it is preferable that the content of Al monotonously decreases as it approaches SiC wafer 10 in source contact electrode 16. Thereby, it becomes possible to Al to the region including the interface between the source contact electrode 16 and p + region 18 and n + source region 14 is present, the source contact electrode 16 and p + region 18 and n + source regions 14 Contact resistance can be reduced more reliably.
  • MOSFET 1 of the present embodiment after the Ti content in source contact electrode 16 monotonously increases from the surface opposite to SiC wafer 10 toward SiC wafer 10 and exhibits the maximum value. It is preferable that it decreases monotonously. Since Ti is distributed in the source contact electrode 16 and exists in the entire region in the thickness direction, the contact resistance between the source contact electrode 16 and the p + region 18 and the n + source region 14 can be more reliably reduced. it can.
  • the MOSFET 1 in the second embodiment can be manufactured by the same manufacturing method as the MOSFET 1 in the first embodiment.
  • MOSFET 1 as a semiconductor device in the third embodiment basically has the same configuration as MOSFET 1 in the first embodiment, and has the same effects.
  • the MOSFET 1 in the third embodiment has characteristics different from those in the first embodiment as follows.
  • source contact electrode 16 constituting MOSFET 1 in the third embodiment contains Ti, Al, Si, and C, and the balance is made of inevitable impurities, and the content of Al is SiC wafer 10.
  • the content of Si decreases monotonically as it approaches the distance, and the content of Si increases monotonically as it approaches the SiC wafer 10. Since Al and Si are distributed in this way and exist in the entire region in the thickness direction, the source contact electrode 16 can be in contact with both the p + region 18 and the n + source region 14 while sufficiently suppressing contact resistance. It has become.
  • the source contact electrode 16 is arranged so as to extend from a region in contact with the n + source region 14 to a region in contact with the p + region 18.
  • MOSFET 1 in the present embodiment is a semiconductor device capable of reducing the number of manufacturing steps and improving the degree of integration.
  • Ti content in source contact electrode 16 monotonously increases from the surface opposite to SiC wafer 10 toward SiC wafer 10. After showing the maximum value, it is preferable to decrease monotonously. Since Ti is distributed in the source contact electrode 16 and exists in the entire region in the thickness direction, the contact resistance between the source contact electrode 16 and the p + region 18 and the n + source region 14 can be more reliably reduced. it can.
  • MOSFET 1 in the third embodiment can be manufactured by the same manufacturing method as MOSFET 1 in the first embodiment.
  • the features of the source contact electrode 16 described in the first to third embodiments may be simultaneously achieved by arbitrarily combining two or more features.
  • JFET 3 which is a junction field effect transistor (JFET) as a semiconductor device according to the fourth embodiment includes MOSFET 1 in the first to third embodiments in the configuration of the ohmic contact electrode. It has the same configuration and produces the same effect.
  • the JFET 3 is made of SiC and has an n-type substrate 31 of conductivity type, a first p-type layer 32 formed on the n-type substrate 31, and a first p-type layer 32.
  • An n-type layer 33 formed thereon and a second p-type layer 34 formed on the n-type layer 33 are provided.
  • n-type substrate 31, p-type layer 32, n-type layer 33 and second p-type layer 34 constitute SiC wafer 30 made of silicon carbide.
  • the p-type layer and the n-type layer are layers made of SiC whose conductivity types are p-type and n-type, respectively.
  • the first p-type layer 32 has a thickness of about 10 ⁇ m, for example, and a p-type impurity concentration of about 7.5 ⁇ 10 15 cm ⁇ 3
  • the n-type layer 33 has a thickness of about 0.45 ⁇ m, for example, with an n-type impurity concentration approximately 2 ⁇ 10 17 cm -3
  • a second p-type layer 34 may be, for example, thickness 0.25 ⁇ m approximately, the concentration of approximately 2 ⁇ 10 17 cm -3 of p-type impurity.
  • the second p-type layer 34 and the n-type layer 33 contain an impurity (n-type impurity) whose conductivity type is higher than that of the n-type layer 33 (for example, about 1 ⁇ 10 20 cm ⁇ 3 ).
  • the first n-type region 35 and the second n-type region 37 are formed, and the first p-type layer 32 and the n-type region 35 are sandwiched between the first n-type region 35 and the second n-type region 37.
  • a first p-type region 36 containing an impurity (p-type impurity) having a higher conductivity type than the second p-type layer 34 (p-type impurity) is formed (for example, about 1 ⁇ 10 18 cm ⁇ 3 ). .
  • the first n-type region 35, the first p-type region 36, and the second n-type region 37 are formed so as to penetrate the second p-type layer 34 and reach the n-type layer 33, respectively. Yes.
  • the bottoms of the first n-type region 35, the first p-type region 36, and the second n-type region 37 are the upper surface of the first p-type layer 32 (the first p-type layer 32 and the n-type region). It is arranged at a distance from the boundary portion with the layer 33.
  • the upper surface 34A of the second p-type layer 34 (the main surface on the side opposite to the n-type layer 33 side).
  • a groove 71 is formed so as to penetrate the second p-type layer 34 from the surface to the n-type layer 33. That is, the bottom wall 71 ⁇ / b> A of the groove portion 71 is located inside the n-type layer 33 at a distance from the interface between the first p-type layer 32 and the n-type layer 33.
  • a second p-type region 43 containing a type impurity (for example, about 1 ⁇ 10 18 cm ⁇ 3 ) is formed.
  • the bottom of the second p-type region 43 is arranged at a distance from the upper surface of the n-type substrate 31 (the boundary between the n-type substrate 31 and the first p-type layer 32).
  • the source contact electrode as an ohmic contact electrode is in contact with the upper surfaces of the first n-type region 35, the first p-type region 36, the second n-type region 37, and the second p-type region 43.
  • 39, a gate contact electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44 are formed.
  • the source contact electrode 39, the gate contact electrode 41, the drain contact electrode 42, and the potential holding contact electrode 44 have the same characteristics as the source contact electrode 16 in the first to third embodiments.
  • An oxide film 38 is formed between the source contact electrode 39, the gate contact electrode 41, the drain contact electrode 42, and the potential holding contact electrode 44, which are ohmic contact electrodes, and another adjacent ohmic contact electrode. More specifically, an oxide film 38 as an insulating film is formed on the upper surface 34A of the second p-type layer 34, the bottom wall 71A and the side wall 71B of the groove 71, and the source contact electrode 39, the gate contact electrode 41, and the drain contact. It is formed so as to cover the entire region other than the region where the electrode 42 and the potential holding contact electrode 44 are formed. Thereby, the adjacent ohmic contact electrodes are insulated from each other.
  • a source wiring 45, a gate wiring 46, and a drain wiring 47 are formed so as to be in contact with the upper surfaces of the source contact electrode 39, the gate contact electrode 41, and the drain contact electrode 42, and are electrically connected to each ohmic contact electrode.
  • the source wiring 45 is in contact with the upper surface of the potential holding contact electrode 44 and is also electrically connected to the potential holding contact electrode 44. That is, the source wiring 45 is formed so as to extend from the upper surface of the source contact electrode 39 to the upper surface of the potential holding contact electrode 44, whereby the potential holding contact electrode 44 is formed as the source contact electrode 44. 39 and the same potential.
  • the source wiring 45, the gate wiring 46 and the drain wiring 47 are made of a conductor such as Al.
  • the source contact electrode 39 and the source wiring 45 constitute a source electrode 61
  • the gate contact electrode 41 and the gate wiring 46 constitute a gate electrode 62
  • the drain contact electrode 42 and the drain wiring 47 constitute a drain electrode 63.
  • a passivation film 64 is formed so as to cover the upper surfaces of the source electrode 61, the gate electrode 62, the drain electrode 63 and the oxide film 38.
  • the passivation film 64 is made of, for example, SiO 2 and has a function of electrically insulating the source electrode 61, the gate electrode 62, and the drain electrode 63 from the outside and protecting the JFET 3.
  • JFET 3 in the present embodiment is arranged in contact with SiC wafer 30 and source contact electrode as an ohmic contact electrode that is disposed in contact with SiC wafer 30 and contains Ti, Al, Si, and C, and the balance is unavoidable impurities.
  • 39 a gate contact electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44.
  • the SiC wafer 30 includes a first n-type region 35 and a second n-type region 37 whose conductivity type is n-type, and a first p-type region 36 and a second p-type region whose conductivity type is p-type. 43.
  • the source contact electrode 39 and the drain contact electrode 42 are in contact with the first n-type region 35 and the second n-type region 37, respectively, and the gate contact electrode 41 and the potential holding contact.
  • the electrodes 44 are in contact with the first p-type region 36 and the second p-type region 43, respectively.
  • the source contact electrode 39, the gate contact electrode 41, the drain contact electrode 42, and the potential holding contact electrode 44 have the same characteristics as the source contact electrode 16 in the first to third embodiments.
  • source contact electrode 39 and drain contact electrode 42 having characteristics similar to those of source contact electrode 16 in the first to third embodiments are provided as first n-type region 35 as an n-type region, respectively.
  • the gate contact electrode 41 that is in contact with the second n-type region 37 and made of the same material as the source contact electrode 39 and the drain contact electrode 42 is connected to the first p-type region 36 and the second p-type region as p-type regions. It is disposed in contact with the mold region 43.
  • the JFET 3 is a semiconductor device capable of reducing the number of steps in the manufacturing process and improving the degree of integration.
  • Ni is used as the material for forming 42
  • Ti / Al is used as the material for forming the gate contact electrode 41 disposed in contact with the first p-type region 36.
  • the following problems occur. That is, in the method of manufacturing JFET 3 adopting the above configuration, after forming a mask for forming source contact electrode 39 and drain contact electrode 42, these electrodes are formed by vapor deposition or the like. Then, after removing the mask, it is necessary to form a mask for forming the gate contact electrode 41, and to form this electrode by vapor deposition or the like.
  • the number of steps increases and an improvement in the degree of integration is hindered due to an alignment error in mask formation twice.
  • the source contact electrode 39, the gate contact electrode 41, and the drain contact electrode 42 can be formed of the same material. Can be formed.
  • the number of manufacturing steps can be reduced and the degree of integration can be improved.
  • JFET 3 in the state where the voltage of gate electrode 62 is 0 V, in n-type layer 33, the region sandwiched between first p-type region 36 and second n-type region 37 and the sandwiched portion A region sandwiched between the region and the first p-type layer 32 (drift region) and a region sandwiched between the first p-type region 36 and the first p-type layer 32 (channel region) are depleted.
  • the first n-type region 35 and the second n-type region 37 are electrically connected via the n-type layer 33. Therefore, a current flows as electrons move from the first n-type region 35 toward the second n-type region 37.
  • a substrate preparation step is first performed as a step (S210). Specifically, in step (S210), as shown in FIG. 12, an n-type substrate 31 made of SiC containing high-concentration n-type impurities is prepared. Next, an epitaxial growth process is implemented as process (S220). Specifically, first p-type layer 32, n-type layer 33, and second p-type layer 34 made of SiC, for example, are sequentially formed on one main surface of n-type substrate 31 by vapor phase epitaxial growth. .
  • silane (SiH 4 ) gas and propane (C 3 H 8 ) gas can be used as a material gas
  • hydrogen (H 2 ) gas can be used as a carrier gas.
  • a p-type impurity source for forming a p-type layer for example, diborane (B 2 H 6 ) or trimethylaluminum (TMA) is used, and as an n-type impurity for forming an n-type layer, for example, nitrogen ( N 2 ) can be employed.
  • the first p-type layer 32 and the second p-type layer 34 containing p-type impurities such as Al and B, and the n-type layer 33 containing n-type impurities such as N are formed.
  • a groove part formation process is implemented as process (S230). Specifically, in the step (S230), as shown in FIG. 13, the upper surface 34A of the second p-type layer 34 penetrates the second p-type layer 34 and reaches the n-type layer 33. A groove 71 is formed.
  • the groove 71 is formed by, for example, forming a mask layer having an opening at a desired position for forming the groove 71 on the upper surface 34A of the second p-type layer 34 and then performing dry etching using SF 6 gas. Can do.
  • an ion implantation process is implemented as process (S240).
  • step (S240) referring to FIGS. 13 and 14, first, the upper surface 34A of second p-type layer 34 and the bottom wall of groove 71 are made of SiO 2 by, for example, CVD. An oxide film is formed. Then, after a resist is applied on the oxide film, exposure and development are performed, and a resist film having openings in regions corresponding to the shapes of desired first n-type region 35 and second n-type region 37 Is formed.
  • the oxide film is partially removed by, for example, RIE, so that a mask layer made of an oxide film having an opening pattern on the upper surface 34A of the second p-type layer 34 is formed. It is formed.
  • ion implantation is performed on the n-type layer 33 and the second p-type layer 34 using the mask layer as a mask.
  • the ion species to be implanted can be, for example, P or N. As a result, a first n-type region 35 and a second n-type region 37 that pass through the second p-type layer 34 and reach the n-type layer 33 are formed.
  • the upper surface 34A and the groove portion of the second p-type layer 34 are obtained by the same procedure.
  • a mask layer having openings in regions corresponding to the shapes of desired first p-type region 36 and second p-type region 43 is formed.
  • ion implantation is performed on the first p-type layer 32, the n-type layer 33, and the second p-type layer 34 using this mask layer as a mask.
  • the ion species to be implanted can be, for example, Al, B, or the like.
  • an activation annealing step is performed as a step (S250).
  • the n-type substrate 31 having the first p-type layer 32, the n-type layer 33, and the second p-type layer 34 for which the ion implantation has been completed is made of, for example, a non-volatile material such as argon.
  • Activation annealing is performed by heating to 1700 ° C. in an active gas atmosphere and holding for 30 minutes.
  • impurities such as P and Al introduced in the step (S240) are activated and can function as n-type impurities or p-type impurities.
  • an oxide film forming step is performed as a step (S260).
  • the second p-type is performed by performing a thermal oxidation process of heating to, for example, about 1300 ° C. in an oxygen atmosphere and holding for about 90 minutes.
  • An oxide film 38 (field oxide film) is formed as an insulating film covering the upper surface 34A of the layer 34 and the bottom wall 71A and the side wall 71B of the groove 71.
  • the thickness of the oxide film 38 is, for example, about 0.1 ⁇ m.
  • an ohmic electrode forming step is performed as a step (S270).
  • This step (S270) can be performed in the same manner as the step (S80) in the first embodiment.
  • a resist is applied onto oxide film 38, exposure and development are performed, and source contact electrode 39, gate contact electrode 41, drain contact electrode 42 and potential holding are performed.
  • a resist film 91 having an opening 91A corresponding to a region where the contact electrode 44 (see FIG. 10) is to be formed is formed.
  • the oxide film 38 is partially removed by, for example, RIE.
  • the Ti film 51 made of Ti, the Al film 52 made of Al, and the Si film 53 made of Si are formed on the resist film 91 and the resist. It is formed in a region exposed from the film 91. Further, by removing the resist film 91, the Ti film 51, the Al film 52, and the Si film 53 on the resist film 91 are removed (lifted off), and the first n-type region 35 and the first p-type region are removed. 36, the Ti film 51, the Al film 52, and the Si film 53 remain so as to be in contact with the second n-type region 37 and the second p-type region 43.
  • step (S84) alloying is performed in the same manner as in step (S84) in the first embodiment.
  • the temperature is 550 ° C. or higher and 1200 ° C. or lower, preferably 900 ° C. or higher and 1100 ° C. or lower, for example, 1000 ° C.
  • An alloying process is performed in which the time is kept for a period of less than a minute, for example, 2 minutes.
  • Ti, Al, Si contained in the Ti film 51, Al film 52, and Si film 53, and Si, C contained in the n-type layer 33 or the second p-type layer 34 are alloyed.
  • FIG. 17 in an inert gas atmosphere such as Ar
  • the temperature is 550 ° C. or higher and 1200 ° C. or lower, preferably 900 ° C. or higher and 1100 ° C. or lower, for example, 1000 ° C.
  • An alloying process is performed in which the time is kept for a period of less than a minute, for example, 2 minutes.
  • a source contact electrode 39, a gate contact electrode 41, a drain contact electrode 42, and a potential holding contact electrode 44 are formed as ohmic contact electrodes.
  • the heating is preferably carried out in a mixed gas of an inert gas, particularly Ar or / and N 2 and hydrogen.
  • a wiring formation step is performed as a step (S280). Specifically, in step (S280), referring to FIG. 10, source wiring 45, gate wiring 46, and drain wiring 47 that are in contact with the upper surfaces of source contact electrode 39, gate contact electrode 41, and drain contact electrode 42, respectively. Is formed.
  • a resist layer having an opening is formed in a desired region where the source wiring 45, the gate wiring 46 and the drain wiring 47 are to be formed. At the same time, it can be formed by removing Al on the resist layer (lift-off).
  • a passivation film formation process is implemented as process (S290). Specifically, in the step (S290), a passivation film 64 made of, for example, SiO 2 is formed so as to cover the upper surfaces of the source electrode 61, the gate electrode 62, the drain electrode 63, and the oxide film 38. The formation of the passivation film 64 can be performed by, for example, CVD.
  • the JFET 3 in the present embodiment is completed.
  • the source contact electrode 39, the gate contact electrode 41, and the drain contact electrode 42 can be formed of the same material, a single mask is used. These electrodes can be formed simultaneously by forming. As a result, according to the method for manufacturing JFET 3 in the present embodiment, the number of manufacturing steps can be reduced and the degree of integration can be improved.
  • the MOSFET and the JFET have been described as an example of the semiconductor device of the present invention.
  • the semiconductor device of the present invention is not limited to this, and an IGBT (Insulated Gate Bipolar Transistor, insulated gate bipolar transistor),
  • the present invention can also be applied to other semiconductor devices such as bipolar transistors.
  • Example 1 Embodiment 1 of the present invention will be described below.
  • an SiC substrate is prepared, and an n-type SiC region containing P as an n-type impurity at a concentration of 6 ⁇ 10 19 cm ⁇ 3 and 5 ⁇ 10 19 Al as a p-type impurity by ion implantation.
  • a p-type SiC region containing a concentration of cm ⁇ 3 was formed.
  • an ohmic contact electrode was formed by the same method as in the first embodiment so as to be in contact with the n-type SiC region and the p-type SiC region, and the contact resistivity was measured (Example).
  • the electrode of Comparative Example A made of Ni can contact the n-type SiC region with a low contact resistivity of 5 ⁇ 10 ⁇ 6 ⁇ ⁇ cm 2 , but is in contact with the p-type SiC region.
  • the resistivity is 2 ⁇ 10 ⁇ 2 ⁇ ⁇ cm 2 , which is not sufficiently low.
  • the electrode of Comparative Example B made of Ti / Al can contact the p-type SiC region with a low contact resistivity of 2 ⁇ 10 ⁇ 3 ⁇ ⁇ cm 2 , but the contact resistivity with the n-type SiC region is 3 ⁇ 10 ⁇ 3 ⁇ ⁇ cm 2 , which is not sufficiently low.
  • the electrode of the example having the same configuration as the ohmic contact electrode included in the semiconductor device of the present invention has a contact resistance with the n-type SiC region of 7 ⁇ 10 ⁇ 6 ⁇ ⁇ cm 2 , which is comparable to Ni.
  • the contact resistance with the p-type SiC region is 3 ⁇ 10 ⁇ 3 ⁇ ⁇ cm 2 which is comparable to Ti / Al. From this, it was confirmed that the ohmic contact electrode included in the semiconductor device of the present invention can sufficiently suppress the contact resistance in both the p-type SiC region and the n-type SiC region.
  • Example 2 Embodiment 2 of the present invention will be described below.
  • the ohmic contact electrode included in the semiconductor device of the present invention an experiment was conducted to investigate the influence of the composition of the ohmic contact electrode on the contact resistance with the p-type SiC region and the n-type SiC region.
  • the experimental procedure is as follows.
  • an SiC substrate is prepared, and an n-type SiC region containing P, which is an n-type impurity, at a concentration of 6 ⁇ 10 19 cm ⁇ 3 in the SiC substrate by ion implantation, and a p-type impurity, as in Example 1 above. And a p-type SiC region containing Al at a concentration of 5 ⁇ 10 19 cm ⁇ 3 . And the ohmic contact electrode was formed by the method similar to the said Embodiment 1 so that the said n-type SiC area
  • the result of Experiment 1 is shown in FIG. 18, and the result of Experiment 2 is shown in FIG.
  • the horizontal axis represents the ratio of the thickness of the Al film to the thickness of the Ti film, and the vertical axis represents the contact resistivity.
  • the horizontal axis represents the thickness of the Si film, and the vertical axis represents the contact resistivity.
  • circles indicate contact resistance with the n-type SiC region, and square marks indicate contact resistance with the p-type SiC region.
  • the contact resistance with the p-type SiC region is about 1 ⁇ 10 ⁇ 3 ⁇ ⁇ cm 2 or less, and the contact resistance with the n-type SiC region is 1 ⁇ 10 ⁇ 4 ⁇ ⁇ cm. It is preferable to be about 2 or less. Therefore, from the above experimental results, it can be said that in the step of forming the Al film, it is preferable to form an Al film having a thickness of 1.5 to 6 times the thickness of the Ti film. In addition, from the ratio of the thickness in the manufacturing process, it can be said that the ohmic contact electrode preferably contains Al that is 1.58 times or more and 6.33 times or less of Ti in atomic ratio. Moreover, it can be said from FIG. 18 that the thickness of the Al film is more preferably twice or more the thickness of the Ti film in order to more reliably reduce the contact resistance with the p-type SiC region.
  • Embodiment 3 of the present invention will be described below.
  • An experiment was conducted to confirm the formation state of the ohmic contact electrode included in the semiconductor device of the present invention.
  • the experimental procedure is as follows.
  • the “ohmic contact electrode” is an electrode formed so as to reduce a contact resistance with the SiC layer by forming a metal film on the SiC layer and further performing a heat treatment on the metal film. Means.
  • a sample was prepared by forming an ohmic contact electrode on the SiC layer by the same procedure as in steps (S81) to (S84) of the first embodiment.
  • the thicknesses of the Ti film, Al film, and Si film formed in steps (S81) to (S83) were 50 mm, 500 mm, and 250 mm, respectively (Example).
  • the sample of the above example was cut in a cross section perpendicular to the surface of the ohmic contact electrode, and the cross section was observed with a SEM (Scanning Electron Microscope), and a photograph was taken.
  • the distribution of elements in the vicinity of the ohmic contact electrode was investigated by performing Auger spectroscopic analysis while performing sputtering in the direction perpendicular to the surface of the ohmic contact electrode in the samples of the above examples and comparative examples.
  • the upper side is a region outside the sample range, and the lower side is a semiconductor layer (SiC layer).
  • SiC layer semiconductor layer
  • regions having different brightness between these regions are ohmic contact electrodes. is there.
  • the horizontal axis represents the sputtering time and represents the depth from the surface of the ohmic contact electrode, and the vertical axis represents the correction signal intensity.
  • the correction signal intensity is a value corresponding to the atomic concentration of each element obtained by correcting the signal intensity of each element obtained in Auger spectroscopic analysis with a correction coefficient.
  • the correction signal intensity is calculated by dividing the signal intensity of each element obtained in Auger spectroscopic analysis by the sensitivity coefficient determined for each element, and the sum of the values obtained for each element is 1. It can calculate by adjusting so that it may become.
  • an element relative sensitivity coefficient (ERSF), an average matrix relative sensitivity coefficient (AMRSF), etc. can also be used as a sensitivity coefficient
  • the atomic relative sensitivity coefficient (ARSF) was employ
  • the correction signal intensity obtained is not necessarily accurate in comparison of the amount between elements or in the absolute amount of the element, but accurately indicates the increase / decrease tendency of each element and the presence / absence of the element.
  • the sputtering rate is about 2.5 nm / min in terms of SiO 2 .
  • an ohmic contact electrode having a substantially uniform thickness is formed on the SiC layer of the sample.
  • the viewpoint is shifted from the SiC layer side to the surface side (ohmic contact electrode side), and from the position where the alloy layer made of metal or the like first appears to the surface, the ohmic contact electrode It is.
  • a straight line ⁇ along the Si distribution in a region corresponding to SiC that is, a region where the concentration of Si is constant, and an electrode in the region.
  • a straight line ⁇ is drawn along a region adjacent to the side (surface side) and decreasing as the Si concentration approaches the surface, and the surface side is an ohmic contact electrode from the intersection of the straight line ⁇ and the straight line ⁇ . That is, the line segment ⁇ is the interface between the SiC layer and the ohmic contact electrode.
  • the ohmic contact electrode of the said Example and comparative example has the following characteristics. That is, the electrode of the example contains Al and Ti in a region including the interface with the SiC layer. On the other hand, although the electrode of the comparative example contains Ti in the region including the interface with the SiC layer, it does not contain Al.
  • Si is included in the region including the surface opposite to the SiC layer of the electrode of the example.
  • Si is not contained in the region including the surface opposite to the SiC layer of the electrode of the comparative example.
  • the Si content monotonously increases as the SiC layer is approached.
  • Si is not contained in a region having a predetermined thickness from the surface, and it cannot be said that the Si content increases monotonously as the SiC layer is approached.
  • the Al content monotonously decreases as the SiC layer is approached.
  • the Al content is constant in a predetermined thickness region from the surface, and Al is not included in the predetermined thickness region from the interface with the SiC layer. It cannot be said that the Al content monotonously decreases as the SiC layer is approached.
  • the content of Ti monotonously increases from the surface opposite to the SiC layer toward the SiC layer, shows a maximum value, and then monotonously decreases.
  • Ti is not contained in a region having a predetermined thickness from the surface, and in this region, the content of Ti monotonously increases toward the SiC layer. I can't say that.
  • the ohmic contact electrode of the example can contact both the p-type SiC region and the n-type SiC region while sufficiently suppressing the contact resistance, whereas the ohmic contact of the comparative example It is considered that the contact resistance of the contact electrode with the n-type SiC region is not sufficiently suppressed.
  • a wiring made of Al or the like is often formed on the ohmic contact electrode.
  • the position where the concentration of the element is discontinuous is indicated at the interface between the wiring and the ohmic contact electrode (on the side opposite to the SiC wafer). Surface).
  • the semiconductor device of the present invention can be applied particularly advantageously to a semiconductor device including an electrode disposed in contact with a SiC wafer.

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Abstract

　製造工程の工程数の低減や集積度の向上が可能なＭＯＳＦＥＴ（１）は、炭化珪素からなるＳｉＣウェハ（１０）と、ＳｉＣウェハ（１０）に接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるソースコンタクト電極（１６）とを備えている。ＳｉＣウェハ（１０）は、導電型がｎ型であるｎ＋ソース領域（１４）と、導電型がｐ型であるｐ＋領域（１８）とを含んでいる。ｎ＋ソース領域（１４）およびｐ＋領域（１８）のそれぞれは、ソースコンタクト電極（１６）と接触している。そして、ソースコンタクト電極（１６）は、ＳｉＣウェハ（１０）との界面を含む領域に、アルミニウムとチタンとを含有している。

Description

半導体装置
　本発明は半導体装置およびその製造方法に関し、より特定的には、炭化珪素からなるＳｉＣウェハに接触して配置される電極を備えた半導体装置に関する。
　半導体装置においては、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とが形成され、当該ｎ型領域およびｐ型領域には、電極が接続される構造が採用される場合が多い。近年、半導体装置が使用される装置の高効率化の進行に伴い、半導体装置に対しても高効率化の要求がある。半導体装置を高効率化するためには、上記電極は、それ自身の抵抗（電気抵抗）が小さいだけでなく、上記ｎ型領域およびｐ型領域との接触抵抗が小さいことが必要とされる。
　一方、近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。ＳｉＣは、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料としてＳｉＣを採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、ＳｉＣを材料として採用した半導体装置は、Ｓｉを材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　しかし、ＳｉＣを半導体装置の素材として採用した場合、Ｓｉを半導体装置の素材として採用した場合に比べて、ｐ型領域およびｎ型領域と電極とのショットキー障壁が大きくなることを回避することは難しい。その結果、ｐ型領域およびｎ型領域と電極との接触抵抗の上昇を抑制することが容易ではないという問題が生じていた。
　これに対し、ｎ型不純物（導電型がｎ型である不純物）を含むｎ型ＳｉＣ領域と接触する電極の材料としてはＮｉ（ニッケル）、ｐ型不純物（導電型がｐ型である不純物）を含むｐ型ＳｉＣ領域と接触する電極の材料としてはＴｉ（チタン）／Ａｌ（アルミニウム）あるいはＡｌＳｉ合金を採用することにより、接触抵抗を低減可能であることが知られている（たとえば、谷本　智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６－Ｃ、Ｎｏ．４、ｐ３５９－３６７（非特許文献１）参照）。
谷本　智、外４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６－Ｃ、Ｎｏ．４、ｐ３５９－３６７
　上述のように、電極と接触する領域がｎ型ＳｉＣ領域であるかｐ型ＳｉＣ領域であるかに応じて、電極を構成する材料を適切に選択することにより、半導体装置の素材としてＳｉＣを採用した場合でも、ｐ型領域およびｎ型領域と電極との接触抵抗を低減することができる。しかし、ｐ型領域に接触する電極を構成する材料とｎ型領域に接触する電極を構成する材料とが異なる場合、これらの電極を形成する複数の工程が必要となり、製造工程の工程数が増加する。その結果、半導体装置の製造コストが上昇するという問題を生じる。また、ｐ型領域に接触する電極を構成する材料とｎ型領域に接触する電極を構成する材料とが異なることは、半導体装置の集積度の向上を阻害する要因ともなる。
　そこで、本発明の目的は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な電極を備えることにより、製造工程の工程数の低減や集積度の向上を可能とする半導体装置を提供することである。
　本発明の一の局面における半導体装置は、炭化珪素からなるＳｉＣウェハと、ＳｉＣウェハに接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるオーミックコンタクト電極とを備えている。ＳｉＣウェハは、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを含んでいる。また、ｎ型領域およびｐ型領域のそれぞれは、上記オーミックコンタクト電極と接触している。そして、当該オーミックコンタクト電極は、ＳｉＣウェハとの界面を含む領域に、アルミニウムとチタンとを含有している。
　本発明の一の局面における半導体装置を構成するオーミックコンタクト電極は、ＳｉＣウェハとの界面を含む領域に、アルミニウムとチタンとを含有している。これにより、当該オーミックコンタクト電極は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能となっている。その結果、本発明の一の局面における半導体装置によれば、ｐ型領域に接触するオーミックコンタクト電極とｎ型領域に接触するオーミックコンタクト電極とを同一材料により構成することが可能となり、製造工程の工程数の低減や集積度の向上を可能とする半導体装置を提供することができる。ここで、「ＳｉＣウェハとの界面を含む領域にアルミニウムとチタンとを含有している」状態とは、たとえばオージェ分光分析を実施することにより、ＳｉＣウェハとの界面を含む領域にノイズとは明確に区別できる程度にアルミニウムおよびチタンの存在が検出できる状態をいう。
　上記一の局面における半導体装置においては、上記オーミックコンタクト電極は、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように配置されていてもよい。
　また、上記一の局面における半導体装置においては、複数のオーミックコンタクト電極を備え、当該複数のオーミックコンタクト電極のうち、一のオーミックコンタクト電極はｎ型領域と接触しており、他のオーミックコンタクト電極はｐ型領域と接触していてもよい。
　本発明の他の局面における半導体装置は、炭化珪素からなるＳｉＣウェハと、ＳｉＣウェハに接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるオーミックコンタクト電極とを備えている。ＳｉＣウェハは、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを含んでいる。また、ｎ型領域およびｐ型領域のそれぞれは、上記オーミックコンタクト電極と接触している。そして、当該オーミックコンタクト電極の、ＳｉＣウェハとは反対側の表面を含む領域には珪素が含まれている。
　本発明の他の局面における半導体装置を構成するオーミックコンタクト電極は、ＳｉＣウェハとは反対側の表面を含む領域に珪素を含有している。このように、ＳｉＣウェハとは反対側の表面を含む領域において珪素（Ｓｉ）を含むことにより、当該オーミックコンタクト電極は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能となっている。その結果、本発明の他の局面における半導体装置によれば、ｐ型領域に接触するオーミックコンタクト電極とｎ型領域に接触するオーミックコンタクト電極とを同一材料により構成することが可能となり、製造工程の工程数の低減や集積度の向上を可能とする半導体装置を提供することができる。ここで、「ＳｉＣウェハとは反対側の表面を含む領域には珪素が含まれている」状態とは、たとえばオージェ分光分析を実施することにより、ＳｉＣウェハとは反対側の表面を含む領域にノイズとは明確に区別できる程度に珪素の存在が検出できる状態をいう。
　上記他の局面における半導体装置においては、オーミックコンタクト電極において、ＳｉＣウェハに近づくに従って珪素の含有量が単調に増加していてもよい。
　また、上記他の局面における半導体装置においては、オーミックコンタクト電極において、ＳｉＣウェハに近づくに従ってアルミニウムの含有量が単調に減少していてもよい。
　また、上記他の局面における半導体装置においては、オーミックコンタクト電極において、チタンの含有量が、ＳｉＣウェハとは反対側の表面からＳｉＣウェハに向けて単調に増加し、最大値を示した後、単調に減少していてもよい。
　また、上記他の局面における半導体装置においては、オーミックコンタクト電極は、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように配置されていてもよい。
　また、上記他の局面における半導体装置においては、複数のオーミックコンタクト電極を備え、当該複数のオーミックコンタクト電極のうち、一のオーミックコンタクト電極はｎ型領域と接触しており、他のオーミックコンタクト電極はｐ型領域と接触していてもよい。
　本発明のさらに他の局面における半導体装置は、炭化珪素からなるＳｉＣウェハと、ＳｉＣウェハに接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるオーミックコンタクト電極とを備えている。ＳｉＣウェハは、導電型がｎ型であるｎ型領域と、導電型がｐ型であるｐ型領域とを含んでいる。また、ｎ型領域およびｐ型領域のそれぞれは、上記オーミックコンタクト電極と接触している。そして、オーミックコンタクト電極においては、アルミニウムの含有量がＳｉＣウェハに近づくに従って単調に減少し、珪素の含有量がＳｉＣウェハに近づくに従って単調に増加している。
　本発明のさらに他の局面における半導体装置を構成するオーミックコンタクト電極においては、アルミニウムの含有量がＳｉＣウェハに近づくに従って単調に減少し、珪素の含有量がＳｉＣウェハに近づくに従って単調に増加している。これにより、当該オーミックコンタクト電極は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能となっている。その結果、本発明のさらに他の局面における半導体装置によれば、ｐ型領域に接触するオーミックコンタクト電極とｎ型領域に接触するオーミックコンタクト電極とを同一材料により構成することが可能となり、製造工程の工程数の低減や集積度の向上を可能とする半導体装置を提供することができる。
　上記さらに他の局面における半導体装置においては、オーミックコンタクト電極において、チタンの含有量が、ＳｉＣウェハとは反対側の表面からＳｉＣウェハに向けて単調に増加し、最大値を示した後、単調に減少していてもよい。
　また、上記さらに他の局面における半導体装置においては、オーミックコンタクト電極は、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように配置されていてもよい。
　また、上記さらに他の局面における半導体装置においては、複数のオーミックコンタクト電極を備え、当該複数のオーミックコンタクト電極のうち、一のオーミックコンタクト電極はｎ型領域と接触しており、他のオーミックコンタクト電極はｐ型領域と接触していてもよい。
　なお、元素の含有量が単調に増加または減少する状態とは、オーミックコンタクト電極の厚み方向において、当該元素の含有量が一定となっている領域（例えば含有量が０である連続した領域）を持つことなく、増加または減少を続ける状態をいう。
　以上の説明から明らかなように、本発明の半導体装置によれば、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能な電極を備えることにより、製造工程の工程数の低減や集積度の向上を可能とする半導体装置を提供することができる。
ＭＯＳＦＥＴの構成を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 図２におけるオーミック電極形成工程およびドレイン電極形成工程の詳細を示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの構成を示す概略断面図である。 ＪＦＥＴの製造方法の概略を示すフローチャートである。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 ＪＦＥＴの製造方法を説明するための概略断面図である。 Ｔｉ膜に対するＡｌ膜の膜厚の比と、接触抵抗率との関係を示す図である。 Ｓｉ膜の膜厚と接触抵抗率との関係を示す図である。 実施例のオーミックコンタクト電極付近のＳＥＭ写真である。 実施例のオーミックコンタクト電極付近における元素の分布を示す図である。 比較例のオーミックコンタクト電極付近における元素の分布を示す図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　（実施の形態１）
　まず、実施の形態１におけるＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）について説明する。図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１１と、ＳｉＣからなり、導電型がｎ型（第１導電型）の半導体層としてのｎ－ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐボディ１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ＋ソース領域１４と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域１８とを備えている。ｐボディ１３、ｎ＋ソース領域１４およびｐ＋領域１８が形成されたｎ－ＳｉＣ層１２と、ｎ＋ＳｉＣ基板１１とは、炭化珪素からなるＳｉＣウェハ１０を構成する。ｎ＋ＳｉＣ基板１１は、高濃度のｎ型不純物（導電型がｎ型である不純物）、たとえばＮ（窒素）を含んでいる。
　ｎ－ＳｉＣ層１２は、ｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上に、たとえば１０μｍ程度の厚みで形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ－ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば５×１０１５ｃｍ－３の濃度で含まれている。
　一対のｐボディ１３は、ｎ－ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐボディ１３に含まれるｐ型不純物は、たとえばＡｌ、Ｂ（硼素）などであり、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度、たとえば１×１０１７ｃｍ－３の濃度で含まれている。
　ｎ＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐボディ１３に取り囲まれるように、一対のｐボディ１３のそれぞれの内部に形成されている。ｎ＋ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをｎ－ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ－３の濃度で含んでいる。
　ｐ＋領域１８は、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように形成されている。ｐ＋領域１８は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０２０ｃｍ－３の濃度で含んでいる。
　さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、ソース配線１９と、ドレイン電極２０と、パシベーション膜２１とを備えている。
　ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ＋ソース領域１４の上部表面から他方のｎ＋ソース領域１４の上部表面にまで延在するようにｎ－ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
　ゲート電極１７は、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。
　ソースコンタクト電極１６は、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されている。そして、ソースコンタクト電極１６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）、珪素（Ｓｉ）および炭素（Ｃ）を含有し、残部不可避的不純物からなっている。ここで、不可避的不純物には、製造工程において不可避に混入する酸素（Ｏ）が含まれる。そして、ソースコンタクト電極１６は、ソース領域１４およびｐ＋領域１８が形成されたｎ－ＳｉＣ層１２との界面を含む領域に、アルミニウムとチタンとを含有している。
　ソース配線１９は、ソースコンタクト電極１６に接触して形成されており、Ａｌなどの導電体からなっている。そして、ソース配線１９は、ソースコンタクト電極１６を介してｎ＋ソース領域１４と電気的に接続されている。このソース配線１９とソースコンタクト電極１６とは、ソース電極２２を構成する。
　ドレイン電極２０は、ｎ＋ＳｉＣ基板１１においてｎ－ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソースコンタクト電極１６と同様の構成を有していてもよいし、Ｎｉなど、ｎ＋ＳｉＣ基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ＋ＳｉＣ基板１１と電気的に接続されている。
　パシベーション膜２１は、一方のソース配線１９上からゲート電極１７上を通り、他方のソース配線１９上にまで延在するように形成されている。このパシベーション膜２１は、たとえばＳｉＯ２からなっており、ソース配線１９およびゲート電極１７を外部と電気的に絶縁するとともに、ＭＯＳＦＥＴ１を保護する機能を有している。
　すなわち、本実施の形態におけるＭＯＳＦＥＴ１は、ＳｉＣウェハ１０と、ＳｉＣウェハ１０に接触して配置され、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなるオーミックコンタクト電極としてのソースコンタクト電極１６とを備えている。ＳｉＣウェハ１０は、導電型がｎ型であるｎ＋ソース領域１４と、導電型がｐ型であるｐ＋領域１８とを含んでいる。また、ｎ＋ソース領域１４およびｐ＋領域１８のそれぞれは、ソースコンタクト電極１６と接触している。そして、ソースコンタクト電極１６は、ＳｉＣウェハ１０との界面を含む領域に、ＡｌとＴｉとを含有している。さらに、ソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。
　一般に、ｎ型ＳｉＣ領域に接触する電極の材料としては、Ｎｉが採用される場合が多い。また、たとえばＳｉＣを素材として用いたＤＭＯＳ型の縦型ＭＯＳＦＥＴにおいては、Ｎｉからなる電極がｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域の両方に接触する構造が採用される。これは、ＤＭＯＳ型の縦型ＭＯＳＦＥＴにおいてはｐ型領域およびｎ型領域の両方に接触する電極が必要とされるところ、Ｎｉからなる電極は、ｐ型ＳｉＣ領域とも１０－２Ω・ｃｍ２程度の接触抵抗率で接触可能であるためである。しかし、この１０－２Ω・ｃｍ２という接触抵抗率は、オーミックコンタクト電極として使用可能な数値ではあるものの、Ｔｉ／Ａｌからなる電極がｐ型ＳｉＣ領域と１０－３Ω・ｃｍ２程度の接触抵抗率で接触可能であることを考慮すると、十分に低いとはいえない。
　一方、Ｔｉ／Ａｌからなる電極を採用した場合、ｐ型ＳｉＣ領域との接触抵抗は十分に抑制されるが、ｎ型ＳｉＣ領域との接触抵抗率は１０－３Ω・ｃｍ２程度となる。この１０－３Ω・ｃｍ２という接触抵抗率も、オーミックコンタクト電極として使用可能な数値ではあるものの、Ｎｉからなる電極がｎ型ＳｉＣ領域と１０－６Ω・ｃｍ２程度の接触抵抗率で接触可能であることを考慮すると、Ｔｉ／Ａｌからなる電極とｎ型ＳｉＣ領域との接触抵抗は、十分に低いとはいえない。
　このような電極の構成とｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗との関係を考慮しつつ、電極の構成にさらなる検討を加えた結果、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなり、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との界面を含む領域に、ＡｌとＴｉとを含有するオーミックコンタクト電極を採用することにより、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれに対しても接触抵抗を十分に抑制可能となることを本発明者は見出した。
　本実施の形態におけるＭＯＳＦＥＴ１を構成するソースコンタクト電極１６は、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなり、ＳｉＣウェハ１０に形成されたｎ＋ソース領域１４およびｐ＋領域１８との界面を含む領域に、ＡｌとＴｉとを含有している。これにより、ソースコンタクト電極１６は、ｎ＋ソース領域１４およびｐ＋領域１８のいずれとも接触抵抗を十分に抑制しつつ接触可能となっている。そして、ソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。その結果、本実施の形態におけるＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
　より具体的には、ＤＭＯＳ構造を有する本実施の形態におけるＭＯＳＦＥＴ１では、ｎ＋ソース領域１４とｐボディ１３とを同電位に保持する必要がある。そのため、ソースコンタクト電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐボディ１３の両方に電気的に接続されることが求められる。さらに、ＭＯＳＦＥＴ１においては、オン抵抗を低減するため、ｎ＋ソース領域１４とソースコンタクト電極１６とを接触抵抗を抑制しつつ電気的に接続する必要がある。これらの要求に応えつつ、製造工程の工程数の低減や集積度の向上を達成するためには、接触抵抗を低減しつつｎ＋ソース領域１４に接触する領域からｐボディ１３に接触する領域にまで延在するソースコンタクト電極１６が必要となる。これに対し、本実施の形態におけるＭＯＳＦＥＴ１のソースコンタクト電極１６は、上記構成を有することによりｎ＋ソース領域１４およびｐ＋領域１８（ｐボディ１３）の両方に対して低い接触抵抗で接触している。その結果、ＭＯＳＦＥＴ１は、高効率化を達成しつつ、製造工程の工程数の低減や集積度の向上が可能な半導体装置となっている。
　次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐボディ１３とｎ－ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域１４とｎ－ＳｉＣ層１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
　次に、実施の形態１におけるＭＯＳＦＥＴ１の製造方法について説明する。図２を参照して、実施の形態１におけるＭＯＳＦＥＴ１の製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型のＳｉＣ基板が準備される。具体的には、図４を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１１が準備される。
　次に、図２を参照して、工程（Ｓ２０）としてｎ型層形成工程が実施される。この工程（Ｓ２０）では、ｎ＋ＳｉＣ基板１１上に第１導電型の半導体層が形成される。具体的には、図４を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１１の一方の主面１１Ａ上にｎ－ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮを導入する。これにより、ｎ＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ－ＳｉＣ層１２を形成することができる。
　次に、図２を参照して、工程（Ｓ３０）としてｐボディ形成工程が実施される。この工程（Ｓ３０）では、図５を参照して、ｎ－ＳｉＣ層１２において、ｎ＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐボディ１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ｎ－ＳｉＣ層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物をｎ－ＳｉＣ層１２にイオン注入することにより、ｎ－ＳｉＣ層１２にｐボディ１３が形成される。
　次に、図２を参照して、工程（Ｓ４０）としてｎ＋領域形成工程が実施される。この工程（Ｓ４０）では、ｐボディ１３内の第２の主面１２Ｂを含む領域に、ｎ－ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図５を参照して、まず、工程（Ｓ３０）においてマスクとして使用された上記酸化膜が除去された上で、工程（Ｓ３０）と同様の手順で、所望のｎ＋ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、Ｐなどのｎ型不純物がｎ－ＳｉＣ層１２にイオン注入により導入されることによりｎ＋ソース領域１４が形成される。
　次に、図２を参照して、工程（Ｓ５０）としてｐ＋領域形成工程が実施される。この工程（Ｓ５０）では、図５を参照して、一対のｐボディ１３のうち一方のｐボディ１３の内部に形成されたｎ＋ソース領域１４から見て、他方のｐボディ１３の内部に形成されたｎ＋ソース領域１４とは反対側に、第２の主面１２Ｂを含むように、高濃度第２導電型領域（ｐ＋領域１８）が形成される。具体的には、図５を参照して、工程（Ｓ３０）および（Ｓ４０）と同様の手順で所望のｐ＋領域１８の形状に応じた領域に開口を有するマスク層が形成され、これをマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がｎ－ＳｉＣ層１２にイオン注入により導入されることによりｐ＋領域１８が形成される。
　次に、図２を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、イオン注入が実施されたｎ－ＳｉＣ層１２を、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱し、３０分間程度保持することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。
　次に、図２を参照して、工程（Ｓ７０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ７０）では、図６を参照して、工程（Ｓ１０）～（Ｓ６０）までが実施されて所望のイオン注入領域を含むｎ－ＳｉＣ層１２が形成されたｎ＋ＳｉＣ基板１１が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、二酸化珪素（ＳｉＯ２）からなるゲート酸化膜１５（図１参照）となるべき熱酸化膜１５Ａ（たとえば厚み５０ｎｍ程度）が、第２の主面１２Ｂ上に形成される。
　次に、図２を参照して、工程（Ｓ８０）および（Ｓ９０）としてオーミック電極形成工程およびドレイン電極形成工程が実施される。ここで工程（Ｓ８０）および（Ｓ９０）は、この順序で、あるいは工程（Ｓ９０）および（Ｓ８０）の順序で実施することも可能であるが、工程数低減の観点から、以下に説明するように同時に実施されることが好ましい。工程（Ｓ８０）および（Ｓ９０）においては、図３を参照して、まず、工程（Ｓ８１）～（Ｓ８３）としてＴｉ膜形成工程、Ａｌ膜形成工程およびＳｉ膜形成工程がこの順序で実施される。
　具体的には、図６および図７を参照して、まず、熱酸化膜１５Ａ上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極１６（図１参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより熱酸化膜１５Ａが部分的に除去されることによりゲート酸化膜１５が形成される。その後、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３が、図７に示すように、第２の主面１２Ｂ上およびｎ＋ＳｉＣ基板１１のｎ－ＳｉＣ層１２とは反対側の主面上に、たとえばスパッタリングによりこの順で形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が除去（リフトオフ）されて、図８に示すように、ゲート酸化膜１５から露出する第２の主面１２Ｂ上およびｎ＋ＳｉＣ基板１１のｎ－ＳｉＣ層１２とは反対側の主面上に、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が残存する。
　ここで、工程（Ｓ８１）においては、厚み１００Å以上４００Å以下のＴｉ膜５１が形成されることが好ましい。これにより、安定的に低抵抗のオーミックコンタクト電極を形成できる。また、工程（Ｓ８２）においては、工程（Ｓ５１）において形成されたＴｉ膜５１の厚みの１．５倍以上６倍以下の厚みを有するＡｌ膜５２が形成されることが好ましい。これにより、ｎ＋ソース領域１４およびｐボディ１３との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することが可能となる。さらに、工程（Ｓ８３）においては、厚み１００Å以上５００Å以下のＳｉ膜５３が形成されることが好ましい。これにより、安定的に低抵抗のオーミックコンタクト電極を形成できる。
　次に、図３を参照して、工程（Ｓ８４）として合金化工程が実施される。具体的には、図８および図９を参照して、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱され、１０分間以下の時間、たとえば２分間保持される熱処理が実施される。これにより、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、Ａｌ、Ｓｉ、およびｎ－ＳｉＣ層１２またはｎ＋ＳｉＣ基板１１に含まれるＳｉ、Ｃが合金化される。その結果、図９に示すように、一対のｎ＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きにｐ＋領域１８上にまで延在するとともに、第２の主面１２Ｂに接触して配置されるソースコンタクト電極１６、およびｎ＋ＳｉＣ基板１１においてｎ－ＳｉＣ層１２が形成される側の主面である一方の主面１１Ａとは反対側の主面である他方の主面１１Ｂに接触して配置されるドレイン電極２０が形成される。ここで、工程（Ｓ８４）においては、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中においてｎ＋ＳｉＣ基板１１が加熱されることが好ましい。これにより、製造コストを抑制しつつ、ｎ＋ソース領域１４およびｐボディ１３（ｐ＋領域１８）との接触抵抗を一層確実に低減したソースコンタクト電極１６を作製することができる。以上の手順により、工程（Ｓ８０）および（Ｓ９０）が完了する。
　次に、図２を参照して、工程（Ｓ１００）としてゲート電極形成工程が実施される。この工程（Ｓ１００）では、たとえば導電体であるポリシリコン、Ａｌなどからなるゲート電極１７（図１参照）が、一方のｎ＋ソース領域１４上から他方のｎ＋ソース領域１４上にまで延在するとともに、ゲート酸化膜１５に接触するように形成される。ゲート電極の素材としてポリシリコンを採用する場合、当該ポリシリコンは、Ｐが１×１０２０ｃｍ－３を超える高い濃度で含まれるものとすることができる。
　次に、図２を参照して、工程（Ｓ１１０）としてソース配線形成工程が実施される。この工程（Ｓ１１０）では、たとえば蒸着法により、導電体であるＡｌからなるソース配線１９（図１参照）が、ソースコンタクト電極１６の上部表面上に形成される。上述の工程（Ｓ８０）およびこの工程（Ｓ１１０）により、ソース電極２２（図１参照）が完成する。
　次に、図２を参照して、工程（Ｓ１２０）としてパシベーション膜形成工程が実施される。この工程（Ｓ１２０）では、図１を参照して、一方のソース配線１９上からゲート電極１７上を通り、他方のソース配線１９上にまで延在するように、たとえばＳｉＯ２からなるこのパシベーション膜２１が形成される。このパシベーション膜２１は、たとえばＣＶＤ法により形成することができる。以上の工程（Ｓ１０）～（Ｓ１２０）により、実施の形態１におけるＭＯＳＦＥＴ１（図１参照）が完成する。
　実施の形態１におけるＭＯＳＦＥＴの製造方法によれば、ｐ＋領域１８およびｎ＋ソース領域１４のいずれとも接触抵抗を十分に抑制しつつ接触可能な上記ソースコンタクト電極１６を、ｎ型領域に接触する領域からｐ型領域に接触する領域にまで延在するように形成するとともに、ソースコンタクト電極１６と同一材料からなるドレイン電極２０をこれと同時に形成することができる。その結果、ＭＯＳＦＥＴ１の製造工程における工程数の低減やＭＯＳＦＥＴ１の集積度の向上を達成することができる。
　（実施の形態２）
　次に、本発明の他の実施の形態である実施の形態２について説明する。実施の形態２における半導体装置としてのＭＯＳＦＥＴ１は、基本的には上記実施の形態１におけるＭＯＳＦＥＴ１と同様の構成を有し、同様の効果を奏する。そして、実施の形態２におけるＭＯＳＦＥＴ１は、以下のような実施の形態１の場合とは異なる特徴を有している。
　すなわち、図１を参照して、実施の形態２におけるＭＯＳＦＥＴ１を構成するソースコンタクト電極１６は、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなり、ＳｉＣウェハ１０とは反対側の表面を含む領域にはＳｉが含まれている。このように、ＳｉＣウェハ１０とは反対側の表面を含む領域において珪素（Ｓｉ）を含むことにより、ソースコンタクト電極１６は、ｐ＋領域１８およびｎ＋ソース領域１４のいずれとも接触抵抗を十分に抑制しつつ接触可能となっている。そして、ソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。その結果、本実施の形態におけるＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
　また、図１を参照して、本実施の形態のＭＯＳＦＥＴ１においては、ソースコンタクト電極１６において、ＳｉＣウェハ１０に近づくに従ってＳｉの含有量が単調に増加していることが好ましい。これにより、オーミックコンタクト電極であるソースコンタクト電極１６の厚み方向における全域においてＳｉが存在するとともに、Ｓｉを含むＳｉＣウェハ１０に近づくほどＳｉの含有量が高くなる。その結果、ソースコンタクト電極１６とｐ＋領域１８およびｎ＋ソース領域１４との接触抵抗をより確実に低減することができる。
　さらに、本実施の形態のＭＯＳＦＥＴ１においては、ソースコンタクト電極１６において、ＳｉＣウェハ１０に近づくに従ってＡｌの含有量が単調に減少していることが好ましい。これにより、ソースコンタクト電極１６とｐ＋領域１８およびｎ＋ソース領域１４との界面を含む領域にまでＡｌが存在することとなり、ソースコンタクト電極１６とｐ＋領域１８およびｎ＋ソース領域１４との接触抵抗をより確実に低減することができる。
　また、本実施の形態のＭＯＳＦＥＴ１においては、ソースコンタクト電極１６において、Ｔｉの含有量が、ＳｉＣウェハ１０とは反対側の表面からＳｉＣウェハ１０に向けて単調に増加し、最大値を示した後、単調に減少していることが好ましい。ソースコンタクト電極１６においてＴｉがこのように分布し、厚み方向における全域において存在することにより、ソースコンタクト電極１６とｐ＋領域１８およびｎ＋ソース領域１４との接触抵抗をより確実に低減することができる。
　なお、実施の形態２におけるＭＯＳＦＥＴ１は、実施の形態１のＭＯＳＦＥＴ１と同様の製造方法により製造することができる。
　（実施の形態３）
　次に、本発明のさらに他の実施の形態である実施の形態３について説明する。実施の形態３における半導体装置としてのＭＯＳＦＥＴ１は、基本的には上記実施の形態１におけるＭＯＳＦＥＴ１と同様の構成を有し、同様の効果を奏する。そして、実施の形態３におけるＭＯＳＦＥＴ１は、以下のような実施の形態１の場合とは異なる特徴を有している。
　すなわち、図１を参照して、実施の形態３におけるＭＯＳＦＥＴ１を構成するソースコンタクト電極１６は、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなり、Ａｌの含有量がＳｉＣウェハ１０に近づくに従って単調に減少し、Ｓｉの含有量がＳｉＣウェハ１０に近づくに従って単調に増加している。ＡｌおよびＳｉがこのように分布し、厚み方向における全域において存在することにより、ソースコンタクト電極１６は、ｐ＋領域１８およびｎ＋ソース領域１４のいずれとも接触抵抗を十分に抑制しつつ接触可能となっている。そして、ソースコンタクト電極１６は、ｎ＋ソース領域１４に接触する領域からｐ＋領域１８に接触する領域にまで延在するように配置されている。その結果、本実施の形態におけるＭＯＳＦＥＴ１は、製造工程の工程数の低減や集積度の向上を可能とする半導体装置となっている。
　また、図１を参照して、本実施の形態のＭＯＳＦＥＴ１においては、ソースコンタクト電極１６において、Ｔｉの含有量が、ＳｉＣウェハ１０とは反対側の表面からＳｉＣウェハ１０に向けて単調に増加し、最大値を示した後、単調に減少していることが好ましい。ソースコンタクト電極１６においてＴｉがこのように分布し、厚み方向における全域において存在することにより、ソースコンタクト電極１６とｐ＋領域１８およびｎ＋ソース領域１４との接触抵抗をより確実に低減することができる。
　なお、実施の形態３におけるＭＯＳＦＥＴ１は、実施の形態１のＭＯＳＦＥＴ１と同様の製造方法により製造することができる。
　また、上記実施の形態１～３において説明したソースコンタクト電極１６の特徴は、２つ以上任意に組み合わせて同時に達成されてもよい。
　（実施の形態４）
　次に、本発明のさらに他の実施の形態である実施の形態４について説明する。図１０を参照して、実施の形態４における半導体装置としての接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）であるＪＦＥＴ３は、オーミックコンタクト電極の構成において、上記実施の形態１～３におけるＭＯＳＦＥＴ１と同様の構成を有し、同様の効果を奏する。具体的には、ＪＦＥＴ３は、ＳｉＣからなり、導電型がｎ型であるｎ型基板３１と、ｎ型基板３１上に形成された第１のｐ型層３２と、第１のｐ型層３２上に形成されたｎ型層３３と、ｎ型層３３上に形成された第２のｐ型層３４とを備えている。また、ｎ型基板３１、ｐ型層３２、ｎ型層３３および第２のｐ型層３４は、炭化珪素からなるＳｉＣウェハ３０を構成する。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。また、第１のｐ型層３２は、たとえば厚み１０μｍ程度、ｐ型不純物の濃度７．５×１０１５ｃｍ－３程度、ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物の濃度２×１０１７ｃｍ－３程度、第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物の濃度２×１０１７ｃｍ－３程度とすることができる。
　第２のｐ型層３４およびｎ型層３３には、ｎ型層３３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む（たとえば１×１０２０ｃｍ－３程度）第１のｎ型領域３５および第２のｎ型領域３７が形成されるとともに、第１のｎ型領域３５および第２のｎ型領域３７に挟まれるように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む（たとえば１×１０１８ｃｍ－３程度）第１のｐ型領域３６が形成されている。すなわち、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７は、それぞれ第２のｐ型層３４を貫通してｎ型層３３に至るように形成されている。また、第１のｎ型領域３５、第１のｐ型領域３６および第２のｎ型領域３７の底部は、第１のｐ型層３２の上部表面（第１のｐ型層３２とｎ型層３３との境界部）から間隔を隔てて配置されている。
　また、第１のｎ型領域３５から見て第１のｐ型領域３６とは反対側には、第２のｐ型層３４の上部表面３４Ａ（ｎ型層３３の側とは反対側の主面）から第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成されている。つまり、溝部７１の底壁７１Ａは、第１のｐ型層３２とｎ型層３３との界面から間隔を隔て、ｎ型層３３の内部に位置している。さらに、溝部７１の底壁７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至るように、第１のｐ型層３２および第２のｐ型層３４よりも高濃度のｐ型不純物を含む（たとえば１×１０１８ｃｍ－３程度）第２のｐ型領域４３が形成されている。この第２のｐ型領域４３の底部は、ｎ型基板３１の上部表面（ｎ型基板３１と第１のｐ型層３２との境界部）から間隔を隔てて配置されている。
　さらに、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成されている。そして、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、実施の形態１～３におけるソースコンタクト電極１６と同様の特徴を有している。
　オーミックコンタクト電極であるソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４と隣接する他のオーミックコンタクト電極との間には、酸化膜３８が形成されている。より具体的には、絶縁膜としての酸化膜３８が、第２のｐ型層３４の上部表面３４Ａ、溝部７１の底壁７１Ａおよび側壁７１Ｂにおいて、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。
　さらに、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面に接触するように、ソース配線４５、ゲート配線４６およびドレイン配線４７がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線４５は、電位保持コンタクト電極４４の上部表面にも接触し、電位保持コンタクト電極４４とも電気的に接続されている。つまり、ソース配線４５は、ソースコンタクト電極３９の上部表面上から電位保持コンタクト電極４４の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極４４は、ソースコンタクト電極３９と同電位に保持されている。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばＡｌなどの導電体から構成されている。ソースコンタクト電極３９およびソース配線４５はソース電極６１を構成し、ゲートコンタクト電極４１およびゲート配線４６はゲート電極６２を構成し、ドレインコンタクト電極４２およびドレイン配線４７はドレイン電極６３を構成する。さらに、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、パシベーション膜６４が形成されている。このパシベーション膜６４は、たとえばＳｉＯ２からなっており、ソース電極６１、ゲート電極６２およびドレイン電極６３を外部と電気的に絶縁するとともに、ＪＦＥＴ３を保護する機能を有している。
　すなわち、本実施の形態におけるＪＦＥＴ３は、ＳｉＣウェハ３０と、ＳｉＣウェハ３０に接触して配置され、Ｔｉ、Ａｌ、ＳｉおよびＣを含有し、残部不可避的不純物からなるオーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４とを備えている。ＳｉＣウェハ３０は、導電型がｎ型である第１のｎ型領域３５および第２のｎ型領域３７と、導電型がｐ型である第１のｐ型領域３６および第２のｐ型領域４３とを含んでいる。また、上記オーミックコンタクト電極のうち、ソースコンタクト電極３９およびドレインコンタクト電極４２は、それぞれ第１のｎ型領域３５および第２のｎ型領域３７と接触しており、ゲートコンタクト電極４１および電位保持コンタクト電極４４は、それぞれ第１のｐ型領域３６および第２のｐ型領域４３と接触している。そして、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４は、実施の形態１～３におけるソースコンタクト電極１６と同様の特徴を有している。
　本実施の形態におけるＪＦＥＴ３においては、実施の形態１～３におけるソースコンタクト電極１６と同様の特徴を有するソースコンタクト電極３９およびドレインコンタクト電極４２が、それぞれｎ型領域としての第１のｎ型領域３５および第２のｎ型領域３７に接触し、かつソースコンタクト電極３９およびドレインコンタクト電極４２と同一材料からなるゲートコンタクト電極４１が、ｐ型領域としての第１のｐ型領域３６および第２のｐ型領域４３と接触して配置されている。これにより、ＪＦＥＴ３は、製造工程における工程数の低減や集積度の向上が可能な半導体装置となっている。
　より具体的には、本実施の形態におけるＪＦＥＴ３において、従来のＪＦＥＴと同様に第１のｎ型領域３５および第２のｎ型領域３７に接触して配置されるソースコンタクト電極３９およびドレインコンタクト電極４２を構成する材料をＮｉとし、第１のｐ型領域３６に接触して配置されるゲートコンタクト電極４１を構成する材料をＴｉ／Ａｌとした場合、以下のような問題が生じる。すなわち、上記構成を採用したＪＦＥＴ３の製造方法においては、ソースコンタクト電極３９およびドレインコンタクト電極４２を形成するためのマスクを形成した後、これらの電極を蒸着等により形成する。その後、当該マスクを除去した上で、さらにゲートコンタクト電極４１を形成するためのマスクを形成し、この電極を蒸着等により形成する必要がある。このような製造プロセスを採用した場合、工程数が増加するとともに、２回にわたるマスク形成における位置あわせの誤差に起因して、集積度の向上が阻害される。これに対し、本実施の形態におけるＪＦＥＴ３においては、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を同一材料で形成することができるため、１回のマスク形成により一括してこれらの電極を形成することができる。その結果、本実施の形態におけるＪＦＥＴ３によれば、製造工程の工程数の低減や集積度の向上を図ることができる。
　次に、ＪＦＥＴ３の動作について説明する。図１０を参照して、ゲート電極６２の電圧が０Ｖの状態では、ｎ型層３３において、第１のｐ型領域３６と第２のｎ型領域３７とで挟まれた領域および当該挟まれた領域と第１のｐ型層３２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域３６と第１のｐ型層３２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域３５と第２のｎ型領域３７とはｎ型層３３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することにより電流が流れる。
　一方、ゲートコンタクト電極４１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域３５と第２のｎ型領域３７とは電気的に遮断された状態となる。そのため、第１のｎ型領域３５から第２のｎ型領域３７に向かって電子が移動することができず、電流は流れない。
　次に、実施の形態４における半導体装置としてのＪＦＥＴ３の製造方法について説明する。図１１を参照して、本実施の形態におけるＪＦＥＴ３の製造方法においては、まず、工程（Ｓ２１０）として、基板準備工程が実施される。具体的には、工程（Ｓ２１０）では、図１２に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板３１が準備される。次に、工程（Ｓ２２０）として、エピタキシャル成長工程が実施される。具体的には、ｎ型基板３１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。これにより、Ａｌ、Ｂなどのｐ型不純物を含む第１のｐ型層３２および第２のｐ型層３４、Ｎなどのｎ型不純物を含むｎ型層３３が形成される。
　次に、図１１を参照して、工程（Ｓ２３０）として、溝部形成工程が実施される。具体的には、工程（Ｓ２３０）では、図１３に示すように、第２のｐ型層３４の上部表面３４Ａから第２のｐ型層３４を貫通してｎ型層３３に至るように、溝部７１が形成される。溝部７１の形成は、たとえば所望の溝部７１の形成位置に開口を有するマスク層を第２のｐ型層３４の上部表面３４Ａ上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
　次に、図１１を参照して、工程（Ｓ２４０）として、イオン注入工程が実施される。具体的には、工程（Ｓ２４０）では、図１３および図１４を参照して、まず、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、たとえばＣＶＤによりＳｉＯ２からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第１のｎ型領域３５および第２のｎ型領域３７の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜が部分的に除去されることにより、第２のｐ型層３４の上部表面３４Ａ上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＰ、Ｎなどとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｎ型領域３５および第２のｎ型領域３７が形成される。
　さらに、第１のｎ型領域３５および第２のｎ型領域３７の形成に用いられたマスク層が除去された上で、同様の手順により、第２のｐ型層３４の上部表面３４Ａおよび溝部７１の底壁上に、所望の第１のｐ型領域３６および第２のｐ型領域４３の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂなどとすることができる。これにより、第２のｐ型層３４を貫通してｎ型層３３に至る第１のｐ型領域３６、および溝部７１の底壁７１Ａからｎ型層３３を貫通し、第１のｐ型層３２に至る第２のｐ型領域４３が形成される。
　次に、図１１を参照して、工程（Ｓ２５０）として、活性化アニール工程が実施される。具体的には、工程（Ｓ２５０）では、上記イオン注入が完了した第１のｐ型層３２、ｎ型層３３および第２のｐ型層３４を有するｎ型基板３１が、たとえばアルゴンなどの不活性ガス雰囲気中で１７００℃に加熱され、３０分間保持されることにより、活性化アニールが実施される。これにより、工程（Ｓ２４０）において導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。
　次に、図１１を参照して、工程（Ｓ２６０）として、酸化膜形成工程が実施される。具体的には、工程（Ｓ２６０）では、図１５を参照して、たとえば酸素雰囲気中で１３００℃程度に加熱し、９０分間程度保持する熱酸化処理が実施されることにより、第２のｐ型層３４の上部表面３４Ａと、溝部７１の底壁７１Ａおよび側壁７１Ｂを覆う絶縁膜としての酸化膜３８（フィールド酸化膜）が形成される。酸化膜３８の厚みは、たとえば０．１μｍ程度である。
　次に、図１１を参照して、工程（Ｓ２７０）として、オーミック電極形成工程が実施される。この工程（Ｓ２７０）は、実施の形態１における工程（Ｓ８０）と同様に実施することができる。具体的には、図１６を参照して、まず、酸化膜３８上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４（図１０参照）を形成すべき領域に応じた開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、たとえばＲＩＥにより酸化膜３８が部分的に除去される。その後、実施の形態１の工程（Ｓ８１）～（Ｓ８３）の場合と同様に、ＴｉからなるＴｉ膜５１、ＡｌからなるＡｌ膜５２およびＳｉからなるＳｉ膜５３が、レジスト膜９１上および当該レジスト膜９１から露出する領域に形成される。さらに、レジスト膜９１が除去されることにより、レジスト膜９１上のＴｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が除去（リフトオフ）されて、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３上に接触するように、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３が残存する。
　次に、実施の形態１における工程（Ｓ８４）と同様に合金化が実施される。具体的には、図１７を参照して、Ａｒなどの不活性ガス雰囲気中において、５５０℃以上１２００℃以下の温度、好ましくは９００℃以上１１００℃以下の温度、たとえば１０００℃に加熱し、１０分間以下の時間、たとえば２分間保持する合金化処理が実施される。これにより、Ｔｉ膜５１、Ａｌ膜５２およびＳｉ膜５３に含まれるＴｉ、Ａｌ、Ｓｉ、およびｎ型層３３または第２のｐ型層３４に含まれるＳｉ、Ｃが合金化される。その結果、図１７に示すように、第１のｎ型領域３５、第１のｐ型領域３６、第２のｎ型領域３７および第２のｐ型領域４３の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極３９、ゲートコンタクト電極４１、ドレインコンタクト電極４２および電位保持コンタクト電極４４がそれぞれ形成される。ここで、上記加熱は、不活性ガス、特にＡｒまたは／およびＮ２と、水素との混合ガス中において実施されることが好ましい。これにより、製造コストを抑制しつつ、接触抵抗を抑制したソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を作製することができる。以上の手順により、工程（Ｓ２７０）が完了する。
　次に、図１１を参照して、工程（Ｓ２８０）として、配線形成工程が実施される。具体的には、工程（Ｓ２８０）では、図１０を参照して、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２の上部表面にそれぞれ接触するソース配線４５、ゲート配線４６およびドレイン配線４７が形成される。ソース配線４５、ゲート配線４６およびドレイン配線４７は、たとえばソース配線４５、ゲート配線４６およびドレイン配線４７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。
　次に、図１１を参照して、工程（Ｓ２９０）として、パシベーション膜形成工程が実施される。具体的には、工程（Ｓ２９０）では、ソース電極６１、ゲート電極６２、ドレイン電極６３および酸化膜３８の上部表面を覆うように、たとえばＳｉＯ２からなるパシベーション膜６４が形成される。このパシベーション膜６４の形成は、たとえばＣＶＤにより実施することができる。
　以上の工程により、本実施の形態におけるＪＦＥＴ３は完成する。ここで、上記本実施の形態における半導体装置としてのＪＦＥＴ３の製造方法においては、ソースコンタクト電極３９、ゲートコンタクト電極４１およびドレインコンタクト電極４２を同一の材料で形成することができるため、１回のマスク形成により同時にこれらの電極を形成することができる。その結果、本実施の形態におけるＪＦＥＴ３の製造方法によれば、製造工程の工程数の低減や集積度の向上を図ることができる。
　なお、上記実施の形態においては、本発明の半導体装置の一例として、ＭＯＳＦＥＴおよびＪＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタなど他の半導体装置にも適用することができる。
　（実施例１）
　以下、本発明の実施例１について説明する。ＳｉＣ層との接触抵抗を、本発明の半導体装置に含まれるオーミックコンタクト電極（実施例）と、本発明の範囲外の従来のオーミックコンタクト電極であるＮｉ電極（比較例Ａ）およびＴｉ／Ａｌ電極（比較例Ｂ）とについて比較する実験を行なった。実験の手順は以下のとおりである。
　まず、ＳｉＣ基板を準備し、イオン注入により当該ＳｉＣ基板にｎ型不純物であるＰを６×１０１９ｃｍ－３の濃度で含むｎ型ＳｉＣ領域と、ｐ型不純物であるＡｌを５×１０１９ｃｍ－３の濃度で含むｐ型ＳｉＣ領域とを形成した。そして、当該ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域に接触するように、オーミックコンタクト電極を上記実施の形態１と同様の方法で形成して、接触抵抗率を測定した（実施例）。一方、比較のため、ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域に接触するように、Ｎｉからなる電極（比較例Ａ）およびＴｉ／Ａｌからなる電極（比較例Ｂ）も形成し、接触抵抗率を測定した。測定結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１を参照して、Ｎｉからなる比較例Ａの電極は、ｎ型ＳｉＣ領域と５×１０－６Ω・ｃｍ２という低い接触抵抗率で接触可能であるものの、ｐ型ＳｉＣ領域との接触抵抗率は２×１０－２Ω・ｃｍ２となり、十分に低いとはいえない。一方、Ｔｉ／Ａｌからなる比較例Ｂの電極は、ｐ型ＳｉＣ領域と２×１０－３Ω・ｃｍ２という低い接触抵抗率で接触可能であるものの、ｎ型ＳｉＣ領域との接触抵抗率は３×１０－３Ω・ｃｍ２となり、十分に低いとはいえない。
　これに対し、本発明の半導体装置に含まれるオーミックコンタクト電極と同様の構成を有する実施例の電極は、ｎ型ＳｉＣ領域との接触抵抗がＮｉと遜色ない７×１０－６Ω・ｃｍ２、ｐ型ＳｉＣ領域との接触抵抗がＴｉ／Ａｌと遜色ない３×１０－３Ω・ｃｍ２となっている。このことから、本発明の半導体装置に含まれるオーミックコンタクト電極は、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制可能であることが確認された。
　（実施例２）
　以下、本発明の実施例２について説明する。本発明の半導体装置に含まれるオーミックコンタクト電極に関して、ｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域との接触抵抗に及ぼすオーミックコンタクト電極の組成の影響を調査する実験を行なった。実験の手順は以下のとおりである。
　まず、ＳｉＣ基板を準備し、上記実施例１と同様に、イオン注入によって当該ＳｉＣ基板にｎ型不純物であるＰを６×１０１９ｃｍ－３の濃度で含むｎ型ＳｉＣ領域と、ｐ型不純物であるＡｌを５×１０１９ｃｍ－３の濃度で含むｐ型ＳｉＣ領域とを形成した。そして、当該ｎ型ＳｉＣ領域およびｐ型ＳｉＣ領域に接触するように、オーミックコンタクト電極を上記実施の形態１と同様の方法で形成して、接触抵抗率を測定した。ここで、Ｔｉ膜の厚みを２００Å、Ｓｉ膜の厚みを２５０Åに固定した上で、Ａｌ膜の厚みを変化させることによりオーミックコンタクト電極の組成を変化させる実験（実験１）と、Ｔｉ膜およびＡｌ膜の厚みを２００Åに固定した上で、Ｓｉ膜の厚みを変化させることによりオーミックコンタクト電極の組成を変化させる実験（実験２）を実施した。
　実験１の結果を図１８に、実験２の結果を図１９に示す。なお、図１８において、横軸はＴｉ膜の厚みに対するＡｌ膜の厚みの比を示しており、縦軸は接触抵抗率を示している。また、図１９において、横軸はＳｉ膜の厚みを示しており、縦軸は接触抵抗率を示している。そして、図１８および図１９において、丸印はｎ型ＳｉＣ領域との接触抵抗、四角印はｐ型ＳｉＣ領域との接触抵抗を示している。
　次に、実験結果について説明する。図１８を参照して、Ｔｉ膜に対するＡｌ膜の厚みの比が大きくなりすぎるとオーミックコンタクト電極とｎ型ＳｉＣ領域との接触抵抗が大きくなる一方、当該厚みの比が小さくなりすぎるとオーミックコンタクト電極とｐ型ＳｉＣ領域との接触抵抗が大きくなることがわかる。そして、上記厚みの比が１．５未満では、電極とｐ型ＳｉＣ領域との接触抵抗が１×１０－３Ω・ｃｍ２を超えている。また、上記厚みの比が６を超えると、電極とｎ型ＳｉＣ領域との接触抵抗が１×１０－４Ω・ｃｍ２を超える。
　実用上オーミックコンタクト電極として採用するためには、ｐ型ＳｉＣ領域との接触抵抗は１×１０－３Ω・ｃｍ２以下程度、ｎ型ＳｉＣ領域との接触抵抗は１×１０－４Ω・ｃｍ２以下程度とすることが好ましい。したがって、以上の実験結果より、上記Ａｌ膜を形成する工程では、Ｔｉ膜の厚みの１．５倍以上６倍以下の厚みを有するＡｌ膜が形成されることが好ましいといえる。なお、製造プロセスにおける上記厚みの比から、オーミックコンタクト電極は、原子数比でＴｉの１．５８倍以上６．３３倍以下のＡｌを含有していることが好ましいといえる。また、図１８より、ｐ型ＳｉＣ領域との接触抵抗をより確実に低減するためには、Ａｌ膜の厚みはＴｉ膜の厚みの２倍以上とすることがより好ましいといえる。
　一方、図１９を参照して、Ｔｉ膜とＡｌ膜の膜厚を固定した状態でＳｉ膜の膜厚を変化させた実験２の結果より、Ｔｉ膜およびＡｌ膜の膜厚が一定であれば、Ｓｉ膜の膜厚が変化した場合でも、オーミックコンタクト電極の接触抵抗は、ｐ型ＳｉＣ層およびｎ型ＳｉＣ層のいずれに対しても、ほとんど変化しないことがわかった。以上の結果より、Ｔｉ膜に対するＡｌ膜の膜厚の比（オーミックコンタクト電極におけるＴｉ含有量に対するＡｌ含有量の比）を上記実験１で好ましいことが確認された範囲とすることにより、Ｓｉ膜の膜厚（オーミックコンタクト電極におけるＳｉ含有量）に大きく依存することなく、オーミックコンタクト電極の接触抵抗を確実に低減できることが明らかとなった。
　（実施例３）
　以下、本発明の実施例３について説明する。本発明の半導体装置に含まれるオーミックコンタクト電極の形成状態を確認する実験を行なった。実験の手順は以下のとおりである。なお、本願において「オーミックコンタクト電極」とは、ＳｉＣ層上に金属膜を形成し、さらに当該金属膜に対して熱処理を実施することによりＳｉＣ層との接触抵抗を低減するように形成される電極を意味する。
　まず、ＳｉＣ層上に上記実施の形態１の工程（Ｓ８１）～（Ｓ８４）と同様の手順によりオーミックコンタクト電極を形成することによって、試料を作製した。工程（Ｓ８１）～（Ｓ８３）において形成したＴｉ膜、Ａｌ膜およびＳｉ膜の厚みは、それぞれ５０Å、５００Åおよび２５０Åとした（実施例）。一方、比較のため、ＳｉＣ層上に厚み５０ÅのＴｉ膜および厚み２００ÅのＡｌ膜を順次形成した後、合金加熱処理を行なうことにより本発明の範囲外のオーミックコンタクト電極を形成した試料も作製した（比較例）。
　その後、上記実施例の試料をオーミックコンタクト電極の表面に垂直な断面で切断し、当該断面をＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）にて観察し、写真を撮影した。また、上記実施例および比較例の試料におけるオーミックコンタクト電極の表面から垂直な方向にスパッタリングを実施しつつ、オージェ分光分析を実施することにより、オーミックコンタクト電極付近の元素の分布を調査した。
　次に、図２０～図２２に基づいて実験結果を説明する。なお、図２０において、上側は試料の範囲外の領域、下側は半導体層（ＳｉＣ層）であり、図２０に示すようにこれらの領域に挟まれた明るさの異なる領域がオーミックコンタクト電極である。また、図２１および図２２において、横軸はスパッタリング時間であって、オーミックコンタクト電極の表面からの深さを示しており、縦軸は補正信号強度を示している。
　ここで、補正信号強度とは、オージェ分光分析において得られた各元素の信号強度を補正係数により補正して得られる、各元素の原子濃度に対応する値である。この補正信号強度は、オージェ分光分析において得られた各元素の信号強度を、元素ごとに決められる感度係数で除した値を算出した上で、各元素について得られた当該値の総和が１になるように調整することにより算出することができる。なお、感度係数としては、元素相対感度係数（ＥＲＳＦ）、平均マトリックス相対感度係数（ＡＭＲＳＦ）などを用いることもできるが、ここでは原子相対感度係数（ＡＲＳＦ）を採用した。この感度係数は、試料の状態、測定系など様々な要因により影響を受ける。そのため、得られる補正信号強度は、元素間の量の比較や元素の絶対量においては必ずしも正確ではないが、各元素の増減傾向、存在の有無については精度よく表す。また、上記スパッタリングの速度は、ＳｉＯ２換算で約２．５ｎｍ／ｍｉｎである。
　図２０を参照して、試料のＳｉＣ層上には、ほぼ一様な厚みのオーミックコンタクト電極が形成されていることが確認される。ここで、このＳＥＭ写真を参照して、ＳｉＣ層側から表面側（オーミックコンタクト電極側）に視点を移していき、最初に金属などからなる合金層が現れた位置からその表面までがオーミックコンタクト電極である。
　また、図２１および図２２を参照して、たとえばＳｉの分布に着目し、ＳｉＣに相当する領域、すなわちＳｉの濃度が一定である領域のＳｉの分布に沿った直線αと、当該領域の電極側（表面側）に隣接し、Ｓｉの濃度が表面に近づくに従って低下している領域に沿った直線βとを描き、直線αと直線βとの交点から表面側がオーミックコンタクト電極である。つまり、線分γがＳｉＣ層とオーミックコンタクト電極との界面である。そして、上記実施例および比較例のオーミックコンタクト電極は、以下のような特徴を有している。すなわち、実施例の電極は、ＳｉＣ層との界面を含む領域に、ＡｌとＴｉとを含有している。これに対し、比較例の電極は、ＳｉＣ層との界面を含む領域にＴｉを含有しているものの、Ａｌを含有していない。
　また、実施例の電極の、ＳｉＣ層とは反対側の表面を含む領域にはＳｉが含まれている。これに対し、比較例の電極の、ＳｉＣ層とは反対側の表面を含む領域にはＳｉが含まれていない。さらに、実施例の電極においては、ＳｉＣ層に近づくに従ってＳｉの含有量が単調に増加している。これに対し、比較例の電極においては、表面から所定の厚みの領域にはＳｉが含まれておらず、ＳｉＣ層に近づくに従ってＳｉの含有量が単調に増加しているとはいえない。
　また、実施例の電極においては、ＳｉＣ層に近づくに従ってＡｌの含有量が単調に減少している。これに対し、比較例の電極においては、表面から所定の厚みの領域においてＡｌの含有量が一定となっており、かつＳｉＣ層との界面から所定の厚みの領域においてＡｌが含まれていないため、ＳｉＣ層に近づくに従ってＡｌの含有量が単調に減少しているとはいえない。さらに、実施例の電極においては、Ｔｉの含有量が、ＳｉＣ層とは反対側の表面からＳｉＣ層に向けて単調に増加し、最大値を示した後、単調に減少している。これに対し、比較例の電極においては、表面から所定の厚みの領域にはＴｉが含まれておらず、当該領域においてはＴｉの含有量がＳｉＣ層に向けて単調に増加しているとはいえない。
　以上のような相違点を有することにより、実施例のオーミックコンタクト電極はｐ型ＳｉＣ領域およびｎ型ＳｉＣ領域のいずれとも接触抵抗を十分に抑制しつつ接触可能であるのに対し、比較例のオーミックコンタクト電極はｎ型ＳｉＣ領域との接触抵抗が十分に抑制されないものと考えられる。
　なお、実際の半導体装置においては、オーミックコンタクト電極上に、Ａｌなどからなる配線が形成されることが多い。この場合、オーミックコンタクト電極から上記配線に向けて元素の分布を調査した場合に、元素の濃度が不連続になっている位置を、配線とオーミックコンタクト電極との界面（ＳｉＣウェハとは反対側の表面）であると判断することができる。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　本発明の半導体装置は、ＳｉＣウェハに接触して配置される電極を備えた半導体装置に、特に有利に適用され得る。
　１　ＭＯＳＦＥＴ、３　ＪＦＥＴ、１０　ＳｉＣウェハ、１１　ｎ＋ＳｉＣ基板、１１Ａ　一方の主面、１１Ｂ　他方の主面、１２　ｎ－ＳｉＣ層、１２Ａ　第１の主面、１２Ｂ　第２の主面、１３　ｐボディ、１３Ａ　チャネル領域、１４　ｎ＋ソース領域、１５　ゲート酸化膜、１５Ａ　熱酸化膜、１６　ソースコンタクト電極、１７　ゲート電極、１８　ｐ＋領域、１９　ソース配線、２０　ドレイン電極、２１　パシベーション膜、２２　ソース電極、３０　ＳｉＣウェハ、３１　ｎ型基板、３２　第１のｐ型層、３３　ｎ型層、３４　第２のｐ型層、３４Ａ　上部表面、３５　第１のｎ型領域、３６　第１のｐ型領域、３７　第２のｎ型領域、３８　酸化膜、３９　ソースコンタクト電極、４１　ゲートコンタクト電極、４２　ドレインコンタクト電極、４３　第２のｐ型領域、４４　電位保持コンタクト電極、４５　ソース配線、４６　ゲート配線、４７　ドレイン配線、５１　Ｔｉ膜、５２　Ａｌ膜、５３　Ｓｉ膜、６１　ソース電極、６２　ゲート電極、６３　ドレイン電極、６４　パシベーション膜、７１　溝部、７１Ａ　底壁、７１Ｂ　側壁、９１　レジスト膜、９１Ａ　開口。

Claims (13)

  1. 　炭化珪素からなるＳｉＣウェハ（１０，３０）と、
    　前記ＳｉＣウェハ（１０，３０）に接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるオーミックコンタクト電極（１６，３９，４１，４２，４４）とを備え、
    　前記ＳｉＣウェハ（１０，３０）は、
    　導電型がｎ型であるｎ型領域（１４，３５，３７）と、
    　導電型がｐ型であるｐ型領域（１８，３６，４３）とを含み、
    　前記ｎ型領域（１４，３５，３７）および前記ｐ型領域（１８，３６，４３）のそれぞれは、前記オーミックコンタクト電極（１６，３９，４１，４２，４４）と接触しており、
    　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）は、前記ＳｉＣウェハ（１０，３０）との界面を含む領域に、アルミニウムとチタンとを含有している、半導体装置（１，３）。
  2. 　前記オーミックコンタクト電極（１６）は、前記ｎ型領域（１４）に接触する領域から前記ｐ型領域（１８）に接触する領域にまで延在するように配置されている、請求の範囲第１項に記載の半導体装置（１）。
  3. 　複数の前記オーミックコンタクト電極（３９，４１，４２，４４）を備え、
    　複数の前記オーミックコンタクト電極（３９，４１，４２，４４）のうち、一の前記オーミックコンタクト電極（３９，４２）は前記ｎ型領域（３５，３７）と接触しており、他の前記オーミックコンタクト電極（４１，４４）は前記ｐ型領域（３６，４３）と接触している、請求の範囲第１項に記載の半導体装置（３）。
  4. 　炭化珪素からなるＳｉＣウェハ（１０，３０）と、
    　前記ＳｉＣウェハ（１０，３０）に接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるオーミックコンタクト電極（１６，３９，４１，４２，４４）とを備え、
    　前記ＳｉＣウェハ（１０，３０）は、
    　導電型がｎ型であるｎ型領域（１４，３５，３７）と、
    　導電型がｐ型であるｐ型領域（１８，３６，４３）とを含み、
    　前記ｎ型領域（１４，３５，３７）および前記ｐ型領域（１８，３６，４３）のそれぞれは、前記オーミックコンタクト電極（１６，３９，４１，４２，４４）と接触しており、
    　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）の、前記ＳｉＣウェハ（１０，３０）とは反対側の表面を含む領域には珪素が含まれている、半導体装置（１，３）。
  5. 　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）においては、前記ＳｉＣウェハ（１０，３０）に近づくに従って珪素の含有量が単調に増加している、請求の範囲第４項に記載の半導体装置（１，３）。
  6. 　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）においては、前記ＳｉＣウェハ（１０，３０）に近づくに従ってアルミニウムの含有量が単調に減少している、請求の範囲第４項に記載の半導体装置（１，３）。
  7. 　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）においては、チタンの含有量が、前記ＳｉＣウェハ（１０，３０）とは反対側の表面から前記ＳｉＣウェハ（１０，３０）に向けて単調に増加し、最大値を示した後、単調に減少している、請求の範囲第４項に記載の半導体装置（１，３）。
  8. 　前記オーミックコンタクト電極（１６）は、前記ｎ型領域（１４）に接触する領域から前記ｐ型領域（１８）に接触する領域にまで延在するように配置されている、請求の範囲第４項に記載の半導体装置（１）。
  9. 　複数の前記オーミックコンタクト電極（３９，４１，４２，４４）を備え、
    　複数の前記オーミックコンタクト電極（３９，４１，４２，４４）のうち、一の前記オーミックコンタクト電極（３９，４２）は前記ｎ型領域（３５，３７）と接触しており、他の前記オーミックコンタクト電極（４１，４４）は前記ｐ型領域（３６，４３）と接触している、請求の範囲第４項に記載の半導体装置（３）。
  10. 　炭化珪素からなるＳｉＣウェハ（１０，３０）と、
    　前記ＳｉＣウェハ（１０，３０）に接触して配置され、チタン、アルミニウム、珪素および炭素を含有し、残部不可避的不純物からなるオーミックコンタクト電極（１６，３９，４１，４２，４４）とを備え、
    　前記ＳｉＣウェハ（１０，３０）は、
    　導電型がｎ型であるｎ型領域（１４，３５，３７）と、
    　導電型がｐ型であるｐ型領域（１８，３６，４３）とを含み、
    　前記ｎ型領域（１４，３５，３７）および前記ｐ型領域（１８，３６，４３）のそれぞれは、前記オーミックコンタクト電極（１６，３９，４１，４２，４４）と接触しており、
    　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）においては、アルミニウムの含有量が前記ＳｉＣウェハ（１０，３０）に近づくに従って単調に減少し、珪素の含有量が前記ＳｉＣウェハ（１０，３０）に近づくに従って単調に増加している、半導体装置（１，３）。
  11. 　前記オーミックコンタクト電極（１６，３９，４１，４２，４４）においては、チタンの含有量が、前記ＳｉＣウェハ（１０，３０）とは反対側の表面から前記ＳｉＣウェハ（１０，３０）に向けて単調に増加し、最大値を示した後、単調に減少している、請求の範囲第１０項に記載の半導体装置（１，３）。
  12. 　前記オーミックコンタクト電極（１６）は、前記ｎ型領域（１４）に接触する領域から前記ｐ型領域（１８）に接触する領域にまで延在するように配置されている、請求の範囲第１０項に記載の半導体装置（１）。
  13. 　複数の前記オーミックコンタクト電極（３９，４１，４２，４４）を備え、
    　複数の前記オーミックコンタクト電極（３９，４１，４２，４４）のうち、一の前記オーミックコンタクト電極（３９，４２）は前記ｎ型領域（３５，３７）と接触しており、他の前記オーミックコンタクト電極（４１，４４）は前記ｐ型領域（３６，４３）と接触している、請求の範囲第１０項に記載の半導体装置（３）。
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