KR20100134038A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 전극을 구비하는 것에 의해, 제조 공정의 공정수의 저감이나 집적도의 향상이 가능한 반도체 장치인 MOSFET(1)는, n+ SiC 기판(11)과, n+ SiC 기판(11) 위에 형성된 n- SiC층(12)과, n- SiC층(12)에 접촉하여 배치되는 소스 전극(22)을 구비하고 있다. n- SiC층(12)은 도전형이 n형인 n+ 소스 영역(14)을 포함하고 있다. 그리고 소스 전극(22)은 n+ 소스 영역(14)과 접촉하여 배치되고, Ti, Al 및 Si를 함유하는 소스 콘택트 전극(16)을 포함하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는 탄화규소로 이루어지는 SiC층에 접촉하여 배치되는 전극을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에서는, 도전형이 n형인 n형 영역과, 도전형이 p형인 p형 영역이 형성되고, 상기 n형 영역 및 p형 영역에는, 전극이 접속되는 구조가 채용되는 경우가 많다. 최근, 반도체 장치가 사용되는 장치의 고효율화의 진행에 따라 반도체 장치에 대해서도 고효율화의 요구가 있다. 반도체 장치를 고효율화하기 위해서는, 상기 전극은 그 자신의 저항(전기 저항)이 작을 뿐만 아니라, 상기 n형 영역 및 p형 영역과의 접촉 저항이 작은 것이 요구된다.
한편, 최근 반도체 장치의 고내압화, 저손실화, 고온 환경하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소(SiC)의 채용이 진행되고 있다. SiC는 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소(Si)에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에 반도체 장치를 구성하는 재료로서 SiC를 채용함으로써, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한 SiC를 재료로서 채용한 반도체 장치는, Si를 재료로서 채용한 반도체 장치에 비해, 고온 환경하에서 사용된 경우의 특성의 저하가 작다는 이점도 갖고 있다.
그러나, SiC를 반도체 장치의 소재로서 채용한 경우, Si를 반도체 장치의 소재로서 채용한 경우에 비해, p형 영역 및 n형 영역과 전극과의 쇼트키 장벽이 커지는 것을 방지하는 것은 어렵고, 그 결과로서 p형 영역 및 n형 영역과 전극과의 접촉 저항의 상승을 억제하는 것은 용이하지 않은 문제가 있었다.
이것에 대하여, n형 불순물(도전형이 n형인 불순물)을 함유하는 n형 SiC 영역과 접촉하는 전극의 재료로서는 Ni(니켈), p형 불순물(도전형이 p형인 불순물)을 함유하는 p형 SiC 영역과 접촉하는 전극의 재료로서는 Ti(티탄)/Al(알루미늄) 또는 AlSi 합금을 채용하는 것에 의해, 접촉 저항을 저감시킬 수 있는 것이 알려져 있다(예컨대, 타니모토 사토시, 외 4명, 「SiC 디바이스의 옴 접촉 형성 기술」, 전자 정보 통신 학회 논문지, 사단법인 전자 정보 통신 학회, 2003년 4월, Vol. J86-C, No.4, p359-367(비특허문헌 1) 참조].
비특허문헌 1: 타니모토 사토시, 외 4명, 「SiC 디바이스의 옴 접촉 형성 기술」, 전자 정보 통신 학회 논문지, 사단법인 전자 정보 통신 학회, 2003년 4월, Vol. J86-C, No.4, p359-367
전술한 바와 같이, 전극과 접촉하는 영역이 n형 SiC 영역인지 p형 SiC 영역인지에 따라서, 전극을 구성하는 재료를 적절히 선택하는 것에 의해, 반도체 장치의 소재로서 SiC를 채용한 경우라도, p형 영역 및 n형 영역과 전극과의 접촉 저항을 저감시킬 수 있다. 그러나 p형 영역에 접촉하는 전극을 구성하는 재료와 n형 영역에 접촉하는 전극을 구성하는 재료가 상이한 경우, 이들 전극을 형성하는 복수의 공정이 필요해지므로, 제조 공정의 공정수가 증가한다. 그 결과, 반도체 장치의 제조 비용이 상승하는 문제가 발생한다. 또한, p형 영역에 접촉하는 전극을 구성하는 재료와 n형 영역에 접촉하는 전극을 구성하는 재료가 상이한 것은, 반도체 장치의 집적도의 향상을 저해하는 요인으로도 된다.
그래서, 본 발명의 목적은, p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 전극을 구비하는 것에 의해, 제조 공정의 공정수의 저감이나 집적도의 향상을 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는, 기판과, 기판 위에 형성되고, 탄화규소로 이루어지는 SiC층과, SiC층에 접촉하여 배치되는 전극을 포함하고 있다. 상기 SiC층은 도전형이 n형인 n형 영역을 포함하고 있다. 그리고, 상기 전극은 n형 영역과 접촉하여 배치되고, 티탄, 알루미늄 및 규소를 함유하는 옴 접촉 전극을 포함하고 있다.
본 발명자는 p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 전극의 재료에 대해서 상세한 검토를 행하였다. 그 결과, 이하와 같은 지견을 얻을 수 있었다.
일반적으로, n형 SiC 영역에 접촉하는 전극의 재료로서는, Ni이 채용되는 경우가 많다. 또한 예컨대 SiC를 소재로서 이용한 DMOS형의 종형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor; 산화막 전계 효과 트랜지스터)에서는, Ni로 이루어지는 전극이 p형 SiC 영역 및 n형 SiC 영역 양쪽에 접촉하는 구조가 채용된다. 이것은 DMOS형의 종형 MOSFET에서는 p형 영역 및 n형 영역 양쪽에 접촉하는 전극이 필요로 될 때, Ni로 이루어지는 전극은 p형 SiC 영역과도 10-2 Ω·㎠ 정도의 접촉 저항율로 접촉 가능하기 때문이다. 그러나 이 10-2 Ω·㎠라는 접촉 저항율은 옴 접촉 전극으로서 사용 가능한 수치이기는 하지만, Ti/Al로 이루어지는 전극이 p형 SiC 영역과 10-3 Ω·㎠ 정도의 접촉 저항률로 접촉 가능한 것을 고려하면, Ni로 이루어지는 전극과 P형 SiC 영역과의 접촉 저항은 충분히 낮다고는 할 수 없다.
한편, Ti/Al으로 이루어지는 전극을 채용한 경우, p형 SiC 영역과의 접촉 저항은 충분히 억제되지만, n형 SiC 영역과의 접촉 저항률은 10-3 Ω·㎠ 정도가 된다. 그러나 이 10-3 Ω·㎠라는 접촉 저항률도, 옴 접촉 전극으로서 사용 가능한 수치이기는 하지만, Ni로 이루어지는 전극이 n형 SiC 영역과 10-6 Ω·㎠ 정도의 접촉 저항률로 접촉 가능한 것을 고려하면, Ti/Al으로 이루어지는 전극과 n형 SiC 영역과의 접촉 저항은, 충분히 낮다고는 할 수 없다.
이러한 전극의 재료와 p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항과의 관계를 고려하면서, 전극의 재료에 한층 더 검토를 행한 결과, 전극의 재료에 Ti, Al 및 Si를 함유하는 합금을 채용하는 것에 의해, p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제 가능한 것을 본 발명자는 발견하였다.
본 발명의 반도체 장치에서는, SiC층에 접촉하여 배치되는 전극이, n형 영역과 접촉하여 배치되고, Ti, Al 및 Si를 함유하는 옴 접촉 전극을 포함하고 있다. 이 옴 접촉 전극은 Ti/Al으로 이루어지는 전극과 손색없는 접촉 저항으로 p형 SiC 영역과 접촉 가능한 동시에, Ni로 이루어지는 전극과 손색없는 접촉 저항으로 n형 SiC 영역과 접촉할 수 있다. 그 결과, 본 발명의 반도체 장치에 의하면, p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 전극을 포함하는 것에 의해, 제조 공정의 공정수의 저감이나 집적도의 향상을 가능하게 하는 반도체 장치를 제공할 수 있다.
상기 반도체 장치에 있어서 바람직하게는, 상기 옴 접촉 전극은 원자수비로 티탄의 1.58배 이상 6.33배 이하의 알루미늄을 함유하고 있다.
실용상 옴 접촉 전극으로서 채용하기 위해서는, p형 SiC 영역과의 접촉 저항은 1×10-3 Ω·㎠ 이하 정도, n형 SiC 영역과의 접촉 저항은 1×10-4 Ω·㎠ 이하 정도로 하는 것이 바람직하다. 여기서, 발명자가 Ti, Al 및 Si를 함유하는 전극과 p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항과, 상기 전극의 조성과의 관계를 조사한 바, Ti에 대한 Al의 원자수비가 너무 커지면 전극과 n형 SiC 영역과의 접촉 저항이 커지는 한편, 상기 원자수비가 너무 작아지면 전극과 p형 SiC 영역과의 접촉 저항이 커지는 것이 명백해졌다. 그리고 상기 원자수비가 1.58 미만에서는 전극과 p형 SiC 영역과의 접촉 저항이 1×10-3 Ω·㎠를 초과하는 것을 알 수 있었다. 또한 상기 원자수비가 6.33을 초과하면, 전극과 n형 SiC 영역과의 접촉 저항이 1×10-4 Ω·㎠를 초과하는 것을 알 수 있었다. 이상으로부터, 옴 접촉 전극은 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하고 있는 것을 바람직하다고 할 수 있다. 또한 전극과 p형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 원자수비는 2.11 이상인 것이 바람직하고, 전극과 n형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 원자수비는 4.22 이하인 것이 바람직하다.
상기 반도체 장치에 있어서 바람직하게는, SiC층은 도전형이 p형인 p형 영역을 더 포함하고 있다. 그리고 옴 접촉 전극은, n형 영역에 접촉하는 영역으로부터 p형 영역에 접촉하는 영역까지 연장되도록 배치되어 있다.
p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 상기 옴 접촉 전극이, n형 영역에 접촉하는 영역으로부터 p형 영역에 접촉하는 영역까지 연장되도록 배치되는 것에 의해, 한층 더 제조 공정의 공정수의 저감이나 집적도의 향상을 도모할 수 있다.
상기 반도체 장치에 있어서 바람직하게는, SiC층에 접촉하여 배치되고, 상기 전극과는 상이한 다른 전극을 더 포함하고 있다. 또한 SiC층은 도전형이 p형인 p형 영역을 더 포함하고 있다. 그리고 상기 다른 전극은, p형 영역과 접촉하여 배치되고, 티탄, 알루미늄 및 규소를 함유하며, 상기 옴 접촉 전극과는 상이한 다른 옴 접촉 전극을 포함하고 있다.
p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 상기 옴 접촉 전극 및 다른 옴 접촉 전극이, 각각 n형 영역 및 p형 영역에 접촉하여 배치되는 것에 의해, 한층 더 제조 공정의 공정수의 저감이나 집적도의 향상을 도모할 수 있다.
또한, 상기 다른 옴 접촉 전극을 구성하는 재료는, 상기 옴 접촉 전극을 구성하는 재료와 동일한 것이 바람직하다. 이것에 의해, 반도체 장치의 제조 프로세스에 있어서, 상기 옴 접촉 전극과 상기 다른 옴 접촉 전극을 동시에 형성하는 것이 용이해져, 제조 공정의 공정수를 한층 더 저감시킬 수 있다.
상기 반도체 장치에 있어서 바람직하게는, 상기 다른 옴 접촉 전극은 원자수비로 티탄의 1.58배 이상 6.33배 이하의 알루미늄을 함유하고 있다.
전술한 바와 같이, p형 SiC 영역과의 접촉 저항의 저감 및 n형 SiC 영역과의 접촉 저항의 저감의 양립을 고려하면, 상기 다른 옴 접촉 전극도, 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하고 있는 것이 바람직하다. 또한 상기 다른 전극과 p형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 원자수비는 2.11 이상인 것이 바람직하고, 상기 다른 전극과 n형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 원자수비는 4.22 이하인 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은, 기판을 준비하는 공정과, 기판 위에, 탄화규소로 이루어지고, 도전형이 n형인 n형 영역을 포함하는 SiC층을 형성하는 공정과, SiC층에 접촉하도록, 전극을 형성하는 공정을 포함하고 있다. 그리고 전극을 형성하는 공정은, n형 영역과 접촉하여 배치되고, 티탄, 알루미늄 및 규소를 함유하는 옴 접촉 전극을 형성하는 공정을 포함하고 있다.
본 발명의 반도체 장치의 제조 방법에서는, Ti, Al 및 Si를 함유하는 것에 의해, Ti/Al으로 이루어지는 전극과 손색없는 접촉 저항으로 p형 SiC 영역과 접촉 가능한 동시에, Ni로 이루어지는 전극과 손색없는 접촉 저항으로 n형 SiC 영역과 접촉하는 옴 접촉 전극이 형성된다. 이 때문에 본 발명의 반도체 장치의 제조 방법에 의하면, 반도체 장치의 제조 공정에서의 공정수의 저감이나 반도체 장치의 집적도의 향상을 달성하는 것이 가능해진다.
상기 반도체 장치의 제조 방법에서는, 옴 접촉 전극을 형성하는 공정은 n형 영역 위에 티탄으로 이루어지는 Ti층을 형성하는 공정과, Ti층 위에 알루미늄으로 이루어지는 Al층을 형성하는 공정과, Al층 위에 규소로 이루어지는 Si층을 형성하는 공정과, Ti층, Al층 및 Si층을 가열하는 것에 의해, 티탄, 알루미늄 및 규소를 함유하는 합금을 생성시키는 공정을 포함할 수 있다.
n형 영역 위에 Ti, Al 및 Si를 함유하는 옴 접촉 전극을 형성함에 있어서는, n형 영역 위에 Ti층, Al층 및 Si층을 형성한 후, 이들 층을 가열하여 Ti, Al 및 Si를 함유하는 합금을 생성하는 프로세스를 채용할 수 있다. 여기서, 산소에 접촉하는 것에 의해 산화되기 쉬운 Al 및 Ti을, 상기 Al 및 Ti에 비해 잘 산화되지 않는 Si로 덮는 것에 의해, 후속 공정에서의 Al 및 Ti의 산화를 억제할 수 있다. 또한 Si를, 융점이 낮은 Al과 접촉시켜 두는 것에 의해, 후속 공정에서 Al이 용융되어 주위 영역으로 흘러나오기 전에 Al이 Si와 합금을 형성하여, Al이 주위 영역으로 흘러나오는 것을 억제할 수 있다. 또한 Al과 Si와의 합금은 Al 단체에 비해 잘 산화되지 않는다.
따라서, 우선 n형 영역 위에 Ti층, Al층 및 Si층을 이 순으로 형성하고, 그 후 합금을 형성하기 위한 가열 처리를 행하는 것에 의해, Ti층 및 Al층을 Si층으로 덮은 상태로, 또한 Al층과 Si층을 접촉시킨 상태로 가열 처리를 실시할 수 있다. 그 결과 Ti 및 Al의 산화를 억제하고, Al이 주위 영역으로 흘러나오는 것을 억제하면서 Ti, Al 및 Si를 함유하는 합금을 생성시켜, 안정적인 옴 접촉 전극을 형성할 수 있다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 상기 Al층을 형성하는 공정에서는, Ti층의 두께의 1.5배 이상 6배 이하의 두께를 갖는 Al층이 형성된다.
전술한 바와 같이, 실용상 옴 접촉 전극으로서 채용하기 위해서는, p형 SiC 영역과의 접촉 저항은 1×10-3 Ω·㎠ 이하 정도, n형 SiC 영역과의 접촉 저항은 1×10-4 Ω·㎠ 이하 정도로 하는 것이 바람직하다. 여기서 Ti층, Al층 및 Si층을 순차 형성한 후 이들을 합금화하는 절차로 옴 접촉 전극을 제작하는 경우에서의, Ti층, Al층 및 Si층의 두께와, 제작되는 옴 접촉 전극과 p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항과의 관계를 발명자가 조사한 바, Ti층에 대한 Al층의 두께의 비가 너무 커지면 전극과 n형 SiC 영역과의 접촉 저항이 커지는 한편, 상기 두께의 비가 너무 작아지면 전극과 p형 SiC 영역과의 접촉 저항이 커지는 것이 명백해졌다. 그리고 상기 두께의 비가 1.5 미만에서는 전극과 p형 SiC 영역과의 접촉 저항이 1×10-3 Ω·㎠를 초과하는 것을 알 수 있었다. 또한, 상기 두께의 비가 6을 초과하면, 전극과 n형 SiC 영역과의 접촉 저항이 1×10-4 Ω·㎠를 초과하는 것을 알 수 있었다. 이상으로부터, 상기 Al층을 형성하는 공정에서는, Ti층의 두께의 1.5배 이상 6배 이하의 두께를 갖는 Al층이 형성되는 것이 바람직하다. 또한 전극과 p형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 두께의 비는 2.0 이상인 것이 바람직하고, 전극과 n형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 두께의 비는 4.0 이하인 것이 바람직하다.
또한, 상기 Ti층을 형성하는 공정에서 형성되는 Ti층의 두께가 100 Å 미만에서는, 프로세스의 불균일성에 의해, 재현성을 얻기 어려운 문제가 발생할 우려가 있다. 이 때문에 형성되는 Ti층의 두께는 100 Å 이상인 것이 바람직하다. 한편, 상기 Ti층을 형성하는 공정에서 형성되는 Ti층의 두께가 400 Å을 초과하면, Al과 SiC의 반응이 방해되고, 특성이 저하되는 문제가 발생할 우려가 있다. 이 때문에, 형성되는 Ti층의 두께는 400 Å 이하인 것이 바람직하다. 또한, 상기 Si층을 형성하는 공정에서 형성되는 Si층의 두께가 100 Å 미만에서는, Al을 충분히 얇게 했다고 해도, 합금을 만드는 데 충분하지 않을 우려가 있다. 이 때문에, 형성되는 Si층의 두께는 100 Å 이상인 것이 바람직하다. 한편 상기 Si층을 형성하는 공정에서 형성되는 Si층의 두께가 500 Å를 초과하면 Si가 Al과 반응하지 않아 고저항층으로서 남아 버리는 문제가 발생할 우려가 있다. 이 때문에, 형성되는 Si층의 두께는 500 Å 이하인 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 상기 합금을 생성시키는 공정에서는, 비활성 가스와 수소(H2)와의 혼합 가스 내에서 상기 Ti층, Al층 및 Si층이 가열된다.
이것에 의해, 제작되는 옴 접촉 전극과 p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항을 안정적으로 저감시킬 수 있다. 또한 여기서 비활성 가스란, 아르곤(Ar), 헬륨(He) 등의 희가스 및 질소(N2)를 포함한다. 또한 반도체 장치의 제조비용을 저감시키면서 옴 접촉 전극을 형성하는 관점에서, 상기 Ti층, Al층 및 Si층을 가열하기 위한 분위기는 Ar과 H2와의 혼합 가스, 또는 N2와 H2와의 혼합 가스인 것이 보다 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 상기 옴 접촉 전극을 형성하는 공정은, 상기 합금을 생성시키는 공정보다 앞에, Si층 위에, 백금으로 이루어지는 Pt층을 형성하는 공정을 더 포함하고 있다.
이것에 의해, 후속 공정에서의 Al 및 Ti의 산화를 한층 더 유효하게 억제하는 것이 가능해져, p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항이 억제된 옴 접촉 전극을 안정적으로 제작할 수 있다.
상기 반도체 장치의 제조 방법에서는, 옴 접촉 전극을 형성하는 공정은, n형 영역 위에 티탄, 알루미늄 및 규소를 함유하는 혼합층을 형성하는 공정과, 상기 혼합층을 가열하는 것에 의해, 티탄, 알루미늄 및 규소를 함유하는 합금을 생성시키는 공정을 포함할 수 있다.
n형 영역 위에 Ti, Al 및 Si를 함유하는 옴 접촉 전극을 형성함에 있어서는, 우선 n형 영역 위에 Ti, Al 및 Si를 함유하는 혼합층을 형성한 후, 상기 혼합층을 가열하여 Ti, Al 및 Si를 함유하는 합금을 생성시키는 프로세스를 채용할 수 있다. 이것에 의해, 제조 공정을 간략화하면서, 안정적인 옴 접촉 전극을 형성할 수 있다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 혼합층을 형성하는 공정에서는, 원자수비로 티탄의 1.58배 이상 6.33배 이하의 알루미늄을 함유하는 혼합층이 형성된다.
전술한 바와 같이, p형 SiC 영역과의 접촉 저항의 저감 및 n형 SiC 영역과의 접촉 저항의 저감의 양립을 고려하면, 상기 옴 접촉 전극은 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하고 있는 것이 바람직하다. 따라서, 상기 혼합층에 있어서 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하는 혼합층을 형성하는 것에 의해, p형 SiC 영역과의 접촉 저항의 저감 및 n형 SiC 영역과의 접촉 저항의 저감의 양립을, 보다 바람직한 레벨로 달성할 수 있다. 또한 전극과 p형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 원자수비는 2.11 이상인 것이 바람직하고, 전극과 n형 SiC 영역과의 접촉 저항을 한층 더 저감시키기 위해서는, 상기 원자수비는 4.22 이하인 것이 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 상기 합금을 생성시키는 공정에서는, 비활성 가스와 수소와의 혼합 가스 내에서 상기 혼합층이 가열된다.
이것에 의해, 제작되는 옴 접촉 전극과 p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항을 안정적으로 저감시킬 수 있다. 또한, 반도체 장치의 제조비용을 저감시키면서 옴 접촉 전극을 형성하는 관점에서, 상기 혼합층을 가열하기 위한 분위기는 Ar과 H2와의 혼합 가스, 또는 N2와 H2와의 혼합 가스인 것이 보다 바람직하다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, 옴 접촉 전극을 형성하는 공정은, 상기 합금을 생성시키는 공정보다 앞에, 상기 혼합층 위에, 백금으로 이루어지는 Pt층을 형성하는 공정을 더 포함하고 있다.
이것에 의해, 후속 공정에서의 합금층의 산화를 유효하게 억제하는 것이 가능해져, p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항이 억제된 옴 접촉 전극을 안정적으로 제작할 수 있다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, SiC층을 형성하는 공정에서는, 도전형이 p형인 p형 영역을 더 포함하는 SiC층이 형성된다. 그리고, 옴 접촉 전극을 형성하는 공정에서는, n형 영역에 접촉하는 영역으로부터 p형 영역에 접촉하는 영역까지 연장되도록, 옴 접촉 전극이 형성된다.
p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 상기 옴 접촉 전극을, n형 영역에 접촉하는 영역으로부터 p형 영역에 접촉하는 영역까지 연장되도록 형성하는 것에 의해, 한층 더 반도체 장치의 제조 공정에서의 공정수의 저감이나 반도체 장치의 집적도의 향상을 달성하는 것이 가능해진다.
상기 반도체 장치의 제조 방법에 있어서 바람직하게는, SiC층에 접촉하도록, 상기 전극과는 상이한 다른 전극을 형성하는 공정을 더 포함하고 있다. 또한 SiC층을 형성하는 공정에서는, 도전형이 p형인 p형 영역을 더 포함하는 SiC층이 형성된다. 또한 상기 다른 전극을 형성하는 공정은, p형 영역과 접촉하여 배치되고, 티탄, 알루미늄 및 규소를 함유하며, 상기 옴 접촉 전극과는 상이한 다른 옴 접촉 전극을 형성하는 공정을 더 포함하고 있다. 그리고 옴 접촉 전극을 형성하는 공정과 다른 옴 접촉 전극을 형성하는 공정은 동시에 실시된다.
p형 SiC 영역에 접촉하는 옴 접촉 전극과 n형 SiC 영역에 접촉하는 옴 접촉 전극을 동시에 형성하는 것에 의해, 한층 더 제조 공정의 공정수의 저감을 도모할 수 있다.
또한, 상기 다른 옴 접촉 전극을 구성하는 재료는, 상기 옴 접촉 전극을 구성하는 재료와 동일한 것이 바람직하다. 이것에 의해, 상기 옴 접촉 전극과 상기 다른 옴 접촉 전극을 동시에 형성하는 것이 용이해진다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 의하면, p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제하면서 접촉가능한 전극을 구비하는 것에 의해, 제조 공정의 공정수의 저감이나 집적도의 향상을 가능하게 하는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 실시형태 1에서의 반도체 장치로서의 MOSFET의 구성을 도시하는 개략 단면도이다.
도 2는 실시형태 1에서의 MOSFET의 제조 방법의 개략을 도시하는 흐름도이다.
도 3은 도 2에서의 옴 전극 형성 공정 및 드레인 전극 형성 공정의 세부 사항을 도시하는 흐름도이다.
도 4는 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 실시형태 1에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 실시형태 2에서의 JFET의 구성을 도시하는 개략 단면도이다.
도 11은 실시형태 2에서의 반도체 장치인 JFET의 제조 방법의 개략을 도시하는 흐름도이다.
도 12는 도 11에서의 옴 전극 형성 공정의 세부 사항을 도시하는 흐름도이다.
도 13은 실시형태 2에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 14는 실시형태 2에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 15는 실시형태 2에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 16은 실시형태 2에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 17은 실시형태 2에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 18은 실시형태 2에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 19는 실시형태 3에서의 옴 전극 형성 공정 및 드레인 전극 형성 공정의 세부 사항을 도시하는 흐름도이다.
도 20은 실시형태 3에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 21은 실시형태 3에서의 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 22는 제4 실시형태 4에서의 옴 전극 형성 공정의 세부 사항을 도시하는 흐름도이다.
도 23은 제4 실시형태에서의 JFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 24는 Ti층에 대한 Al층의 막 두께의 비와, 접촉 저항률과의 관계를 도시하는 도면이다.
도 25는 Si층의 막 두께와 접촉 저항률과의 관계를 도시하는 도면이다.
도 26은 실시예 3에서의 옴 접촉 전극 부근의 SEM 사진이다.
도 27은 실시예 3에서의 옴 접촉 전극 부근에서의 원소의 분포를 도시하는 도면이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
우선, 실시형태 1에서의 MOSFET에 대해서 설명한다. 도 1을 참조하면, 실시형태 1에서의 MOSFET(1)는 탄화규소(SiC)로 이루어지고, 도전형이 n형(제1 도전형) 기판인 n+ SiC 기판(11)과, SiC로 이루어지며, 도전형이 n형(제1 도전형) 반도체층으로서의 n- SiC층(12)과, 도전형이 p형(제2 도전형) 제2 도전형 영역으로서의 한 쌍의 p 보디(13)와, 도전형이 n형(제1 도전형) 고농도 제1 도전형 영역으로서의 n+ 소스 영역(14)과, 도전형이 p형(제2 도전형) 고농도 제2 도전형 영역으로서의 p+ 영역(18)을 구비하고 있다. n+ SiC 기판(11)은, 고농도의 n형 불순물(도전형이 n형인 불순물), 예컨대 N(질소)를 함유하고 있다.
n- SiC층(12)은, n+ SiC 기판(11)의 한쪽 주요면(11A) 위에, 예컨대 10 ㎛ 정도의 두께로 형성되고, n형 불순물을 함유하는 것에 의해 도전형이 n형으로 되어 있다. n- SiC층(12)에 함유되는 n형 불순물은, 예컨대 N(질소)이고, n+ SiC 기판(11)에 함유되는 n형 불순물보다 낮은 농도, 예컨대 5×1015 ㎝-3의 농도로 함유되어 있다.
한 쌍의 p 보디(13)는, n- SiC층(12)에 있어서, n+ SiC 기판(11)측의 주요면인 제1 주요면(12A)과는 반대측 주요면인 제2 주요면(12B)을 포함하도록 서로 분리되어 형성되고, p형 불순물(도전형이 p형인 불순물)을 함유하는 것에 의해, 도전형이 p형(제2 도전형)으로 되어 있다. p 보디(13)에 함유되는 p형 불순물은, 예컨대 Al, B(붕소) 등이고, n+ SiC 기판(11)에 함유되는 n형 불순물보다 낮은 농도, 예컨대 1×1017 ㎝-3의 농도로 함유되어 있다.
n+ 소스 영역(14)은, 제2 주요면(12B)을 포함하고, p 보디(13)에 둘러싸이도록, 한 쌍의 p 보디(13) 각각의 내부에 형성되어 있다. n+ 소스 영역(14)은 n형 불순물, 예컨대 P(인) 등을 n- SiC층(12)에 함유되는 n형 불순물보다 높은 농도, 예컨대 1×1020 ㎝-3의 농도로 함유하고 있다.
p+ 영역(18)은, 한 쌍의 p 보디(13) 중 한쪽 p 보디(13) 내부에 형성된 n+ 소스 영역(14)에서 봤을 때, 다른쪽 p 보디(13) 내부에 형성된 n+ 소스 영역(14)과는 반대측에, 제2 주요면(12B)을 포함하도록 형성되어 있다. p+ 영역(18)은 p형 불순물, 예컨대 Al, B 등을 p 보디(13)에 함유되는 p형 불순물보다 높은 농도, 예컨대 1×1020 ㎝-3의 농도로 함유하고 있다.
또한, 도 1을 참조하면, MOSFET(1)는 게이트 절연막으로서의 게이트 산화막(15)과, 게이트 전극(17)과, 한 쌍의 소스 콘택트 전극(16)과, 소스 배선(19)과, 드레인 전극(20)과, 패시베이션막(21)을 구비하고 있다.
게이트 산화막(15)은, 제2 주요면(12B)에 접촉하고, 한쪽 n+ 소스 영역(14)의 상부 표면으로부터 다른쪽 n+ 소스 영역(14)의 상부 표면까지 연장되도록 n- SiC층(12)의 제2 주요면(12B) 위에 형성되고, 예컨대 이산화규소(SiO2)로 이루어져 있다.
게이트 전극(17)은, 한쪽 n+ 소스 영역(14) 위로부터 다른쪽 n+ 소스 영역(14) 위까지 연장되도록, 게이트 산화막(15)에 접촉하여 배치되어 있다. 또한 게이트 전극(17)은 폴리실리콘, Al 등의 도전체로 이루어져 있다.
소스 콘택트 전극(16)은, 한 쌍의 n+ 소스 영역(14) 위 각각으로부터, 게이트 산화막(15)으로부터 멀어지는 방향으로 p+ 영역(18) 위까지 연장되고, 제2 주요면(12B)에 접촉하여 배치되어 있다. 그리고, 소스 콘택트 전극(16)은 Ti, Al, 및 Si를 함유하고 있다. 보다 구체적으로는 소스 콘택트 전극(16)은 Ti, Al, Si 및 C(탄소)를 함유하고, 잔부 O(산소) 등의 불순물로 이루어져 있다.
소스 배선(19)은, 소스 콘택트 전극(16)에 접촉하여 형성되어 있고, Al 등의 도전체로 이루어져 있다. 그리고 소스 배선(19)은 소스 콘택트 전극(16)을 통해 n+ 소스 영역(14)과 전기적으로 접속되어 있다. 이 소스 배선(19)과 소스 콘택트 전극(16)은 소스 전극(22)을 구성한다.
드레인 전극(20)은, n+ SiC 기판(11)에 있어서 n- SiC층(12)이 형성되는 측의 주요면인 한쪽 주요면(11A)과는 반대측 주요면인 다른쪽 주요면(11B)에 접촉하여 형성되어 있다. 이 드레인 전극(20)은, 예컨대 상기 소스 콘택트 전극(16)과 동일한 Ti, Al 및 Si를 함유하는 재료로 이루어져 있어도 좋고, Ni 등, n+ SiC 기판(11)과 옴 접촉 가능한 다른 재료로 이루어져 있어도 좋다. 이것에 의해, 드레인 전극(20)은 n+ SiC 기판(11)과 전기적으로 접속되어 있다.
패시베이션막(21)은, 한쪽 소스 배선(19) 위로부터 게이트 전극(17) 위를 통과하여, 다른쪽 소스 배선(19) 위에 까지 연장되도록 형성되어 있다. 이 패시베이션막(21)은, 예컨대 SiO2로 이루어져 있고, 소스 배선(19) 및 게이트 전극(17)을 외부와 전기적으로 절연하며, MOSFET(1)를 보호하는 기능을 갖고 있다.
즉, 본 실시형태에서의 MOSFET(1)는 n+ SiC 기판(11)과, n+ SiC 기판(11) 위에 형성되고, 탄화규소로 이루어지는 SiC층으로서의 n- SiC층(12)과, n- SiC층(12)에 접촉하여 배치되는 소스 전극(22)을 구비하고 있다. 또한 n- SiC층(12)은, 도전형이 n형인 n형 영역으로서의 n+ 소스 영역(14)을 포함하고 있다. 그리고, 소스 전극(22)은 n+ 소스 영역(14)과 접촉하여 배치되고, Ti, Al 및 Si를 함유하는 옴 접촉 전극으로서의 소스 콘택트 전극(16)을 포함하고 있다. 또한, 본 실시형태에서의 MOSFET(1)에서는, n- SiC층(12)은 도전형이 p형인 p형 영역으로서의 p+ 영역(18)을 포함하고 있다. 그리고, 소스 콘택트 전극(16)은 n+ 소스 영역(14)에 접촉하는 영역으로부터 p+ 영역(18)에 접촉하는 영역까지 연장되도록 배치되어 있다.
본 실시형태에서의 MOSFET(1)에서는, n- SiC층(12)에 접촉하여 배치되는 소스 전극(22)이, n+ 소스 영역(14)과 접촉하여 배치되고, Ti, Al 및 Si를 함유하는 소스 콘택트 전극(16)을 포함하고 있다. 이 소스 콘택트 전극(16)은 Ti/Al으로 이루어지는 전극과 손색없는 접촉 저항으로 p+ 영역(18)과 접촉 가능한 동시에, Ni로 이루어지는 전극과 손색없는 접촉 저항으로 n+ 소스 영역(14)과 접촉할 수 있다. 그리고 이 소스 콘택트 전극(16)은 n+ 소스 영역(14)에 접촉하는 영역으로부터 p+ 영역(18)에 접촉하는 영역까지 연장되도록 배치되어 있다. 그 결과, 본 실시형태에서의 MOSFET(1)는, 제조 공정의 공정수의 저감이나 집적도의 향상을 가능하게 하는 반도체 장치로 되어 있다.
보다 구체적으로는, DMOS 구조를 갖는 본 실시형태에서의 MOSFET(1)에서는, n+ 소스 영역(14)과 p 보디(13)를 동일한 전위로 유지해야 한다. 이 때문에 소스 콘택트 전극(16)에 대해서는, 접촉 저항을 저감시키면서, n+ 소스 영역(14) 및 p 보디(13) 양쪽에 전기적으로 접속되는 것이 요구된다. 또한 MOSFET(1)에서는, 온 저항을 저감시키기 위해, n+ 소스 영역(14)과 소스 콘택트 전극(16)을 접촉 저항을 억제하면서 전기적으로 접속해야 한다. 이것에 대하여, 본 실시형태에서의 MOSFET(1)의 소스 콘택트 전극(16)은 Ti, Al 및 Si를 함유하는 것에 의해 n+ 소스 영역(14) 및 p 보디(13)[p+ 영역(18)] 양쪽에 대하여 낮은 접촉 저항으로 접촉되어 있다. 그 결과, MOSFET(1)는, 제조 공정의 공정수의 저감이나 집적도의 향상이 가능한 반도체 장치로 되어 있다.
또한, 소스 콘택트 전극(16)은, 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하고 있는 것이 바람직하다. 이것에 의해, 소스 콘택트 전극(16)과 n+ 소스 영역(14) 및 p 보디(13)[p+ 영역(18)]와의 접촉 저항을 한층 더 확실하게 저감시킬수 있다.
다음에, MOSFET(1)의 동작에 대해서 설명한다. 도 1을 참조하면, 게이트 전극(17)에 임계값 이하의 전압을 부여한 상태, 즉 오프 상태에서는, 게이트 산화막(15) 바로 아래에 위치하는 p 보디(13)와 n- SiC층(12) 사이가 역바이어스가 되고, 비도통 상태가 된다. 한편 게이트 전극(17)에 플러스 전압을 인가해 가면, p 보디(13)의 게이트 산화막(15)과 접촉하는 부근인 채널 영역(13A)에서, 반전층이 형성된다. 그 결과 n+ 소스 영역(14)과 n- SiC층(12)이 전기적으로 접속되고, 소스 전극(22)과 드레인 전극(20) 사이에 전류가 흐른다.
다음에, 본 발명에 따른 반도체 장치의 제조 방법의 일 실시형태인 실시형태 1에서의 반도체 장치로서 MOSFET의 제조 방법에 대해서 설명한다. 도 2를 참조하면, 실시형태 1에서의 MOSFET(1)의 제조 방법에서는, 우선 공정 (S10)으로서 기판 준비 공정이 실시된다. 이 공정 (S10)에서는, 제1 도전형의 SiC 기판이 준비된다. 구체적으로는 도 4를 참조하면, 예컨대 육방정 SiC로 이루어지고, n형 불순물을 함유하는 것에 의해 도전형이 n형인 n+ SiC 기판(11)이 준비된다.
다음에, 도 2를 참조하면, 공정 (S20)으로서 n형층 형성 공정이 실시된다. 이 공정 (S20)에서는, n+ SiC 기판(11) 위에 제1 도전형의 반도체층이 형성된다. 구체적으로는 도 4를 참조하면, 에피택시얼 성장에 의해 n+ SiC 기판(11)의 한쪽 주요면(11A) 위에 n- SiC층(12)이 형성된다. 에피택시얼 성장은, 예컨대 원료 가스로서 SiH4(실란)과 C3H8(프로판)과의 혼합 가스를 채용하여 실시할 수 있다. 이 때, n형 불순물로서, 예컨대 N를 도입한다. 이것에 의해 n+ SiC 기판(11)에 함유되는 n형 불순물보다 낮은 농도의 n형 불순물을 함유하는 n- SiC층(12)을 형성할 수 있다.
다음에, 도 2를 참조하면, 공정 (S30)으로서 p 보디 형성 공정이 실시된다. 이 공정 (S30)에서는, 도 5를 참조하면, n- SiC층(12)에 있어서, n+ SiC 기판(11)측 주요면인 제1 주요면(12A)과는 반대측 주요면인 제2 주요면(12B)을 포함하도록, 제2 도전형의 제2 도전형 영역이 형성된다. 구체적으로는 우선, 제2 주요면(12B) 위에, 예컨대 CVD(Chemical Vapor Deposition; 화학 증착법)에 의해 SiO2로 이루어지는 산화막이 형성된다. 그리고 산화막 위에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 제2 도전형 영역으로서의 p 보디(13)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 상기 레지스트막을 마스크로서 이용하여, 예컨대 RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해 산화막이 부분적으로 제거되는 것에 의해, n- SiC층(12) 위에 개구 패턴을 갖는 산화막으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막을 제거한 후에, 이 마스크층을 마스크로서 이용하여, Al 등의 p형 불순물을 n- SiC층(12)에 이온 주입하는 것에 의해, n- SiC층(12)에 p 보디(13)가 형성된다.
다음에, 도 2를 참조하면, 공정 (S40)으로서 n+ 영역 형성 공정이 실시된다. 이 공정 (S40)에서는, p 보디(13) 내의 제2 주요면(12B)을 포함하는 영역에, n- SiC층(12)보다 고농도의 제1 도전형 불순물을 함유하는 고농도 제1 도전형 영역이 형성된다. 구체적으로는 도 5를 참조하면, 우선 공정 (S30)에서 마스크로서 사용된 상기 산화막이 제거된 후에, 공정 (S30)과 동일한 절차로, 원하는 n+ 소스 영역(14)의 형상에 따른 영역에 개구를 갖는 마스크층이 형성된다. 그리고 이 마스크층을 마스크로서 이용하여, P 등의 n형 불순물이 n- SiC층(12)에 이온 주입에 의해 도입되는 것에 의해 n+ 소스 영역(14)이 형성된다.
다음에, 도 2를 참조하면, 공정 (S50)으로서 p+ 영역 형성 공정이 실시된다. 이 공정 (S50)에서는, 도 5를 참조하면, 한 쌍의 p 보디(13) 중 한쪽 p 보디(13) 내부에 형성된 n+ 소스 영역(14)에서 봤을 때, 다른쪽 p 보디(13)의 내부에 형성된 n+ 소스 영역(14)과는 반대측에, 제2 주요면(12B)를 포함하도록, 고농도 제2 도전형 영역[p+ 영역(18)]이 형성된다. 구체적으로는 도 5를 참조하면, 공정 (S30) 및 (S40)과 동일한 절차로 원하는 p+ 영역(18) 형상에 따른 영역에 개구를 갖는 마스크층이 형성되고, 이것을 마스크로서 이용하여, Al, B 등의 p형 불순물이 n- SiC층(12)에 이온 주입에 의해 도입되는 것에 의해 p+ 영역(18)이 형성된다.
다음에, 도 2를 참조하면, 공정 (S60)으로서 활성화 어닐링 공정이 실시된다. 이 공정 (S60)에서는, 이온 주입이 실시된 n- SiC층(12)을, 예컨대 Ar(아르곤) 분위기 내에서 1700℃ 정도로 가열하고, 30분 정도 유지하는 것에 의해, 상기 이온 주입에 의해 도입된 불순물을 활성화시키는 열처리인 활성화 어닐링이 실시된다.
다음에, 도 2를 참조하면, 공정 (S70)으로서 게이트 절연막 형성 공정이 실시된다. 이 공정 (S70)에서는, 도 6을 참조하면, 공정 (S10)∼(S60)까지가 실시되어 원하는 이온 주입 영역을 포함하는 n- SiC층(12)이 형성된 n+ SiC 기판(11)이 열산화된다. 열산화는, 예컨대 산소 분위기 내에서 1300℃ 정도로 가열하고, 10분 정도 유지하는 것에 의해 실시할 수 있다. 이것에 의해, 이산화규소(SiO2)로 이루어지는 게이트 산화막(15)(도 1 참조)이 되어야 하는 열산화막(15A)(예컨대, 두께 50 ㎚ 정도)이, 제2 주요면(12B) 위에 형성된다.
다음에, 도 2를 참조하면, 공정 (S80) 및 (S90)으로서 옴 전극 형성 공정 및 드레인 전극 형성 공정이 실시된다. 여기서 공정 (S80) 및 (S90)은, 이 순서로, 또는 공정 (S90) 및 (S80)의 순서로 실시하는 것도 가능하지만, 공정수 저감의 관점에서, 이하에 설명하는 바와 같이 동시에 실시되는 것이 바람직하다. 공정 (S80) 및 (S90)에서는, 도 3을 참조하면, 우선 공정 (S81)∼(S83)으로서 Ti막 형성 공정, Al막 형성 공정 및 Si막 형성 공정이 이 순서로 실시된다.
구체적으로는, 도 6 및 도 7을 참조하면, 우선 열산화막(15A) 위에 레지스트가 도포된 후, 노광 및 현상이 행해져, 소스 콘택트 전극(16)(도 1 참조)을 형성해야 하는 영역에 따른 개구(91A)를 갖는 레지스트막(91)이 형성된다. 그리고 상기 레지스트막(91)을 마스크로서 이용하여, 예컨대 RIE에 의해 열산화막(15A)이 부분적으로 제거되는 것에 의해 게이트 산화막(15)이 형성된다. 그 후, Ti으로 이루어지는 Ti막(51), Al으로 이루어지는 Al막(52) 및 Si로 이루어지는 Si막(53)이, 도 7에 도시하는 바와 같이, 제2 주요면(12B) 위 및 n+ SiC 기판(11)의 n- SiC층(12)과는 반대측 주요면 위에, 예컨대 스퍼터링에 의해 이 순서로 형성된다. 또한 레지스트막(91)이 제거되는 것에 의해, 레지스트막(91) 위의 Ti막(51), Al막(52) 및 Si막(53)이 제거(리프트 오프)되어, 열산화막(15A)으로부터 노출되는 제2 주요면(12B) 위 및 n+ SiC 기판(11)의 n- SiC층(12)과는 반대측 주요면 위에, Ti막(51), Al막(52) 및 Si막(53)이 잔존한다.
여기서, 공정 (S81)에서는, 두께 100 Å 이상 400 Å 이하의 Ti막(51)이 형성되는 것이 바람직하다. 이것에 의해, 안정적으로 저저항의 옴 접촉 전극을 형성할 수 있다. 또한, 공정 (S82)에서는, 공정 (S51)에서 형성된 Ti층 두께의 1.5배 이상 6배 이하의 두께를 갖는 Al층(52)이 형성되는 것이 바람직하다. 이것에 의해, n+ 소스 영역(14) 및 p 보디(13)와의 접촉 저항을 한층 더 확실하게 저감한 소스 콘택트 전극(16)을 제작하는 것이 가능해진다. 또한 공정 (S83)에서는, 두께 100 Å 이상 500 Å 이하의 Si막(53)이 형성되는 것이 바람직하다. 이것에 의해, 안정적으로 저저항의 옴 접촉 전극을 형성할 수 있다.
다음에, 도 3을 참조하면, 공정 (S84)로서 합금화 공정이 실시된다. 구체적으로는 도 8 및 도 9를 참조하면, 상기 절차가 완료된 n+ SiC 기판(11)이, Ar 등의 비활성 가스분위기 내에서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열되고, 10분 이하의 시간, 예컨대 2분간 유지된다. 이것에 의해, Ti막(51), Al막(52) 및 Si막(53)에 함유되는 Ti, Al 및 Si, 및 n- SiC층(12) 또는 n+ SiC 기판(11)에 함유되는 C가 합금화된다. 그 결과, 도 9에 도시하는 바와 같이, 한 쌍의 n+ 소스 영역(14) 위 각각으로부터, 게이트 산화막(15)으로부터 멀어지는 방향으로 p+ 영역(18) 위까지 연장되고, 제2 주요면(12B)에 접촉하여 배치되는 소스 콘택트 전극(16), 및 n+ SiC 기판(11)에서 n- SiC층(12)이 형성되는 측의 주요면인 한쪽 주요면(11A)과는 반대측 주요면인 다른쪽 주요면(11B)에 접촉하여 배치되는 드레인 전극(20)이 형성된다. 여기서 공정 (S84)에서는, 비활성 가스, 특히 Ar 또는/및 N2와, 수소와의 혼합 가스 내에서 n+ SiC 기판(11)이 가열되는 것이 바람직하다. 이것에 의해, 제조비용을 억제하면서, n+ 소스 영역(14) 및 p 보디(13)[p+ 영역(18)]와의 접촉 저항을 한층 더 확실하게 저감한 소스 콘택트 전극(16)을 제작할 수 있다. 이상의 절차에 의해, 공정 (S80) 및 (S90)이 완료된다.
다음에, 도 2를 참조하면, 공정 (S100)으로서 게이트 전극 형성 공정이 실시된다. 이 공정 (S100)에서는, 예컨대 도전체인 폴리실리콘, Al 등으로 이루어지는 게이트 전극(17)(도 1 참조)이, 한쪽 n+ 소스 영역(14) 위로부터 다른쪽 n+ 소스 영역(14) 위에까지 연장되고, 게이트 산화막(15)에 접촉하도록 형성된다. 게이트 전극의 소재로서 폴리실리콘을 채용하는 경우, 상기 폴리실리콘은 P가 1×1020 ㎝-3를 초과하는 높은 농도로 함유되는 것으로 할 수 있다.
다음에, 도 2를 참조하면, 공정 (S110)으로서 소스 배선 형성 공정이 실시된다. 이 공정 (S110)에서는, 예컨대 증착법에 의해, 도전체인 Al로 이루어지는 소스 배선(19)(도 1 참조)이, 소스 콘택트 전극(16)의 상부 표면 위에 형성된다. 전술의 공정 (S80) 및 이 공정 (S110)에 의해 소스 전극(22)(도 1 참조)이 완성된다.
다음에, 도 2를 참조하면, 공정 (S120)으로서 패시베이션막 형성 공정이 실시된다. 이 공정 (S120)에서는, 도 1을 참조하면, 한쪽 소스 배선(19) 위로부터 게이트 전극(17) 위를 통과하여, 다른쪽 소스 배선(19) 위에까지 연장되도록, 예컨대 SiO2로 이루어지는 이 패시베이션막(21)이 형성된다. 이 패시베이션막(21)은, 예컨대 CVD법에 의해 형성할 수 있다. 이상의 공정 (S10)∼(S120)에 의해, 실시형태 1에서의 MOSFET(1)(도 1 참조)가 완성된다.
실시형태 1에서의 MOSFET의 제조 방법에 의하면, p+ 영역(18) 및 n+ 소스 영역(14) 모두 접촉 저항을 충분히 억제하면서 접촉 가능한 상기 소스 콘택트 전극(16)을, n형 영역에 접촉하는 영역으로부터 p형 영역에 접촉하는 영역까지 연장되도록 형성하고, 소스 콘택트 전극(16)과 동일 재료로 이루어지는 드레인 전극(20)을 이것과 동시에 형성할 수 있다. 그 결과 MOSFET(1)의 제조 공정에서의 공정수의 저감이나 MOSFET(1)의 집적도의 향상을 달성할 수 있다.
(실시형태 2)
다음에, 본 발명의 다른 실시형태인 실시형태 2에 대해서 설명한다. 도 10를 참조하면, 실시형태 2에서의 반도체 장치로서의 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor; JFET)인 JFET(3)는, 옴 접촉 전극의 구성에 있어서, 실시형태 1에서의 MOSFET(1)와 동일한 구성을 가지며, 동일한 효과를 나타낸다. 구체적으로는 JFET(3)는 SiC로 이루어지고, 도전형이 n형인 n형 기판(31)과, n형 기판(31) 위에 형성된 제1 p형층(32)과, 제1 p형층(32) 위에 형성된 n형층(33)과, n형층(33) 위에 형성된 제2 p형층(34)을 구비하고 있다. 여기서 p형층 및 n형층은, 각각 도전형이 p형 및 n형인 SiC로 이루어지는 층이다. 또한, 제1 p형층(32)은, 예컨대 두께 10 ㎛ 정도, p형 불순물의 농도 7.5×1015 ㎝-3 정도, n형층(33)은, 예컨대 두께 0.45 ㎛ 정도, n형 불순물의 농도 2×1017 ㎝-3 정도, 제2 p형층(34)은, 예컨대 두께 0.25 ㎛ 정도, p형 불순물의 농도 2×1017 ㎝-3 정도로 할 수 있다.
제2 p형층(34) 및 n형층(33)에는, n형층(33)보다 고농도의 도전형이 n형인 불순물(n형 불순물)을 함유하는(예컨대, 1×1020 ㎝-3 정도) 제1 n형 영역(35) 및 제2 n형 영역(37)이 형성되고, 제1 n형 영역(35) 및 제2 n형 영역(37) 사이에 두도록, 제1 p형층(32) 및 제2 p형층(34)보다 고농도의 도전형이 p형인 불순물(p형 불순물)을 함유하는(예컨대, 1×1018 ㎝-3 정도) 제1 p형 영역(36)이 형성되어 있다. 즉, 제1 n형 영역(35), 제1 p형 영역(36) 및 제2 n형 영역(37)은, 각각 제2 p형층(34)을 관통하여 n형층(33)에 이르도록 형성되어 있다. 또한 제1 n형 영역(35), 제1 p형 영역(36) 및 제2 n형 영역(37)의 바닥부는, 제1 p형층(32)의 상부 표면[제1 p형층(32)과 n형층(33)과의 경계부]으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(35)에서 봤을 때 제1 p형 영역(36)과는 반대측에는, 제2 p형층(34)의 상부 표면(34A)[n형층(33) 측과는 반대측 주요면]으로부터 제2 p형층(34)을 관통하여 n형층(33)에 이르도록, 홈부(71)가 형성되어 있다. 즉 홈부(71)의 바닥벽(71A)은 제1 p형층(32)과 n형층(33)과의 계면으로부터 간격을 두고, n형층(33) 내부에 위치하고 있다. 또한 홈부(71)의 바닥벽(71A)으로부터 n형층(33)을 관통하여, 제1 p형층(32)에 이르도록, 제1 p형층(32) 및 제2 p형층(34)보다 고농도의 p형 불순물을 함유하는(예컨대, 1×1018 ㎝-3 정도) 제2 p형 영역(43)이 형성되어 있다. 이 제2 p형 영역(43)의 바닥부는 n형 기판(31)의 상부 표면[n형 기판(31)과 제1 p형층(32)과의 경계부]으로부터 간격을 두고 배치되어 있다.
또한, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43)의 상부 표면에 접촉하도록, 옴 접촉 전극으로서의 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)이 각각 형성되어 있다. 그리고, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)은 Ti, Al 및 Si를 함유하고 있다. 보다 구체적으로는 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)은 실시형태 1에서의 소스 콘택트 전극(16)과 마찬가지로, Ti, Al, Si 및 C를 함유하고, 잔부 불순물로 이루어져 있다.
그리고, 옴 접촉 전극인 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)과 인접하는 다른 옴 접촉 전극 사이에는, 산화막(38)이 형성되어 있다. 보다 구체적으로는, 절연막으로서의 산화막(38)이, 제2 p형층(34)의 상부 표면(34A), 홈부(71)의 바닥벽(71A) 및 측벽(71B)에서, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)이 형성되어 있는 영역 이외의 영역 전체를 덮도록 형성되어 있다. 이것에 의해, 인접하는 옴 접촉 전극의 사이가 절연되어 있다.
또한, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)의 상부 표면에 접촉하도록, 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)이 각각 형성되고, 각 옴 접촉 전극과 전기적으로 접속되어 있다. 소스 배선(45)은, 전위 유지 콘택트 전극(44)의 상부 표면에도 접촉하고, 전위 유지 콘택트 전극(44)과도 전기적으로 접속되어 있다. 즉, 소스 배선(45)은 소스 콘택트 전극(39)의 상부 표면 위로부터 전위 유지 콘택트 전극(44)의 상부 표면 위에까지 연장되도록 형성되어 있고, 이것에 의해 전위 유지 콘택트 전극(44)은 소스 콘택트 전극(39)과 동일한 전위로 유지되어 있다. 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)은, 예컨대 Al 등의 도전체로 구성되어 있다. 소스 콘택트 전극(39) 및 소스 배선(45)은 소스 전극(61)을 구성하고, 게이트 콘택트 전극(41) 및 게이트 배선(46)은 게이트 전극(62)을 구성하며, 드레인 콘택트 전극(42) 및 드레인 배선(47)은 드레인 전극(63)을 구성한다. 또한 소스 전극(61), 게이트 전극(62), 드레인 전극(63) 및 산화막(38)의 상부 표면을 덮도록, 패시베이션막(64)이 형성되어 있다. 이 패시베이션막(64)은, 예컨대 SiO2로 이루어져 있고, 소스 전극(61), 게이트 전극(62) 및 드레인 전극(63)을 외부와 전기적으로 절연하며, JFET(3)를 보호하는 기능을 갖고 있다.
즉, 본 실시형태에서의 JFET(3)는 n형 기판(31)과, n형 기판(31) 위에 형성되고, 탄화규소로 이루어지는 SiC층으로서의 제1 p형층(32), n형층(33) 및 제2 p형층(34)과, 제2 p형층(34)에 접촉하여 배치되는 소스 전극(61), 게이트 전극(62) 및 드레인 전극(63)을 구비하고 있다. 또한, 제1 p형층(32), n형층(33) 및 제2 p형층(34)으로 구성되는 SiC층은, 도전형이 n형인 n형 영역으로서의 제1 n형 영역(35) 및 제2 n형 영역(37)과, 도전형이 p형인 p형 영역으로서의 제1 p형 영역(36) 및 제2 p형 영역(43)을 포함하고 있다. 그리고 소스 전극(61) 및 드레인 전극(63)은, 각각 제1 n형 영역(35) 및 제2 n형 영역(37)과 접촉하여 배치되고, Ti, Al 및 Si를 함유하는 옴 접촉 전극으로서의 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)을 포함하고 있다. 또한 다른 전극인 게이트 전극(62)은, p형 영역으로서의 제1 p형 영역(36)과 접촉하여 배치되고, 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)과 동일한 재료로 이루어지며, Ti, Al 및 Si를 함유하는 다른 옴 접촉 전극으로서의 게이트 콘택트 전극(41)을 포함하고 있다.
본 실시형태에서의 JFET(3)에서는, 실시형태 1에서의 소스 콘택트 전극(16)과 마찬가지로 Ti, Al 및 Si를 함유하는 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)이, 각각 n형 영역으로서의 제1 n형 영역(35) 및 제2 n형 영역(37)에 접촉하고, 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)과 동일한 재료로 이루어지는 게이트 콘택트 전극(41)이, p형 영역으로서의 제1 p형 영역(36)과 접촉하여 배치되어 있다. 이것에 의해, JFET(3)는 제조 공정에서의 공정수의 저감이나 집적도의 향상이 가능한 반도체 장치로 되어 있다.
보다 구체적으로는, 본 실시형태에서의 JFET(3)에서, 종래의 JFET와 마찬가지로 제1 n형 영역(35) 및 제2 n형 영역(37)에 접촉하여 배치되는 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)을 구성하는 재료를 Ni로 하고, 제1 p형 영역(36)에 접촉하여 배치되는 게이트 콘택트 전극(41)을 구성하는 재료를 Ti/Al로 한 경우, 이하와 같은 문제가 생긴다. 즉, 상기 구성을 채용한 JFET(3)의 제조 방법에서는, 소스 콘택트 전극(39) 및 드레인 콘택트 전극(42)을 형성하기 위한 마스크를 형성한 후, 이들 전극을 증착 등에 의해 형성한다. 그 후, 상기 마스크를 제거한 후에, 게이트 콘택트 전극(41)을 형성하기 위한 마스크를 더 형성하고, 이 전극을 증착 등에 의해 형성해야 한다. 이러한 제조 프로세스를 채용한 경우, 공정수가 증가하고, 2회에 걸친 마스크 형성에서의 위치 정렬의 오차에 기인하여, 집적도의 향상이 저해된다. 이것에 대하여, 본 실시형태에서의 JFET(3)에서는, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 동일한 재료로 형성할 수 있기 때문에, 1회의 마스크 형성에 의해 일괄하여 이들 전극을 형성할 수 있다. 그 결과, 본 실시형태에서의 JFET(3)에 의하면, 제조 공정의 공정수의 저감이나 집적도의 향상을 도모할 수 있다.
다음에, JFET(3)의 동작에 대해서 설명한다. 도 10을 참조하면, 게이트 전극(62)의 전압이 0 V의 상태에서는, n형층(33)에 있어서, 제1 p형 영역(36)과 제2 n형 영역(37) 사이에 있는 영역 및 상기 사이에 있는 영역과 제1 p형층(32) 사이에 있는 영역(드리프트 영역), 및 제1 p형 영역(36)과 제1 p형층(32) 사이에 있는 영역(채널 영역)은 공핍화되어 있지 않고, 제1 n형 영역(35)과 제2 n형 영역(37)은 n형층(33)을 통해 전기적으로 접속된 상태로 되어 있다. 이 때문에 제1 n형 영역(35)으로부터 제2 n형 영역(37)을 향해 전자가 이동하는 것에 의해 전류가 흐른다.
한편, 게이트 콘택트 전극(41)에 마이너스의 전압을 인가해 가면, 전술한 채널 영역 및 드리프트 영역의 공핍화가 진행되고, 제1 n형 영역(35)과 제2 n형 영역(37)과는 전기적으로 차단된 상태가 된다. 이 때문에 제1 n형 영역(35)으로부터 제2 n형 영역(37)을 향해 전자가 이동할 수 없어, 전류는 흐르지 않는다.
다음에, 실시형태 2에서의 반도체 장치로서의 JFET(3)의 제조 방법에 대해서 설명한다. 도 11을 참조하면, 본 실시형태에서의 JFET(3)의 제조 방법에서는, 우선 공정 (S210)으로서, 기판 준비 공정이 실시된다. 구체적으로는, 공정 (S210)에서는 도 13에 도시하는 바와 같이, 고농도의 n형 불순물을 함유하는 SiC로 이루어지는 n형 기판(31)이 준비된다. 다음에, 공정 (S220)으로서, 에피택시얼 성장 공정이 실시된다. 구체적으로는 n형 기판(31)의 한쪽 주요면 위에, 예컨대 기상 에피택시얼 성장에 의해 SiC로 이루어지는 제1 p형층(32), n형층(33) 및 제2 p형층(34)이 순차 형성된다. 기상 에피택시얼 성장에서는, 예컨대 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 이용하여, 캐리어 가스로서 수소(H2) 가스를 채용할 수 있다. 또한 p형층을 형성하기 위한 p형 불순물원으로서는, 예컨대 디보란(B2H6)이나 트리메틸알루미늄(TMA)을, n형층을 형성하기 위한 n형 불순물로서는, 예컨대 질소(N2)를 채용할 수 있다. 이것에 의해 Al, B 등의 p형 불순물을 함유하는 제1 p형층(32) 및 제2 p형층(34), N 등의 n형 불순물을 함유하는 n형층(33)이 형성된다.
다음에, 도 11을 참조하면, 공정 (S230)으로서, 홈부 형성 공정이 실시된다. 구체적으로는 공정 (S230)에서는, 도 14에 도시하는 바와 같이, 제2 p형층(34)의 상부 표면(34A)으로부터 제2 p형층(34)을 관통하여 n형층(33)에 이르도록, 홈부(71)가 형성된다. 홈부(71)의 형성은, 예컨대 원하는 홈부(71)의 형성 위치에 개구를 갖는 마스크층을 제2 p형층(34)의 상부 표면(34A) 위에 형성한 후, SF6 가스를 이용한 건식 에칭에 의해 실시할 수 있다.
다음에, 도 11을 참조하면, 공정 (S240)으로서, 이온 주입 공정이 실시된다. 구체적으로는 공정 (S240)에서는, 도 14 및 도 15를 참조하면, 우선 제2 p형층(34)의 상부 표면(34A) 및 홈부(71)의 바닥벽 위에, 예컨대 CVD에 의해 SiO2로 이루어지는 산화막이 형성된다. 그리고 산화막 위에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 제1 n형 영역(35) 및 제2 n형 영역(37)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고 상기 레지스트막을 마스크로서 이용하여, 예컨대 RIE에 의해 산화막이 부분적으로 제거되는 것에 의해, 제2 p형층(34)의 상부 표면(34A) 위에 개구 패턴을 갖는 산화막으로 이루어지는 마스크층이 형성된다. 그 후, 상기 레지스트막을 제거한 후에, 이 마스크층을 마스크로서 이용하여, n형층(33) 및 제2 p형층(34)에 이온 주입이 실시된다. 주입되는 이온종은, 예컨대 P, N 등으로 할 수 있다. 이것에 의해, 제2 p형층(34)을 관통하여 n형층(33)에 이르는 제1 n형 영역(35) 및 제2 n형 영역(37)이 형성된다.
또한 제1 n형 영역(35) 및 제2 n형 영역(37)의 형성에 이용된 마스크층이 제거된 후에, 동일한 절차에 의해, 제2 p형층(34)의 상부 표면(34A) 및 홈부(71)의 바닥벽 위에, 원하는 제1 p형 영역(36) 및 제2 p형 영역(43)의 형상에 따른 영역에 개구를 갖는 마스크층이 형성된다. 그리고, 이 마스크층을 마스크로서 이용하여, 제1 p형층(32), n형층(33) 및 제2 p형층(34)에 이온 주입이 실시된다. 주입되는 이온종은, 예컨대 Al, B 등으로 할 수 있다. 이것에 의해, 제2 p형층(34)을 관통하여 n형층(33)에 이르는 제1 p형 영역(36), 및 홈부(71)의 바닥벽(71A)으로부터 n형층(33)을 관통하여, 제1 p형층(32)에 이르는 제2 p형 영역(43)이 형성된다.
다음에, 도 11을 참조하면, 공정 (S250)으로서, 활성화 어닐링 공정이 실시된다. 구체적으로는 공정 (S250)에서는, 상기 이온 주입이 완료된 제1 p형층(32), n형층(33) 및 제2 p형층(34)을 갖는 n형 기판(31)이, 예컨대 아르곤 등의 비활성 가스분위기 내에서 1700℃로 가열되고, 30분간 유지되는 것에 의해, 활성화 어닐링이 실시된다. 이것에 의해, 공정 (S240)에서 도입된 P, Al 등의 불순물이 활성화되고, n형 불순물 또는 p형 불순물로서 기능하는 것이 가능해진다.
다음에, 도 11을 참조하면, 공정 (S260)으로서, 산화막 형성 공정이 실시된다. 구체적으로는 공정 (S260)에서는, 도 16을 참조하면, 예컨대 산소 분위기 내에서 1300℃ 정도로 가열하고, 30분 정도 유지하는 열산화 처리가 실시되는 것에 의해, 제2 p형층(34)의 상부 표면(34A)과, 홈부(71)의 바닥벽(71A) 및 측벽(71B)을 덮는 절연막으로서의 산화막(38)(필드 산화막)이 형성된다. 산화막(38)의 두께는, 예컨대 0.1 ㎛ 정도이다.
다음에, 도 11를 참조하면, 공정 (S270)으로서, 옴 전극 형성 공정이 실시된다. 공정 (S270)에서는, 도 12를 참조하면, 우선 공정 (S271)로서 혼합막 형성 공정이 실시된다. 구체적으로는 도 17을 참조하면, 우선 산화막(38) 위에 레지스트가 도포된 후, 노광 및 현상이 행해지고, 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)(도 10 참조)을 형성해야 하는 영역에 따른 개구(91A)를 갖는 레지스트막(91)이 형성된다. 그리고 상기 레지스트막(91)을 마스크로서 이용하여, 예컨대 RIE에 의해 열산화막(15A)이 부분적으로 제거된다. 그 후 Ti, Al 및 Si를 함유하는 혼합막(54)이, 레지스트막(91) 위 및 상기 레지스트막(91)으로부터 노출되는 영역에, 예컨대 Ti, Al 및 Si를 동시에 스퍼터링하는 혼합 스퍼터링에 의해 형성된다. 또한 레지스트막(91)이 제거되는 것에 의해, 레지스트막(91) 위의 혼합막(54)이 제거(리프트 오프)되어, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43) 위에 접촉하도록, 혼합막(54)이 잔존한다.
여기서, 공정 (S271)에서는, 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하는 혼합막(54)이 형성되는 것이 바람직하다. 이것에 의해, 소스 콘택트 전극(39)과 제1 n형 영역(35)과의 접촉 저항, 드레인 콘택트 전극(42)과 제2 n형 영역(37)과의 접촉 저항, 및 게이트 콘택트 전극(41)과 제1 p형 영역(36)과의 접촉 저항을 한층 더 확실하게 저감시킬 수 있다.
다음에, 도 12를 참조하면, 공정 (S272)로서 합금화 공정이 실시된다. 구체적으로는 도 18을 참조하면, Ar 등의 비활성 가스분위기 내에서, 550℃ 이상 1200℃ 이하의 온도, 바람직하게는 900℃ 이상 1100℃ 이하의 온도, 예컨대 1000℃로 가열하고, 10분 이하의 시간, 예컨대 2분간 유지하는 합금화 처리가 실시된다. 이것에 의해, 혼합막(54)에 함유되는 Ti, Al 및 Si, 및 n형층(33) 또는 제2 p형층(34)에 함유되는 C가 합금화된다. 그 결과, 도 18에 도시하는 바와 같이, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43)의 상부 표면에 접촉하도록, 옴 접촉 전극으로서의 소스 콘택트 전극(39), 게이트 콘택트 전극(41), 드레인 콘택트 전극(42) 및 전위 유지 콘택트 전극(44)이 각각 형성된다. 여기서, 공정 (S84)에서는, 상기 가열은 비활성 가스, 특히 Ar 또는/및 N2와, 수소와의 혼합 가스 내에서 실시되는 것이 바람직하다. 이것에 의해, 제조 비용을 억제하면서, 접촉 저항을 억제한 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 제작할 수 있다. 이상의 절차에 의해, 공정 (S270)이 완료된다.
다음에, 도 11을 참조하면, 공정 (S280)으로서, 배선 형성 공정이 실시된다. 구체적으로 공정 (S280)에서는, 도 10을 참조하면, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)의 상부 표면에 각각 접촉하는 소스배선(45), 게이트 배선(46) 및 드레인 배선(47)이 형성된다. 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)은, 예컨대 소스 배선(45), 게이트 배선(46) 및 드레인 배선(47)을 형성해야 하는 원하는 영역에 개구를 갖는 레지스트층을 형성하고, Al을 증착한 후, 레지스트층과 함께 레지스트층 위의 Al을 제거하는 것(리프트 오프)에 의해 형성할 수 있다.
다음에, 도 11를 참조하면, 공정 (S290)으로서, 패시베이션막 형성 공정이 실시된다. 구체적으로는 공정 (S290)에서는, 소스 전극(61), 게이트 전극(62), 드레인 전극(63) 및 산화막(38)의 상부 표면을 덮도록, 예컨대 SiO2로 이루어지는 패시베이션막(64)이 형성된다. 이 패시베이션막(64)의 형성은, 예컨대 CVD에 의해 실시할 수 있다.
이상의 공정에 의해, 본 실시형태에서의 JFET(3)는 완성된다. 여기서, 상기 본 실시형태에서의 반도체 장치로서의 JFET(3)의 제조 방법에서는, 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 Ti, Al 및 Si를 함유하는 동일한 재료로 형성할 수 있기 때문에, 1회의 마스크 형성에 의해 동시에 이들 전극을 형성할 수 있다. 그 결과, 본 실시형태에서의 JFET(3)의 제조 방법에 의하면, 제조 공정의 공정수의 저감이나 집적도의 향상을 도모할 수 있다.
또한, 상기 실시형태에서는, MOSFET의 제조에 있어서, Ti막, Al막 및 Si막을 형성한 후, 이들을 합금화하는 공정에서 옴 접촉 전극을 형성하고, JFET의 제조에 있어서, 혼합막을 형성하며, 그 후 이 혼합막을 합금화하는 공정에서 옴 접촉 전극을 형성했지만, 본 발명의 반도체 장치의 제조 방법은 이것에 한정되지 않는다. 본 발명의 반도체 장치의 제조 방법에서, 옴 접촉 전극은 상기 2개의 방법을 포함하므로, 여러 가지 방법에 의해 형성할 수 있다.
또한, 상기 실시형태에서는, 본 발명의 반도체 장치의 일례로서, MOSFET 및 JFET에 대해서 설명했지만, 본 발명의 반도체 장치는 이것에 한정되지 않고, IGBT(Insulated Gate Bipolar Transistor, 절연 게이트 바이폴러 트랜지스터), 바이폴러 트랜지스터 등의 다른 반도체 장치에도 적용할 수 있다.
(실시형태 3)
다음에, 본 발명의 또 다른 실시형태인 실시형태 3에 대해서 설명한다. 실시형태 3에서의 반도체 장치는, 실시형태 1에서의 반도체 장치로서의 MOSFET(1)와 기본적으로 동일한 구성을 가지며, 동일한 효과를 나타내고 마찬가지로 제조할 수 있다. 그러나 실시형태 3에서의 MOSFET(1)의 제조 방법은, 옴 전극 형성 공정 및 드레인 전극 형성 공정(도 2 참조)에 있어서, 실시형태 1과는 상이하다.
즉, 도 19, 도 2 및 도 3을 참조하면, 실시형태 3에서의 옴 접촉 전극 형성 공정 (S80)은, Si막 형성 공정 (S83)의 뒤이며 합금화 공정 (S84) 앞에, 공정 (S85)로서 Pt막 형성 공정이 실시되는 점에서, 실시형태 1과는 상이하다. 구체적으로는, 실시형태 3에서의 옴 전극 형성 공정 (S80) 및 드레인 전극 형성 공정 (S90)에서는, 우선 공정 (S81)∼(S83)이 실시형태 1의 경우와 마찬가지로 실시된다. 그리고, 공정 (S85)에서는, 도 20에 도시하는 바와 같이, 공정 (S83)에서 형성된 Si막(53) 위에, 백금으로 이루어지는 Pt막(55)이 더 형성된다. 이 Pt막(55)은, Ti막(51) 등과 마찬가지로, 예컨대 스퍼터링에 의해 형성할 수 있다. 그리고 도 21을 참조하면, 실시형태 1의 경우와 마찬가지로, 레지스트막(91)이 제거되는 것에 의해, 레지스트막(91) 위의 Ti막(51), Al막(52), Si막(53) 및 Pt막(55)이 제거(리프트 오프)되어, 열산화막(15A)으로부터 노출되는 제2 주요면(12B) 위 및 n+ SiC 기판(11)의 n- SiC층(12)과는 반대측 주요면 위에, Ti막(51), Al막(52), Si막(53) 및 Pt막(55)이 잔존한다. 그 후, 실시형태 1과 동일한 프로세스가 실시되는 것에 의해, 실시형태 3에서의 MOSFET(1)의 제조 방법이 완료된다.
본 실시형태와 같이, Si막(53) 위에 Pt막(55)을 더 형성한 후에 합금화 공정 (S84)을 실시하는 것에 의해, 공정 (S84)에서의 Ti막(51) 및 Al막(52)의 산화가 한층 더 억제되고, 접촉 저항이 한층 더 저감된 소스 콘택트 전극(16) 및 드레인 전극(20)을 안정적으로 제작하는 것이 가능해진다.
(실시형태 4)
다음에, 본 발명의 또 다른 실시형태인 실시형태 4에 대해서 설명한다. 실시형태 4에서의 반도체 장치는, 실시형태 2에서의 반도체 장치로서의 JFET(3)와 기본적으로는 동일한 구성을 가지며, 동일한 효과를 나타내고 마찬가지로 제조할 수 있다. 그러나, 실시형태 4에서의 JFET(3)의 제조 방법은 옴 전극 형성 공정(도 11 참조)에서, 실시형태 2와는 상이하다.
즉, 도 22, 도 11 및 도 12를 참조하면, 실시형태 4에서의 옴 접촉 전극 형성 공정(S270)은, 혼합막 형성 공정(S271)의 뒤이며 합금화 공정 (S272) 앞에, 공정 (S273)으로서 Pt막 형성 공정이 실시되는 점에서, 실시형태 2와는 상이하다. 구체적으로는, 실시형태 4에서의 옴 전극 형성 공정 (S270)에서는, 우선 공정 (S271)이 실시형태 2의 경우와 마찬가지로 실시된다. 그리고, 공정 (S273)에서는, 도 23에 도시하는 바와 같이, 공정 (S271)에서 형성된 혼합막(54) 위에, 백금으로 이루어지는 Pt막(55)이 더 형성된다. 이 Pt막(55)은, 예컨대 스퍼터링에 의해 형성할 수 있다. 그리고, 실시형태 1의 경우와 마찬가지로, 레지스트막(91)이 제거되는 것에 의해, 레지스트막(91) 위의 혼합막(54) 및 Pt막(55)이 제거(리프트 오프)되어, 제1 n형 영역(35), 제1 p형 영역(36), 제2 n형 영역(37) 및 제2 p형 영역(43) 위에, 혼합막(54) 및 Pt막(55)이 잔존한다. 그 후, 실시형태 2와 동일한 프로세스가 실시되는 것에 의해, 실시형태 4에서의 JFET(3)의 제조 방법이 완료된다.
본 실시형태와 같이, 혼합막(54) 위에 Pt막(55)을 더 형성한 후에 합금화 공정 (S272)를 실시하는 것에 의해, 공정 (S272)에서의 Ti 및 Al의 산화가 한층 더 억제되고, 접촉 저항이 한층 더 저감된 소스 콘택트 전극(39), 게이트 콘택트 전극(41) 및 드레인 콘택트 전극(42)을 안정적으로 제작하는 것이 가능해진다.
(실시예 1)
이하, 본 발명의 실시예 1에 대해서 설명한다. 본 발명의 반도체 장치에 포함되는 Ti, Al 및 Si를 함유하는 옴 접촉 전극(TiAlSi; 실시예)과 SiC층과의 접촉 저항을, 본 발명의 범위 외의 종래의 옴 접촉 전극인 Ni 전극 및 Ti/Al(비교예 B)과 SiC층과의 접촉 저항과 비교하는 실험을 행하였다. 실험의 절차는 이하와 같다.
우선, SiC 기판을 준비하고, 이온 주입에 의해 상기 SiC 기판에 n형 불순물인 P(인)을 6×1019 ㎝-3의 농도로 함유하는 n형 SiC 영역과, p형 불순물인 Al(알루미늄)을 5×1019 ㎝-3의 농도로 함유하는 p형 SiC 영역을 형성하였다. 그리고 상기 n형 SiC 영역 및 p형 SiC 영역에 접촉하도록, Ti, Al 및 Si를 함유하는 옴 접촉 전극을 상기 실시형태 1과 동일한 방법으로 형성하여, 접촉 저항률을 측정하였다(실시예). 한편, 비교를 위해 n형 SiC 영역 및 p형 SiC 영역에 접촉하도록, Ni로 이루어지는 전극 및 Ti/Al으로 이루어지는 전극도 형성하고, 접촉 저항률을 측정하였다(비교예). 측정 결과를 표 1에 나타낸다.
[표 1]
Figure pct00001
표 1을 참조하면, Ni로 이루어지는 전극은, n형 SiC 영역과 5×10-6 Ω·㎠라는 낮은 접촉 저항률로 접촉 가능하지만, p형 SiC 영역과의 접촉 저항률은 2×10-2 Ω·㎠이 되어, 충분히 낮다고는 할 수 없다. 한편 Ti/Al으로 이루어지는 전극은 p형 SiC 영역과 2×10-3 Ω·㎠라는 낮은 접촉 저항률로 접촉 가능하지만, n형 SiC 영역과의 접촉 저항률은 3×10-3 Ω·㎠이 되어, 충분히 낮다고는 할 수 없다.
이것에 대하여, 본 발명의 반도체 장치에 포함되는 Ti, Al 및 Si를 함유하는 옴 접촉 전극(TiAlSi)은, n형 SiC 영역과의 접촉 저항이 Ni에 손색없는 7×10-6 Ω·㎠, p형 SiC 영역과의 접촉 저항이 Ti/Al에 손색없는 3×10-3 Ω·㎠로 되어 있다. 이것으로부터, 본 발명의 반도체 장치에 포함되는 Ti, Al 및 Si를 함유하는 옴 접촉 전극은 p형 SiC 영역 및 n형 SiC 영역 모두 접촉 저항을 충분히 억제 가능한 것이 확인되었다.
(실시예 2)
이하, 본 발명의 실시예 2에 대해서 설명한다. 본 발명의 반도체 장치에 포함되는 옴 접촉 전극에 관해서, p형 SiC 영역 및 n형 SiC 영역과의 접촉 저항에 미치는 옴 접촉 전극의 조성의 영향을 조사하는 실험을 행하였다. 실험 절차는 이하와 같다.
우선, SiC 기판을 준비하고, 상기 실시예 1과 마찬가지로, 이온 주입에 의해 상기 SiC 기판에 n형 불순물인 P(인)을 6×1019 ㎝-3의 농도로 함유하는 n형 SiC 영역과, p형 불순물인 Al(알루미늄)을 5×1019 ㎝-3의 농도로 함유하는 p형 SiC 영역을 형성하였다. 그리고 상기 n형 SiC 영역 및 p형 SiC 영역에 접촉하도록, Ti, Al 및 Si를 함유하는 옴 접촉 전극을 상기 실시형태 1과 동일한 방법으로 형성하여, 접촉 저항률을 측정하였다. 여기서, Ti막의 두께를 200 Å, Si막의 두께를 250 Å으로 고정한 후에, Al막의 두께를 변화시키는 것에 의해 옴 접촉 전극의 조성을 변화시키는 실험(실험 1)과, Ti막 및 Al막의 두께를 200 Å으로 고정한 후에, Si막의 두께를 변화시키는 것에 의해 옴 접촉 전극의 조성을 변화시키는 실험(실험 2)을 실시하였다. 실험 1의 결과를 도 24에, 실험 2의 결과를 도 25에 도시한다. 또한 도 24에서, 횡축은 Ti막의 두께에 대한 Al막의 두께의 비를 나타내고 있고, 종축은 접촉 저항률을 나타내고 있다. 또한 도 25에서, 횡축은 Si막의 두께를 나타내고, 종축은 접촉 저항률을 나타내고 있다. 그리고 도 24 및 도 25에 있어서, 원은 n형 SiC 영역과의 접촉 저항, 사각형은 p형 SiC 영역과의 접촉 저항을 도시하고 있다.
다음에, 실험 결과에 대해서 설명한다. 도 24를 참조하면, Ti막에 대한 Al막 두께의 비가 너무 커지면 옴 접촉 전극과 n형 SiC 영역과의 접촉 저항이 커지는 한편, 상기 두께의 비가 너무 작아지면 옴 접촉 전극과 p형 SiC 영역과의 접촉 저항이 커지는 것을 알 수 있다. 그리고, 상기 두께의 비가 1.5 미만에서는 전극과 p형 SiC 영역과의 접촉 저항이 1×10-3 Ω·㎠를 초과해 있다. 또한 상기 두께의 비가 6을 초과하면, 전극과 n형 SiC 영역과의 접촉 저항이 1×10-4 Ω·㎠를 초과한다.
전술한 바와 같이, 실용상 옴 접촉 전극으로서 채용하기 위해서는, p형 SiC 영역과의 접촉 저항은 1×10-3 Ω·㎠ 이하 정도, n형 SiC 영역과의 접촉 저항은 1×10-4 Ω·㎠ 이하 정도로 하는 것이 바람직하다. 따라서, 이상의 실험 결과로부터, 상기 Al막을 형성하는 공정에서는, Ti막 두께의 1.5배 이상 6배 이하의 두께를 갖는 Al막이 형성되는 것이 바람직하다고 할 수 있다. 또한 제조 프로세스에서의 상기 두께의 비로부터, 옴 접촉 전극은 원자수비로 Ti의 1.58배 이상 6.33배 이하의 Al을 함유하고 있는 것이 바람직하다고 할 수 있다. 또한 도 24에서 p형 SiC 영역과의 접촉 저항을 보다 확실하게 저감시키기 위해서는, Al막의 두께는 Ti막의 두께의 2배 이상으로 하는 것이 보다 바람직하다고 할 수 있다.
한편, 도 25를 참조하면, Ti막과 Al막의 막 두께를 고정한 상태로 Si막의 막 두께를 변화시킨 실험 2의 결과로부터, Ti막 및 Al막의 막 두께가 일정하면, Si막의 막 두께가 변화된 경우라도, 옴 접촉 전극의 접촉 저항은 p형 SiC층 및 n형 SiC층 어디에 대해서도, 거의 변화하지 않는 것을 알 수 있다. 이상의 결과로부터, Ti막에 대한 Al막의 막 두께의 비(옴 접촉 전극에서의 Ti 함유량에 대한 Al 함유량의 비)를 상기 실험 1에서 바람직한 것이 확인된 범위로 하는 것에 의해, Si막의 막 두께(옴 접촉 전극에서의 Si 함유량)에 크게 의존하지 않고, 옴 접촉 전극의 접촉 저항을 확실하게 저감시킬 수 있는 것이 명백해졌다.
(실시예 3)
이하, 본 발명의 실시예 3에 대해서 설명한다. 본 발명의 반도체 장치에 포함되는 옴 접촉 전극의 형성 상태를 확인하는 실험을 행하였다. 실험 절차는 이하와 같다. 또한 본원에서 「옴 접촉 전극」이란, SiC층 위에 금속막을 형성하고, 상기 금속막에 대하여 열처리를 실시하는 것에 의해 SiC층과의 접촉 저항을 저감시키도록 더 형성되는 전극을 의미한다.
우선, SiC층 위에 상기 실시형태 1의 공정 (S81)∼(S84)와 동일한 절차에 의해 옴 접촉 전극을 형성하는 것에 의해, 시료를 제작하였다. 그 후, 상기 시료를 옴 접촉 전극의 표면에 수직인 단면으로 절단하고, 상기 단면을 SEM(Scanning Electron Microscope; 주사형 전자현미경)으로써 관찰하며, 사진을 촬영하였다. 또한 상기 시료의 옴 접촉 전극의 표면으로부터 수직인 방향으로 스퍼터링을 실시하면서, 오제 분광 분석을 실시하는 것에 의해, 옴 접촉 전극 부근의 원소의 분포를 조사하였다.
다음에, 도 26∼도 27에 기초하여 실험결과를 설명한다. 또한, 도 26에서, 상측은 시료의 범위 외의 영역, 하측은 반도체층이며, 도 26에 도시하는 바와 같이 이들 영역 사이에 있는 밝기가 상이한 영역이 옴 접촉 전극이다. 또한 도 27에서, 횡축은 스퍼터링 시간으로서, 옴 접촉 전극의 표면으로부터의 깊이를 나타내고 있고, 종축은 보정 신호 강도를 나타내고 있다.
도 26을 참조하면, 시료의 SiC층 위에는, 대략 균일한 두께의 옴 접촉 전극이 형성되어 있는 것이 확인된다. 여기서 이 SEM 사진을 참조하면, SiC층측으로부터 표면측(옴 접촉 전극측)으로 시점을 옮겨 가고, 최초에 금속 등으로 이루어지는 합금층이 나타난 위치로부터 그 표면까지가 옴 접촉 전극이다.
또한 도 27을 참조하면, 상기 시료에 포함되는 옴 접촉 전극은 Ti, Al, Si, C 및 산소(O)를 함유하는 합금인 것을 알 수 있다. 보다 구체적으로는, 옴 접촉 전극의 두께 방향에서, Al은 표면으로부터 내부(SiC층측)를 향함에 따라 농도가 저하되는 한편, Si는 내부를 향함에 따라 농도가 상승하고 있다. 그리고, Ti는 두께 방향의 중앙부에서 가장 농도가 높고, 표면측 및 내부측 중 어디를 향하는 경우라도 농도가 저하되어 있다. 여기서, 예컨대 Si의 분포에 착안하여, SiC에 상당하는 영역, 즉 Si의 농도가 일정한 영역의 Si의 분포를 따른 직선 α와, 상기 영역보다 표면측으로서 Si의 농도가 표면에 근접함에 따라서 저하되어 있는 영역을 따른 직선 β를 그려, 직선 α와 직선 β와의 교점으로부터 표면측이 옴 접촉 전극이다.
이번 개시된 실시형태 및 실시예는 모든 점에서 예시로서, 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 전술한 설명이 아닌 청구 범위에 의해 나타나고, 청구 범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치 및 그 제조 방법은 탄화규소로 이루어지는 SiC층에 접촉하여 배치되는 전극을 구비한 반도체 장치 및 그 제조 방법에, 특히 유리하게 적용될 수 있다.
1: MOSFET, 3: JFET, 11: n+ SiC 기판, 11A: 한쪽 주요면, 11B: 다른쪽 주요면, 12: n- SiC층, 12A: 제1 주요면, 12B: 제2 주요면, 13: p 보디, 13A: 채널 영역, 14: n+ 소스 영역, 15: 게이트 산화막, 15A: 열산화막, 16: 소스 콘택트 전극, 17: 게이트 전극, 18: p+ 영역, 19: 소스 배선, 20: 드레인 전극, 21: 패시베이션막, 22: 소스 전극, 31: n형 기판, 32: 제1 p형층, 33: n형층, 34: 제2 p형층, 34A: 상부 표면, 35: 제1 n형 영역, 36: 제1 p형 영역, 37: 제2 n형 영역, 38: 산화막, 39: 소스 콘택트 전극, 41: 게이트 콘택트 전극, 42: 드레인 콘택트 전극, 43: 제2 p형 영역, 44: 전위 유지 콘택트 전극, 45: 소스 배선, 46: 게이트 배선, 47: 드레인 배선, 51: Ti막, 52: Al막, 53: Si막, 54: 혼합막, 55: Pt막, 61: 소스 전극, 62: 게이트 전극, 63: 드레인 전극, 64: 패시베이션막, 71: 홈부, 71A: 바닥벽, 71B: 측벽, 91: 레지스트막, 91A: 개구

Claims (16)

  1. 기판(11, 31)과,
    상기 기판(11, 31) 위에 형성되고, 탄화규소로 이루어지는 SiC층(12, 34)과,
    상기 SiC층(12, 34)에 접촉하여 배치되는 전극(22, 61, 63)을 포함하며,
    상기 SiC층(12, 34)은 도전형이 n형인 n형 영역(14, 35, 37)을 포함하고,
    상기 전극(22, 61, 63)은 상기 n형 영역(14, 35, 37)과 접촉하여 배치되며, 티탄, 알루미늄 및 규소를 함유하는 옴 접촉 전극(16, 39, 42)을 포함하고 있는 것인 반도체 장치(1, 3).
  2. 제1항에 있어서, 상기 옴 접촉 전극(16, 39, 42)은 원자수비로 티탄의 1.58배 이상 6.33배 이하의 알루미늄을 함유하고 있는 것인 반도체 장치(1, 3).
  3. 제1항에 있어서, 상기 SiC층(12)은 도전형이 p형인 p형 영역(18)을 더 포함하고,
    상기 옴 접촉 전극(16)은, 상기 n형 영역(14)에 접촉하는 영역으로부터 상기 p형 영역(18)에 접촉하는 영역까지 연장되도록 배치되어 있는 것인 반도체 장치(1).
  4. 제1항에 있어서, 상기 SiC층(34)에 접촉하여 배치되고, 상기 전극(61, 63)과는 상이한 다른 전극(62)을 더 포함하며,
    상기 SiC층(34)은 도전형이 p형인 p형 영역(36)을 더 포함하고,
    상기 다른 전극(62)은, 상기 p형 영역(36)과 접촉하여 배치되며, 티탄, 알루미늄 및 규소를 함유하고, 상기 옴 접촉 전극(39, 42)과는 상이한 다른 옴 접촉 전극(41)을 포함하고 있는 것인 반도체 장치(3).
  5. 제4항에 있어서, 상기 다른 옴 접촉 전극(41)은 원자수비로 티탄의 1.58배 이상 6.33배 이하의 알루미늄을 함유하고 있는 것인 반도체 장치(3).
  6. 기판(11, 31)을 준비하는 공정과,
    상기 기판(11, 31) 위에, 탄화규소로 이루어지고, 도전형이 n형인 n형 영역(14, 35, 37)을 포함하는 SiC층(12, 34)을 형성하는 공정과,
    상기 SiC층(12, 34)에 접촉하도록, 전극(22, 61, 63)을 형성하는 공정을 포함하며,
    상기 전극(22, 61, 63)을 형성하는 공정은, 상기 n형 영역(14, 35, 37)과 접촉하여 배치되고, 티탄, 알루미늄 및 규소를 함유하는 옴 접촉 전극(16, 39, 42)을 형성하는 공정을 포함하고 있는 것인 반도체 장치(1, 3)의 제조 방법.
  7. 제6항에 있어서, 상기 옴 접촉 전극(16, 39, 42)을 형성하는 공정은,
    상기 n형 영역(14, 35, 37) 위에 티탄으로 이루어지는 Ti층(51)을 형성하는 공정과,
    상기 Ti층(51) 위에 알루미늄으로 이루어지는 Al층(52)을 형성하는 공정과,
    상기 Al층(52) 위에 규소로 이루어지는 Si층(53)을 형성하는 공정과,
    상기 Ti층(51), 상기 Al층(52) 및 상기 Si층(53)을 가열하는 것에 의해, 티탄, 알루미늄 및 규소를 함유하는 합금을 생성하는 공정을 포함하고 있는 것인 반도체 장치(1, 3)의 제조 방법.
  8. 제7항에 있어서, 상기 Al층(52)을 형성하는 공정에서는, 상기 Ti층(51) 두께의 1.5배 이상 6배 이하의 두께를 갖는 상기 Al층(52)이 형성되는 것인 반도체 장치(1, 3)의 제조 방법.
  9. 제7항에 있어서, 상기 합금을 생성하는 공정에서는, 비활성 가스와 수소와의 혼합 가스 내에서 상기 Ti층(51), 상기 Al층(52) 및 상기 Si층(53)이 가열되는 것인 반도체 장치(1, 3)의 제조 방법.
  10. 제7항에 있어서, 상기 옴 접촉 전극(16)을 형성하는 공정은, 상기 합금을 생성하는 공정보다 앞에, 상기 Si층(53) 위에, 백금으로 이루어지는 Pt층(55)을 형성하는 공정을 더 포함하고 있는 것인 반도체 장치(1)의 제조 방법.
  11. 제6항에 있어서, 상기 옴 접촉 전극(39, 42)을 형성하는 공정은,
    상기 n형 영역(35, 37) 위에 티탄, 알루미늄 및 규소를 함유하는 혼합층(54)을 형성하는 공정과,
    상기 혼합층(54)을 가열하는 것에 의해, 티탄, 알루미늄 및 규소를 함유하는 합금을 생성하는 공정을 포함하고 있는 것인 반도체 장치(3)의 제조 방법.
  12. 제11항에 있어서, 상기 혼합층(54)을 형성하는 공정에서는, 원자수비로 티탄의 1.58배 이상 6.33배 이하의 알루미늄을 함유하는 상기 혼합층(54)이 형성되는 것인 반도체 장치(3)의 제조 방법.
  13. 제11항에 있어서, 상기 합금을 생성하는 공정에서는, 비활성 가스와 수소와의 혼합 가스 내에서 상기 혼합층(54)이 가열되는 것인 반도체 장치(3)의 제조 방법.
  14. 제11항에 있어서, 상기 옴 접촉 전극(39, 42)을 형성하는 공정은, 상기 합금을 생성하는 공정보다 앞에, 상기 혼합층(54) 위에, 백금으로 이루어지는 Pt층(55)을 형성하는 공정을 더 포함하고 있는 것인 반도체 장치의 제조 방법.
  15. 제6항에 있어서, 상기 SiC층(12)을 형성하는 공정에서는, 도전형이 p형인 p형 영역(18)을 더 포함하는 SiC층(12)이 형성되고,
    상기 옴 접촉 전극(16)을 형성하는 공정에서는, 상기 n형 영역(14)에 접촉하는 영역으로부터 상기 p형 영역(18)에 접촉하는 영역까지 연장되도록, 상기 옴 접촉 전극(16)이 형성되는 것인 반도체 장치(1)의 제조 방법.
  16. 제6항에 있어서, 상기 SiC층(34)에 접촉하도록, 상기 전극(61, 63)과는 상이한 다른 전극(62)을 형성하는 공정을 더 포함하고,
    상기 SiC층(34)을 형성하는 공정에서는, 도전형이 p형인 p형 영역(36)을 더 포함하는 SiC층(34)이 형성되며,
    상기 다른 전극(62)을 형성하는 공정은, 상기 p형 영역(36)과 접촉하여 배치되고, 티탄, 알루미늄 및 규소를 함유하며, 상기 옴 접촉 전극(39, 42)과는 상이한 다른 옴 접촉 전극(41)을 형성하는 공정을 더 포함하고,
    상기 옴 접촉 전극(39, 42)을 형성하는 공정과 상기 다른 옴 접촉 전극(41)을 형성하는 공정은 동시에 실시되는 것인 반도체 장치(3)의 제조 방법.
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