JP6075185B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP6075185B2
JP6075185B2 JP2013093687A JP2013093687A JP6075185B2 JP 6075185 B2 JP6075185 B2 JP 6075185B2 JP 2013093687 A JP2013093687 A JP 2013093687A JP 2013093687 A JP2013093687 A JP 2013093687A JP 6075185 B2 JP6075185 B2 JP 6075185B2
Authority
JP
Japan
Prior art keywords
layer
region
silicon carbide
contact
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013093687A
Other languages
English (en)
Other versions
JP2014216529A (ja
Inventor
田中　聡
聡 田中
山田　俊介
俊介 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013093687A priority Critical patent/JP6075185B2/ja
Priority to US14/779,900 priority patent/US20160056040A1/en
Priority to PCT/JP2014/055389 priority patent/WO2014174903A1/ja
Publication of JP2014216529A publication Critical patent/JP2014216529A/ja
Application granted granted Critical
Publication of JP6075185B2 publication Critical patent/JP6075185B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、炭化珪素半導体装置の製造方法に関するものであり、より特定的には、接触抵抗を低減可能な電極を有する炭化珪素半導体装置の製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素を用いた半導体装置における電極の製造方法として、たとえば特開２０１２−２５３２９１号公報（特許文献１）には、炭化珪素基板上に金属膜が形成された後、アルゴンガス中で熱処理が行われることにより、電極が形成されることが記載されている。また特開２０１２−１４６８３８号公報（特許文献２）には、炭化珪素基板上に設けられたコンタクト電極は、Ａｌ原子と、Ｔｉ原子と、Ｓｉ原子とを含有していることが記載されている。さらに特開２０１２−９９５９９号公報（特許文献３）には、炭化珪素基板上にＴｉ膜が形成され、Ｔｉ膜上にＡｌ膜が形成され、Ａｌ膜上にＳｉ膜が形成された後、レーザー光によるアニールが行われることによりオーミックコンタクト電極を形成する方法が記載されている。
また、Osamu Nakamuraら外３名, "Low Resistance TiAl Ohmic Contacts with Multi-Layered Structure for p-Type 4H-SiC", Materials Transactions, Vol.43, No.7, 2002年, 1684-1688頁（非特許文献１）には、ｐ型の炭化珪素に対して低抵抗オーミック接触するＴｉＡｌ電極の電気的特性に対するＡｌ濃度の影響が記載されている。当該文献によれば、ＴｉＡｌ電極の電気的特性は、ＴｉＡｌ層の数によって影響されるのではなく、ＴｉＡｌ電極中のＡｌの濃度に影響されることが記載されている。
さらに、Z. Q. Guanら外３名, "Phase formation during ball milling and subsequent thermal decomposition of Ti-Al-Si power blends", Journal of Alloys and Compounds, 252, 1997年, 245-251頁（非特許文献２）は、ＴｉＡｌＳｉ粉状混合物の相形成についての調査が記載されている。当該文献によれば、機械的に合金化されたＴｉＡｌＳｉ合金において、二段階の分解プロセスが見つかったことが記載されている。
特開２０１２−２５３２９１号公報 特開２０１２−１４６８３８号公報 特開２０１２−９９５９９号公報
Osamu Nakamuraら外３名, "Low Resistance TiAl Ohmic Contacts with Multi-Layered Structure for p-Type 4H-SiC", Materials Transactions, Vol.43, No.7, 2002年, 1684-1688頁 Z. Q. Guanら外３名, "Phase formation during ball milling and subsequent thermal decomposition of Ti-Al-Si power blends", Journal of Alloys and Compounds, 252, 1997年, 245-251頁
特開２０１２−９９５９９号公報（特許文献１）、特開２０１２−１４６８３８号公報（特許文献２）および特開２０１２−９９５９９号公報（特許文献３）に記載の方法によって炭化珪素層に接する電極を形成する場合、炭化珪素層のｎ型領域に対しては低い接触抵抗が得られるが、炭化珪素層のｐ型領域に対する接触抵抗が十分低くならない場合があった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、炭化珪素層のｐ型領域とｎ型領域との双方に対して低い接触抵抗を実現可能な電極を有する炭化珪素半導体装置の製造方法を提供することである。
発明者は、Ｔｉ（チタン）と、Ａｌ（アルミニウム）と、Ｓｉ（シリコン）とを含む電極を炭化珪素層に形成した場合に電極と炭化珪素層のｐ型領域との接触抵抗が十分低くならない原因について鋭意研究した結果、以下の知見を得て本発明を見出した。接触抵抗が高い炭化珪素半導体装置および接触抵抗が低い炭化珪素半導体装置を詳細に調査すると、接触抵抗が高い炭化珪素半導体装置の電極と炭化珪素層との界面におけるＡｌの組成（濃度）が、接触抵抗が低い炭化珪素半導体装置の電極と炭化珪素層との界面におけるＡｌの組成（濃度）よりも低くなっていることが分かった。
電極と炭化珪素層との界面におけるＡｌの濃度が低くなる原因は以下のように考えられる。Ｔｉ、ＡｌおよびＳｉを含む金属層を炭化珪素層上に形成した後に、当該金属層が１０００℃程度の温度でアニールされることにより、炭化珪素層とオーミック接合する電極が形成される。ＡｌＳｉの共晶点が５７７℃程度であり、かつＡｌの融点は６６０℃程度である。それゆえ、金属層が室温から１０００℃まで昇温させる間において、５７７℃程度の温度でＡｌＳｉの液状化がはじまり、６６０℃程度の温度でＡｌの液状化がはじまる。それゆえ、５７７℃程度から１０００℃程度までの温度範囲において電極の表面からＡｌが蒸発し、Ａｌの一部が電極から離脱することにより、電極と炭化珪素層との界面におけるＡｌの濃度が低くなると考えられる。
Ａｌが離脱して上記界面におけるＡｌの濃度が低くなると、炭化珪素層内に拡散するＡｌの濃度も低くなる。Ａｌは炭化珪素に対してｐ型のドーパントとして機能し、ｐ型領域のドーパント濃度が高くなると低い接触抵抗が得られる。そのため、電極と炭化珪素層の界面におけるＡｌの濃度が低くなると、電極と炭化珪素層のｐ型領域と接触抵抗が高くなってしまう。発明者らは鋭意研究の結果、Ａｌ元素およびＳｉ元素を含む第１の領域と、第１の領域上に形成されたＴｉ元素を含む第２の領域とを含む金属層を形成した後に、当該金属層をアニールすることによりＡｌの欠損を防ぎ、ｐ型領域およびｎ型領域の双方に対して低い接触抵抗を有する電極を形成可能であることを見出した。つまり、Ｔｉ、ＡｌおよびＳｉの中で最も融点の高いＴｉ元素（Ｔｉの融点は１６７０℃程度、Ｓｉの融点は１４１４℃程度）を含む第２の領域を、Ａｌ元素を含む第１の領域上に配置することで、第２の領域がＡｌの離脱防止層として機能する。
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。主面を有し、かつｐ型領域と、ｐ型領域と接するｎ型領域とを含む炭化珪素層が準備される。主面においてｐ型領域およびｎ型領域に接する金属層が形成される。金属層を形成する工程の後、ｐ型領域と、ｎ型領域と、金属層とがアニールされる。金属層を形成する工程は、主面においてｐ型領域およびｎ型領域に接する第１の領域を形成する工程と、第１の領域の主面と接する面とは反対の面に接して配置された第２の領域を形成する工程とを含む。第１の領域は、アルミニウム元素およびシリコン元素を有する。第２の領域は、チタン元素を有する。
以上の説明から明らかなように、本発明によれば、炭化珪素層のｐ型領域とｎ型領域との双方に対して低い接触抵抗を実現可能な電極を有する炭化珪素半導体装置の製造方法を提供することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 金属層形成工程の詳細を説明するためのフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 第１の領域形成工程の詳細を説明するためのフロー図である。 図８における領域Ａの構成の拡大図である。 図８における領域Ａの構成の第１の変形例の拡大図である。 第２の領域形成工程の詳細を説明するためのフロー図である。 図８における領域Ａの構成の第２の変形例の拡大図である。 図８における領域Ａの構成の第３の変形例の拡大図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 金属層に含まれる元素と温度との関係を示す図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
はじめに、本発明の実施の形態の概要について以下の（１）〜（８）に記す。
（１）実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を有している。主面１０ａを有し、かつｐ型領域１８と、ｐ型領域１８と接するｎ型領域１４とを含む炭化珪素層１０が準備される。主面１０ａにおいてｐ型領域１８およびｎ型領域１４に接する金属層１６が形成される。金属層１６を形成する工程の後、ｐ型領域１８と、ｎ型領域１４と、金属層１６とがアニールされる。金属層１６を形成する工程は、主面１０ａにおいてｐ型領域１８およびｎ型領域１４に接する第１の領域１６ａを形成する工程と、第１の領域１６ａの主面１０ａと接する面と１６ａ４は反対の面１６ａ５に接して配置された第２の領域１６ｂを形成する工程とを含む。第１の領域１６ａは、アルミニウム元素およびシリコン元素を有する。第２の領域１６ｂは、チタン元素を有する。
本実施の形態に係る炭化珪素半導体装置１の製造方法によれば、アルミニウム元素およびシリコン元素を有する第１の領域１６ａの上にチタン元素を含む第２の領域１６ｂが配置された金属層１６が形成された後、金属層１６がアニールされる。それゆえ、アルミニウムがチタンによりカバーされた状態で金属層１６がアニールされるので、アルミニウムが蒸発して金属層１６から離脱することを防止することができる。結果として、炭化珪素層のｐ型領域とｎ型領域との双方に対して低い接触抵抗を実現可能な電極を有する炭化珪素半導体装置を製造することができる。
（２）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の領域１６ａは、チタン元素をさらに含む。これにより、炭化珪素層のｐ型領域とｎ型領域との双方に対して、より低い接触抵抗を実現可能な電極を有する炭化珪素半導体装置を製造することができる。
（３）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の領域１６ａを形成する工程は以下の工程を含む。ｐ型領域１８およびｎ型領域１４と接し、かつチタン元素を含む第１の層１６ａ１が形成される。第１の層１６ａ１と接し、かつアルミニウム元素を含む第２の層１６ａ２が形成される。第２の層１６ａ２と接し、かつシリコン元素を含む第３の層１６ａ３が形成される。アルミニウム元素を含む第１の層１６ａ１上にシリコン元素を含む第３の層１６ａ３が形成されるので、アルミニウムの蒸発を効率的に抑制することができる。結果として、ｐ型領域１８と電極との接触抵抗を低くすることができる。
（４）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第１の層１６ａ１の厚みは、１４０オングストローム以上３４０オングストローム以下である。これにより、電極とｎ型領域との接触抵抗および電極とｐ型領域との接触抵抗を効果的に低減することができる。
（５）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の層１６ａ２の厚みは、１９０オングストローム以上３９０オングストローム以下である。これにより、電極とｐ型領域との接触抵抗を効果的に低減することができる。
（６）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第３の層１６ａ３の厚みは、２３０オングストローム以上４３０オングストローム以下である。これにより、電極とｎ型領域との接触抵抗を効果的に低減することができる。
（７）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の領域１６ｂは、シリコン元素をさらに含む。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを抑制することができる。なお、シリコンが酸化された場合二酸化珪素となるが、二酸化珪素はフッ酸で容易に除去可能である。
（８）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の領域１６ｂを形成する工程は以下の工程を含む。第１の領域１６ａに接し、かつチタン元素を含む第４の層１６ｂ１が形成される。第４の層１６ｂ１に接し、かつシリコン元素を含む第５の層１６ｂ２が形成される。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを効果的に抑制することができる。
（９）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の領域１６ｂを形成する工程は、チタンシリサイド合金を含む層を形成する工程を含む。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを効果的に抑制することができる。
（１０）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の領域１６ｂを形成する工程は、チタンカーボン合金を含む層を形成する工程を含む。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを効果的に抑制することができる。
（１１）実施の形態に係る炭化珪素半導体装置１の製造方法において好ましくは、第２の領域１６ｂの厚みは、２００オングストローム以上３００オングストローム以下である。第２の領域１６ｂの厚みＴb、２００オングストローム以上３００オングストローム以下の範囲であると、第１の領域１６ａに含まれるアルミニウムが蒸発することを効果的に抑制し、かつ炭化珪素半導体装置１の生産性を向上することができる。
次に、本発明の実施の形態についてより詳細に説明する。
まず本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
図１を参照して、ＭＯＳＦＥＴ１は、炭化珪素層１０と、ゲート絶縁膜１５と、ゲート電極１７と、ソースコンタクト電極１６と、ソース配線１９と、ドレイン電極２０と、層間絶縁膜２１とを主に有している。炭化珪素層１０は、第１の主面１０ａと、第１の主面１０ａと反対の第２の主面１０ｂとを有する。炭化珪素層１０は、単結晶基板１１と、エピタキシャル層１２とを主に含む。エピタキシャル層１２は、ドリフト層９と、ｐボディ１３と、ｎ+ソース領域１４と、ｐ+領域１８とを主に含む。
単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。単結晶基板１１は、たとえばＮ（窒素）などの不純物を高濃度で含んでおりｎ型を有する。エピタキシャル層１２は、炭化珪素がエピタキシャル成長された層である。エピタキシャル層１２は、単結晶基板１１の一方の主面上に、たとえば１０〜１５μｍ程度の厚みで形成されている。
エピタキシャル層１２に含まれるドリフト層９は、たとえばＮ（窒素）などの不純物を含み、ｎ型の導電型を有する。ドリフト層９に含まれる窒素などの不純物濃度は、単結晶基板１１に含まれるｎ型不純物よりも高い。ドリフト層９に含まれる窒素などの不純物濃度は、たとえば５×１０15ｃｍ-3程度である。第１の主面１０ａは、たとえば｛０００１｝面から１０°以下程度オフした面であってもよい。
ｐボディ１３はｐ型の導電型を有する領域である。ｐボディ１３は、エピタキシャル層１２中において、第１の主面１０ａに接して形成されている。ｐボディ１３は、たとえばＡｌ（アルミニウム）、Ｂ（ボロン）などの不純物を含んでいる。ｐボディ１３に含まれる上記不純物の濃度は、たとえば１×１０17ｃｍ-3程度である。
ｎ+ソース領域１４はｎ型の導電型を有する領域である。ｎ+ソース領域１４は第１の主面１０ａに接し、かつｐボディ１３に取り囲まれるように、ｐボディ１３の内部に形成されている。ｎ+ソース領域１４は、たとえばＰ（リン）などの不純物をドリフト層９に含まれるｎ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
ｐ+領域１８はｐ型の導電型を有する領域である。ｐ+領域１８は、ｎ+ソース領域１４と、第１の主面１０ａと、ｐボディ１３と接している。ｐ+領域１８は、第１の主面１０ａからｐボディ１３までｎ+ソース領域１４を貫通するように形成されている。ｐ+領域１８は、たとえばＡｌ、Ｂなどの不純物を、ｐボディ１３に含まれる不純物よりも高い濃度、たとえば１×１０20ｃｍ-3の濃度で含んでいる。
ゲート絶縁膜１５は、第１の主面１０ａに接触し、一方のｎ+ソース領域１４の上部表面から他方のｎ+ソース領域１４の上部表面にまで延在するようにエピタキシャル層１２の第１の主面１０ａ上に形成されている。ゲート絶縁膜１５はたとえば二酸化珪素からなっている。
ゲート電極１７は、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するように、ゲート絶縁膜１５に接触して配置されている。また、ゲート電極１７は、不純物がドープされたポリシリコンやＡｌなどの導電体からなっている。
ソースコンタクト電極１６は、第１の主面１０ａに接する第１の面１６ａ４と、第１の面１６ａ４と反対の第２の面１６ｂ５とを有している。ソースコンタクト電極１６は、ゲート絶縁膜１５、ｐ+領域１８およびｎ+ソース領域１４と接している。ソースコンタクト電極１６は、たとえばチタン（Ｔｉ）元素、アルミニウム（Ａｌ）元素および珪素（Ｓｉ）元素を含んでいる。好ましくは、第１の主面１０ａの法線方向に沿って、ソースコンタクト電極１６におけるＴｉの濃度プロファイルを測定する場合、Ｔｉ濃度が最大となる領域は、第１の面１６ａ４と第２の面１６ｂ５との中間位置よりも第２の面１６ｂ５側に位置する。
ソース配線１９は、ソースコンタクト電極１６に接触して形成されており、たとえばＴｉ／Ａｌなどの導電体からなっている。そして、ソース配線１９は、ソースコンタクト電極１６を介してｎ+ソース領域１４と電気的に接続されている。ソース配線１９は後述する層間絶縁膜２１を覆うように形成されている。
ドレイン電極２０は、炭化珪素層１０の第２の主面１０ｂに接触して形成されている。ドレイン電極２０は、たとえば上記ソースコンタクト電極１６と同様の構成を有していてもよいし、Ｎｉなど、ｎ型を有する単結晶基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。ドレイン電極２０は単結晶基板１１と電気的に接続されている。また、ドレイン電極２０に接して、たとえばＮｉ／Ａｕからなる裏面パッド電極２３が形成されている。
層間絶縁膜２１は、ゲート絶縁膜１５およびゲート電極１７と接し、ゲート電極１７を覆うように形成されている。層間絶縁膜２１は、たとえば二酸化珪素からなっており、ゲート電極１７を外部と電気的に絶縁している。また、層間絶縁膜２１上にパシベーション膜（図示せず）が形成されていてもよい。
次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するｐボディ１３とエピタキシャル層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ１３のゲート絶縁膜１５と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ+ソース領域１４とエピタキシャル層１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板準備工程（Ｓ１０：図２）が実施される。具体的には、まず炭化珪素からなる単結晶基板１１の一方の主面上に、エピタキシャル成長法によってエピタキシャル層１２が形成される。エピタキシャル層１２の形成は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。エピタキシャル層１２に、たとえばＮ（窒素）などの不純物が導入される。これにより、単結晶基板１１に含まれる不純物よりも低い濃度の不純物を含むエピタキシャル層１２が単結晶基板１１に接して形成される。以上のように、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素層１０が準備される。
次に、炭化珪素層１０の第１の主面１０ａ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により二酸化珪素からなる酸化膜が形成される。酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のｐボディ１３の形状に応じた領域に開口を有するレジスト膜（図示せず）が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、エピタキシャル層１２上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、Ａｌなどのｐ型不純物を炭化珪素層１０の第１の主面１０ａに対してイオン注入することにより、エピタキシャル層１２にｐボディ１３が形成される。次に、マスクとして使用された上記酸化膜が除去された上で、所望のｎ+ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。その後、当該マスク層をマスクとして用いて、Ｐ（リン）などの不純物がエピタキシャル層１２にイオン注入により導入されることによりｎ+ソース領域１４が形成される。次に、所望のｐ+領域１８の形状に応じた領域に開口を有するマスク層が形成され、当該マスク層をマスクとして用いて、Ａｌ、Ｂなどの不純物がエピタキシャル層１２にイオン注入により導入されることによりｐ+領域１８が形成される。ｐ+領域１８は、ｎ+ソース領域１４と、第１の主面１０ａと、ｐボディ１３とに接して形成される。
次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施されたエピタキシャル層１２が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。以上により、第１の主面１０ａを有し、かつｐ+領域１８と、ｐ+領域と接するｎ+ソース領域１４とを含む炭化珪素層１０が準備される。
図５を参照して、ゲート絶縁膜形成工程（Ｓ２０：図２）が実施される。具体的には、ｐ+領域１８と、ｎ+ソース領域１４とを含む炭化珪素層１０の第１の主面１０ａが熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより第１の主面１０ａ上に、二酸化珪素からなる熱酸化膜１５（たとえば厚み５０ｎｍ程度）が形成される。
次に、ゲート電極形成工程（Ｓ４０：図３）が実施される。具体的には、たとえば不純物がドープされたポリシリコンまたはＡｌなどからなるゲート電極１７が、一方のｎ+ソース領域１４の上方から他方のｎ+ソース領域１４の上方にまで延在するとともに、熱酸化膜１５に接触するように形成される。ゲート電極１７の素材としてポリシリコンを採用する場合、当該ポリシリコンは、リンが１×１０20ｃｍ-3を超える高い濃度で含まれるものとすることができる。
次に、図６を参照して、層間絶縁膜形成工程（Ｓ６０：図２）が実施される。この工程では、熱酸化膜１５と接し、かつゲート電極１７を覆うように、たとえば二酸化珪素からなる層間絶縁膜２１がＣＶＤにより形成される。次に、ソース電極部の開口部が形成される。具体的には、ｐ+領域１８およびｎ+ソース領域１４の一部が露出するように、層間絶縁膜２１および熱酸化膜１５の一部が除去される。
次に、金属層形成工程（Ｓ８０：図２）が実施される。具体的には、ｐ+領域１８およびｎ+ソース領域１４に接する金属層１６が、たとえば蒸着またはスパッタリングなどにより形成される。金属層形成工程は、第１の領域形成工程（Ｓ８１：図７）および第２の領域形成工程（Ｓ８２：図７）とを含んでいる。図８を参照して、第１の領域形成工程（Ｓ８１：図７）において、ｐ+領域１８と、ｎ+ソース領域１４と、ゲート絶縁膜１５とに接する第１の領域１６ａが形成される。第１の領域１６ａは、アルミニウム元素およびシリコン元素を有している。次に、第１の領域１６ａの炭化珪素層１０の第１の主面１０ａと接する第１の面１６ａ４とは反対の面１６ａ５に接して配置された第２の領域１６ｂが形成される。第２の領域１６ｂは、ゲート絶縁膜１６ｂと接していてもよい。第２の領域１６ｂは、チタン元素を有する。好ましくは、第２の領域１６ｂは、第１の領域１６ａの面１６ａ５の全面に接するチタン層である。好ましくは、第２の領域１６ｂを形成する工程において、チタンシリコン合金を含む層が形成される。第２の領域１６ｂを形成する工程において、チタンカーボン合金を含む層を含む層が形成されてもよい。好ましくは、第２の領域１６ｂの厚みＴbは、２００オングストローム（２０ｎｍ）以上３００オングストローム（３０ｎｍ）以下である。第２の領域１６ｂの厚みＴbは、２００オングストローム以上１０００オングストローム以下であってもよい。
図９を参照して、第１の領域を形成する工程（Ｓ８１）は、第１の層形成工程（Ｓ８１１）と、第２の層形成工程（Ｓ８１２）と、第３の層形成工程（Ｓ８１３）とを含んでいてもよい。具体的には、図１０を参照して、ｐ+領域１８およびｎ+ソース領域１４と接し、かつチタン元素を含む第１の層１６ａ１が形成される。好ましくは、第１の層１６ａ１はチタン層である。好ましくは、第１の層１６ａ１の厚みＴa1は、１４０オングストローム（１４ｎｍ）以上３４０オングストローム（３４ｎｍ）以下である。次に、第１の層１６ａ１と接し、かつアルミニウム元素を含む第２の層１６ａ２が形成される。好ましくは、第２の層１６ａ２はアルミニウム層である。好ましくは、第２の層１６ａ２の厚みＴa2は、１９０オングストローム以上３９０オングストローム以下である。次に、第２の層１６ａ２と接し、かつシリコン元素を含む第３の層１６ａ３が形成される。好ましくは、第３の層１６ａ３はシリコン層である。好ましくは、第３の層１６ａ３の厚みＴa3は、２３０オングストローム以上４３０オングストローム以下である。次に、第３の層１６ａ３に接して第２の領域１６ｂが形成される。
図１０を参照して、第１の領域１６ａの第１の層１６ａ１は、たとえばチタン層であり、第２の層１６ａ２はアルミニウム層であり、第３の層１６ａ３はシリコン層である。第２の領域１６ｂは、たとえばチタン層である。第２の領域１６ｂは、ＴｉＳｉ（チタンシリサイド）合金であってもよいし、ＴｉＣ（チタンカーボン）合金であってもよい。第２の領域１６ｂがＴｉＳｉ合金の場合、第２の領域１６ｂはたとえばＴｉとＳｉとを同時に蒸着することにより形成可能である。
図１１を参照して、第１の領域１６ａは、第１の層１６ａ１と第２の層１６ａ２との２層構造であってもよい。第１の領域１６ａが２層構造である場合、第１の層１６ａ１および第２の層１６ａ２は、それぞれアルミニウム層およびシリコン層であってもよいし、もしくはそれぞれシリコン層およびアルミニウム層であってもよい。
図１２を参照して、第２の領域を形成する工程（Ｓ８１）は、第４の層形成工程（Ｓ８２１）と、第５の層形成工程（Ｓ８２２）とを含んでいてもよい。具体的には、図１３を参照して、第２の領域を形成する工程において、第１の領域１６ａの面１６ａ５に接し、かつチタン元素を含む第４の層１６ｂ１が形成される。第４の層１６ｂ１に接し、かつシリコン元素を含む第５の層１６ｂ２が形成される。好ましくは、第４の層１６ｂ１はチタン層であり、第５の層１６ｂ２はシリコン層である。また第４の層１６ｂ１はＴｉＣ合金層であり、第５の層１６ｂ２はＴｉＳｉ合金層であってもよい。ＴｉＣ合金層の厚みＴb1は、たとえば１００オングストローム以上５００オングストローム以下であり、ＴｉＳｉ合金層の厚みＴb2は、たとえば１００オングストローム以上５００オングストローム以下である。第４の層１６ｂ１がＴｉＣ合金層であり、第５の層１６ｂ２がＴｉＳｉ合金層である場合、Ａｌの欠損を防止できるとともに、上部の配線との密着性が強化され、機械的強度の向上が可能となる。また、ＴｉＣ合金、ＴｉＳｉ合金の組成は、Ｔｉ組成（atomic percent）が５％〜９５％、より望ましくは３０〜６０％である。
図１４を参照して、第２の領域１６ｂは、第１の領域１６ａ上に形成された第４の層１６ｂ１と、第４の層１６ｂ１上に形成された第５の層１６ｂ２と、第５の層１６ｂ２上に形成された第６の層１６ｂ３と、第６の層上に形成された第７の層１６ｂ４とを有していてもよい。第４の層１６ｂ１および第６の層１６ｂ３の各々は、たとえばシリコン層であり、第５の層１６ｂ２および第７の層１６ｂ４の各々は、たとえばチタン層である。つまり、第２の領域１６ｂは、シリコン層とチタン層とが、第１の主面１０ａの法線方向に交互に積層されて構成されている。シリコン層の厚みは、チタン層の厚みよりも薄くてもよい。シリコン層の厚みＴb1、Ｔb3は、たとえば５０オングストローム以上４５０オングストローム以下であり、チタン層の厚みＴb2、Ｔb4は、たとえば５０オングストローム以上４５０オングストローム以下である。第２の領域１６ｂは、シリコン層とチタン層とが、第１の主面１０ａの法線方向に交互に積層されて構成されている場合、Ａｌの欠損を防止できるとともに、上部の配線との密着性が強化され、機械的強度の向上が可能となる。また、ＴｉＣ合金、ＴｉＳｉ合金の組成は、Ｔｉ組成（atomic percent）が５％〜９５％、より望ましくは３０〜６０％である。より望ましくは、第２の領域１６ｂは、最上層に第８の層ｂ５としてシリコン層を有し、表面の酸化が防止されることにより、電気的、機械的な安定化が可能となる。
図１５を参照して、金属層形成工程（Ｓ８０：図２）において、炭化珪素層１０の第２の主面１０ｂに接するようにドレイン電極２０が形成されてもよい。ドレイン電極２０は、たとえばＮｉ電極である。
次に、アニール工程（Ｓ１００：図２）が実施される。具体的には、金属層形成工程（Ｓ８０：図２）において、ｐ+領域１８と、ｎ+ソース領域１４とに接する金属層１６が形成された後、ｐ+領域１８と、ｎ+ソース領域１４と、金属層１６とがアニールされる。より具体的には、金属層１６が形成された炭化珪素層１０が、たとえばアルゴンなどの不活性ガス中において室温から１０００℃程度の温度まで昇温される。その後、金属層１６が形成された炭化珪素層１０が、たとえば１０００℃程度の温度でたとえば２分間程度保持される。これにより、金属層１６が炭化珪素層のｐ+領域１８およびｎ+ソース領域１４と合金化することにより、ソースコンタクト電極１６（図１５）が形成される。ソースコンタクト電極１６は、ｐ+領域１８およびｎ+ソース領域１４の各々とオーミック接合している。
図１６を参照して、たとえば室温（２５℃程度）からアニール温度である１０００℃までの温度領域において、ソースコンタクト電極１６を構成するＴｉ、ＡｌおよびＳｉの反応温度帯について説明する。まず、ＡｌＳｉの共晶点は５７７℃程度であり、かつＡｌの融点は６６０℃程度である。まず、ＡｌＳｉの共晶点である５７７℃程度の温度よりも低い５５０℃程度の温度でＡｌとＳｉとの反応が行われていると考えられる。５７７℃程度の温度でＡｌＳｉの液状化がはじまり、６６０℃程度の温度でＡｌの液状化がはじまる。その後、ＴｉとＣとの共晶点である８２０℃よりも低い７５０℃程度の温度でＡｌとＴｉとの反応が行われると考えられる。そこで、本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、ＡｌとＳｉとを含む第１の領域１６ａ上にＴｉを含む第２の領域１６ｂが形成された金属層１６を１０００℃程度でアニールすることで、金属層１６の表面である第２の面１６ｂ５からＡｌが蒸発し、Ａｌの一部が金属層１６から離脱することを抑制している。
次に、再び図１を参照して、ソース配線１９および裏面パッド電極２３が形成される。裏面パッド電極２３は、ドレイン電極２０と接するように形成される。裏面パッド電極２３としては、たとえばＮｉ／Ａｕの積層膜が用いられる。ソース配線１９は、たとえば蒸着法により、ソースコンタクト電極１６と接し、層間絶縁膜２１を覆うようにＴｉ／Ａｌ層が形成される。以上により、図１に示すＭＯＳＦＥＴ１が完成する。
次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、アルミニウム元素およびシリコン元素を有する第１の領域１６ａの上にチタン元素を含む第２の領域１６ｂが配置された金属層１６が形成された後、金属層１６がアニールされる。それゆえ、アルミニウムがチタンによりカバーされた状態で金属層１６がアニールされるので、アルミニウムが蒸発して金属層１６から離脱することを防止することができる。結果として、炭化珪素層１０のｐ+領域１８とｎ+ソース領域１４との双方に対して低い接触抵抗を実現可能なソースコンタクト電極１６を有するＭＯＳＦＥＴ１を製造することができる。
また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１の領域１６ａは、チタン元素をさらに含む。これにより、炭化珪素層１０のｐ+領域１８とｎ+ソース領域１４との双方に対して、より低い接触抵抗を実現可能なソースコンタクト電極１６を有するＭＯＳＦＥＴ１を製造することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１の領域１６ａを形成する工程において、ｐ型領域１８およびｎ型領域１４と接し、かつチタン元素を含む第１の層１６ａ１が形成される。第１の層１６ａ１と接し、かつアルミニウム元素を含む第２の層１６ａ２が形成される。第２の層１６ａ２と接し、かつシリコン元素を含む第３の層１６ａ３が形成される。アルミニウム元素を含む第１の層１６ａ１上にシリコン元素を含む第３の層１６ａ３が形成されるので、アルミニウムの蒸発を効率的に抑制することができる。結果として、ｐ+領域１８とソースコンタクト電極１６との接触抵抗を低くすることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１の層１６ａ１の厚みは、１４０オングストローム以上３４０オングストローム以下である。これにより、ソースコンタクト電極１６とｎ+ソース領域１４との接触抵抗およびソースコンタクト電極１６とｐ+領域１８との接触抵抗を効果的に低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の層１６ａ２の厚みは、１９０オングストローム以上３９０オングストローム以下である。これにより、ソースコンタクト電極１６とｐ+領域１８との接触抵抗を効果的に低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第３の層１６ａ３の厚みは、２３０オングストローム以上４３０オングストローム以下である。これにより、ソースコンタクト電極１６とｎ+ソース領域１４との接触抵抗を効果的に低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の領域１６ｂは、シリコン元素をさらに含む。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを抑制することができる。なお、シリコンが酸化された場合二酸化珪素となるが、二酸化珪素はフッ酸で容易に除去可能である。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の領域１６ｂを形成する工程は以下の工程を含む。第１の領域１６ａに接し、かつチタン元素を含む第４の層１６ｂ１が形成される。第４の層１６ｂ１に接し、かつシリコン元素を含む第５の層１６ｂ２が形成される。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の領域１６ｂを形成する工程は、チタンシリサイド合金を含む層を形成する工程を含む。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の領域１６ｂを形成する工程は、チタンカーボン合金を含む層を形成する工程を含む。これにより、第２の領域１６ｂに含まれるチタンが酸化されることを効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２の領域１６ｂの厚みは、２００オングストローム以上３００オングストローム以下である。第２の領域１６ｂの厚みＴbが２００オングストローム以上３００オングストローム以下の範囲であると、第１の領域１６ａに含まれるアルミニウムが蒸発することを効果的に抑制し、かつＭＯＳＦＥＴ１の生産性を向上することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）、９ ドリフト層、１０ 炭化珪素層、１０ａ 第１の主面（主面）、１０ｂ 第２の主面、１１ 単結晶基板、１２ エピタキシャル層、１３ ｐボディ、１４ ｎ型領域（ｎ+ソース領域）、１５ ゲート絶縁膜（熱酸化膜）、１６ 金属層（ソースコンタクト電極）、１６ａ 第１の領域、１６ａ１ 第１の層、１６ａ２ 第２の層、１６ａ３ 第３の層、１６ａ４ 第１の面、１６ａ５ 面、１６ｂ 第２の領域、１６ｂ１ 第４の層、１６ｂ５ 第２の面、１６ｂ３ 第６の層、１６ｂ４ 第７の層、１６ｂ２ 第５の層、１７ ゲート電極、１８ ｐ型領域（ｐ+領域）、１９ ソース配線、２０ ドレイン電極、２１ 層間絶縁膜、２２ ソース電極、２３ 裏面パッド電極。

Claims (9)

  1. 主面を有し、かつｐ型領域と、前記ｐ型領域と接するｎ型領域とを含む炭化珪素層を準備する工程と、
    前記主面において前記ｐ型領域および前記ｎ型領域に接する金属層を形成する工程と、
    前記金属層を形成する工程の後、前記ｐ型領域と、前記ｎ型領域と、前記金属層とをアニールする工程とを備え、
    前記金属層を形成する工程は、
    前記主面において前記ｐ型領域および前記ｎ型領域に接する第１の領域を形成する工程と、
    前記第１の領域の前記主面と接する面とは反対の面に接して配置された第２の領域を形成する工程とを含み、
    前記第１の領域は、アルミニウム元素およびシリコン元素を有し、
    前記第２の領域は、チタン元素およびシリコン元素を有する、炭化珪素半導体装置の製造方法。
  2. 前記第１の領域は、チタン元素をさらに含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第１の領域を形成する工程は、
    前記ｐ型領域および前記ｎ型領域と接し、かつチタン元素を含む第１の層を形成する工程と、
    前記第１の層と接し、かつアルミニウム元素を含む第２の層を形成する工程と、
    前記第２の層と接し、かつシリコン元素を含む第３の層を形成する工程とを含む、請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記第１の層の厚みは、１４０オングストローム以上３４０オングストローム以下である、請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記第２の層の厚みは、１９０オングストローム以上３９０オングストローム以下である、請求項３または４に記載の炭化珪素半導体装置の製造方法。
  6. 前記第３の層の厚みは、２３０オングストローム以上４３０オングストローム以下である、請求項３〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記第２の領域を形成する工程は、前記第１の領域に接し、かつチタン元素を含む第４の層を形成する工程と、前記第４の層に接し、かつシリコン元素を含む第５の層を形成する工程とを含む、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 前記第２の領域を形成する工程は、チタンシリサイド合金を含む層を形成する工程を含む、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 前記第２の領域の厚みは、２００オングストローム以上３００オングストローム以下である、請求項１〜８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
JP2013093687A 2013-04-26 2013-04-26 炭化珪素半導体装置の製造方法 Active JP6075185B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013093687A JP6075185B2 (ja) 2013-04-26 2013-04-26 炭化珪素半導体装置の製造方法
US14/779,900 US20160056040A1 (en) 2013-04-26 2014-03-04 Method for manufacturing silicon carbide semiconductor device
PCT/JP2014/055389 WO2014174903A1 (ja) 2013-04-26 2014-03-04 炭化珪素半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013093687A JP6075185B2 (ja) 2013-04-26 2013-04-26 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014216529A JP2014216529A (ja) 2014-11-17
JP6075185B2 true JP6075185B2 (ja) 2017-02-08

Family

ID=51791488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013093687A Active JP6075185B2 (ja) 2013-04-26 2013-04-26 炭化珪素半導体装置の製造方法

Country Status (3)

Country Link
US (1) US20160056040A1 (ja)
JP (1) JP6075185B2 (ja)
WO (1) WO2014174903A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2806463A1 (en) * 2013-05-22 2014-11-26 Imec Low temperature Ohmic contacts for III-N power devices
US9728608B2 (en) 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
JP6455335B2 (ja) * 2015-06-23 2019-01-23 三菱電機株式会社 半導体装置
GB2553849A (en) * 2016-09-19 2018-03-21 Anvil Semiconductors Ltd Method of reducing device contact resistance
CN114207836B (zh) 2019-08-01 2022-11-08 日立能源瑞士股份公司 碳化硅晶体管器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP5145570B2 (ja) * 2006-09-22 2013-02-20 トヨタ自動車株式会社 半導体装置の製造方法
JP5309600B2 (ja) * 2008-02-22 2013-10-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5477286B2 (ja) * 2008-04-15 2014-04-23 住友電気工業株式会社 半導体装置およびその製造方法
CN102160167B (zh) * 2008-08-12 2013-12-04 应用材料公司 静电吸盘组件
JP5562211B2 (ja) * 2010-11-05 2014-07-30 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5728954B2 (ja) * 2011-01-13 2015-06-03 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5704003B2 (ja) * 2011-07-15 2015-04-22 住友電気工業株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2014174903A1 (ja) 2014-10-30
JP2014216529A (ja) 2014-11-17
US20160056040A1 (en) 2016-02-25

Similar Documents

Publication Publication Date Title
US9437682B2 (en) Semiconductor device and semiconductor device manufacturing method
JP4291875B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6075185B2 (ja) 炭化珪素半導体装置の製造方法
WO2012172965A1 (ja) 炭化珪素半導体装置およびその製造方法
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
US8963163B2 (en) Semiconductor device
EP2487709B1 (en) Method for manufacturing a semiconductor device
WO2014083943A1 (ja) 炭化珪素半導体装置およびその製造方法
US8941120B2 (en) Semiconductor device and method for manufacturing the same
JP2015060859A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20170207311A1 (en) Silicon carbide semiconductor device and method for manufacturing same
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
JP6183200B2 (ja) 炭化珪素半導体装置およびその製造方法
CN104465765A (zh) 半导体装置及其制造方法
WO2015001863A1 (ja) 炭化珪素半導体装置の製造方法
US8729567B2 (en) Silicon carbide semiconductor device
JP2014127660A (ja) 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
JP6233210B2 (ja) 炭化珪素半導体装置の製造方法
JP2015053462A (ja) 炭化珪素半導体装置およびその製造方法
JP6070790B2 (ja) 半導体装置の製造方法および半導体装置
JP5602256B2 (ja) 半導体装置の製造方法
WO2021024972A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2013190901A9 (ja) 炭化珪素半導体装置およびその製造方法
JP2015115570A (ja) 炭化珪素半導体装置およびその製造方法
JP2013232563A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161226

R150 Certificate of patent or registration of utility model

Ref document number: 6075185

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250