JP6070790B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法および半導体装置に関するものであり、より特定的には、所望の特性を有する半導体装置を安定に製造することができる半導体装置の製造方法、および酸化膜への電界集中を緩和することにより所望の耐圧を安定して発揮することができる半導体装置に関するものである。

近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。

炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。ＭＯＳＦＥＴについては、セルの微細化やオン抵抗のさらなる低減のため、トレンチゲート型の素子構造の採用も進められており、その特性向上などについて検討がなされている（たとえば、特許文献１参照）。特許文献１においては、トレンチ側壁面に膜厚の薄い酸化膜を、トレンチ底面に膜厚の厚い酸化膜をそれぞれ形成することにより、閾値電圧が低く耐圧が高いトレンチゲート型のＭＯＳＦＥＴを製造する方法が提案されている。

特開平７−３２６７５５号公報

特許文献１にて提案されている製造方法においては、トレンチ側壁面に酸化速度の遅い結晶面を、トレンチ底面に酸化速度の速い結晶面を採用し、酸化速度の面方位依存性を利用することにより、閾値電圧が低く耐圧が高いＭＯＳＦＥＴを製造することができる。

しかし、この製造方法においては、たとえばトレンチ側壁面や底面の面方位にばらつきがある場合、酸化速度の面方位依存性により、形成される酸化膜の膜厚にもばらつきが生じる。そして、酸化膜の膜厚のばらつきは、製造されるＭＯＳＦＥＴの特性にも影響を及ぼす。その結果、所望の特性を有するＭＯＳＦＥＴを安定に製造することが困難になる。

本発明は、上記課題に鑑みてなされたものであり、その目的は、所望の特性を有する半導体装置を安定に製造することができる半導体装置の製造方法、および酸化膜への電界集中を緩和することにより所望の耐圧を安定して発揮することができる半導体装置を提供することである。

本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板の一方の主表面側に開口するトレンチを基板に形成する工程と、トレンチの表面を含む領域に酸化膜を形成する工程とを備えている。酸化膜を形成する工程では、酸素を含む雰囲気中において、１２５０℃以上の温度で基板が加熱される。

本発明者は、所望の特性を有する半導体装置を安定に製造するための方策について詳細な検討を行なった。その結果、ゲート絶縁膜として機能する酸化膜の形成における基板の加熱温度を一般的な加熱温度よりも高くすることにより、具体的には１２５０℃以上とすることにより、基板の酸化速度の面方位依存性を低減可能であることを見出し、本発明に想到した。本発明に従った半導体装置の製造方法においては、１２５０℃以上という適切な温度で基板が加熱されることにより、基板に形成されたトレンチ表面を含む領域に酸化膜が形成される。そのため、形成される酸化膜の膜厚のトレンチ表面の面方位に対する依存性が低減される。その結果、トレンチ表面の面方位にばらつきがあった場合でも、目的の膜厚に近い酸化膜を形成することができる。このように、本発明に従った半導体装置の製造方法によれば、トレンチ表面を含む領域に所望の膜厚の酸化膜を安定に形成することにより、所望の閾値電圧などの特性を有する半導体装置を安定に製造することができる。

上記半導体装置の製造方法において、酸化膜を形成する工程では、１３００℃以上の温度で基板が加熱されてもよい。これにより、形成される酸化膜の膜厚のトレンチ表面の面方位に対する依存性を一層効果的に低減することができる。

上記半導体装置の製造方法において、酸化膜を形成する工程では、１４００℃以下の温度で基板が加熱されてもよい。このように、上記半導体装置の製造方法は、１４００℃以下という製造装置の耐久性などを考慮した適切な温度で実施することができる。

上記半導体装置の製造方法は、窒素原子を含むガスを含有する雰囲気中において基板を加熱することにより、酸化膜と基板を構成する炭化珪素との界面を含む領域に窒素原子を導入する工程をさらに備えていてもよい。

これにより、酸化膜と基板を構成する炭化珪素との界面を含む領域に存在する界面準位を低減することができる。そのため、界面準位の存在に起因したチャネル移動度の低下を抑制することができる。

上記半導体装置の製造方法において、基板の上記主表面は、｛０００１｝面であってもよい。炭化珪素は、＜０００１＞方向に容易に成長させることができる。そのため、炭化珪素からなる基板の上記主表面を｛０００１｝面とすることにより、容易に基板を準備することができる。なお、上記主表面が｛０００１｝面である状態とは、上記主表面の｛０００１｝面に対するオフ角が８°以内である状態を意味するものとする。

上記半導体装置の製造方法において、トレンチを形成する工程では、｛０００１｝面とのなす角が４０°〜７０°である壁面を含むトレンチが形成されてもよい。このように、｛０００１｝面とのなす角が上記範囲である上記壁面を含むトレンチを形成し、当該壁面に沿ってチャネル領域を形成することにより、高いチャネル移動度を有する半導体装置を製造することができる。

本発明に従った半導体装置は、炭化珪素からなり一方の主表面側に開口するトレンチが形成された基板と、トレンチの表面を覆うように形成された酸化膜とを備えている。酸化膜の膜厚の最大値は、酸化膜の膜厚の最小値の２倍以下の値である。なお、酸化膜の膜厚とは、トレンチの表面に対して垂直な方向への膜厚を意味するものとする。

本発明に従った半導体装置によれば、酸化膜への電界集中を緩和することにより、所望の耐圧を安定して発揮することができる半導体装置を提供することができる。

以上の説明から明らかなように、本発明に従った半導体装置の製造方法によれば、所望の特性を有する半導体装置を安定に製造することができる。また、本発明に従った半導体装置によれば、酸化膜への電界集中を緩和することにより、所望の耐圧を安定して発揮することができる半導体装置を提供することができる。

ＭＯＳＦＥＴの構成を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 酸化膜の膜厚を示す電子顕微鏡写真である。 酸化膜の膜厚に対する基板の加熱温度の影響を示す図である。 酸化膜の膜厚比に対する基板の加熱温度の影響を示す図である。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。

まず、本発明の一実施の形態に係る半導体装置の構成について説明する。図１を参照して、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、炭化珪素基板１０と、炭化珪素層２０と、酸化膜４０と、ゲート電極４１と、層間絶縁膜５０と、ソース電極６０と、ドレイン電極７０と、ソース配線６１と、裏面保護電極７１とを備えている。炭化珪素層２０は、ドリフト領域２１と、ボディ領域２２と、ソース領域２３と、コンタクト領域２４とを含んでいる。炭化珪素基板１０と炭化珪素層２０とは、炭化珪素からなる基板３０を構成する。このように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、炭化珪素からなる基板３０を備える炭化珪素半導体装置である。

基板３０には、一方の主表面３０Ａ側に開口するトレンチ１５が形成されている。トレンチ１５は、側壁面１５Ａと底面１５Ｂとを含み、側壁面１５Ａがソース領域２３、ボディ領域２２およびドリフト領域２１に亘るようにソース領域２３およびボディ領域２２を貫通し、底面１５Ｂがドリフト領域２１に位置するように形成されている。

炭化珪素基板１０は、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト領域２１は、炭化珪素基板１０の主表面１０Ａ上に形成されている。ドリフト領域２１は、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト領域２１に含まれるｎ型不純物の濃度値は、炭化珪素基板１０に含まれるｎ型不純物の濃度値よりも低い値となっている。

ボディ領域２２は、ドリフト領域２１から見て炭化珪素基板１０とは反対側に形成されている。ボディ領域２２は、側壁面１５Ａを含み、側壁面１５Ａから離れる向きにおいてドリフト領域２１と接触しつつ延在するように形成されている。ボディ領域２２は、ｐ型不純物を含むことにより導電型がｐ型となっている。ボディ領域２２に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（硼素）などである。

ソース領域２３は、ボディ領域２２から見てドリフト領域２１とは反対側に形成されている。ソース領域２３は、側壁面１５Ａを含み、側壁面１５Ａから離れる向きにおいてボディ領域２２と接触しつつ延在するように形成されている。ソース領域２３は、ｎ型不純物を含むことにより導電型がｎ型となっている。ソース領域２３に含まれるｎ型不純物の濃度値は、ドリフト領域２１に含まれるｎ型不純物の濃度値よりも高い値となっている。ソース領域２３に含まれるｎ型の不純物は、たとえばＰ（リン）などである。

コンタクト領域２４は、ボディ領域２２に接触しつつ、ソース領域２３に隣接するように形成されている。コンタクト領域２４は、ｐ型不純物を含むことにより導電型がｐ型となっている。コンタクト領域２４に含まれるｐ型不純物の濃度値は、ボディ領域２２に含まれるｐ型不純物の濃度値よりも高い値となっている。コンタクト領域２４に含まれるｐ型不純物は、ボディ領域２２に含まれるｐ型不純物と同様に、たとえばＡｌ、Ｂなどである。

酸化膜４０は、トレンチ１５の表面、すなわち側壁面１５Ａおよび底面１５Ｂ、ならびに基板３０の主表面３０Ａを覆うように形成されている。酸化膜４０の膜厚の最大値は、酸化膜４０の膜厚の最小値の２倍以下の値となっている。酸化膜４０は、たとえば二酸化珪素（ＳｉＯ_２）からなっている。

ゲート電極４１は、トレンチ１５内において、側壁面１５Ａおよび底面１５Ｂを覆うように形成された酸化膜４０に接触するように形成されている。ゲート電極４１は、たとえば不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。

ソース電極６０は、ソース領域２３およびコンタクト領域２４に接触するように形成されている。ソース電極６０は、ソース領域２３に対してオーミック接触することができる材料、たとえばＮｉ_ｘＳｉ_ｙ（ニッケルシリサイド）、Ｔｉ_ｘＳｉ_ｙ（チタンシリサイド）、Ａｌ_ｘＳｉ_ｙ（アルミシリサイド）およびＴｉ_ｘＡｌ_ｙＳｉ_ｚ（チタンアルミシリサイド）などからなっており、ソース領域２３に対して電気的に接続されている。

層間絶縁膜５０は、酸化膜４０と共にゲート電極４１を取囲むように形成されており、ゲート電極４１をソース電極６０およびソース配線６１に対して電気的に絶縁している。層間絶縁膜５０は、たとえば二酸化珪素（ＳｉＯ_２）からなっている。

ソース配線６１は、層間絶縁膜５０およびソース電極６０を覆うように形成されている。ソース配線６１は、たとえばＡｌなどの導電体からなっており、ソース電極６０を介してソース領域２３と電気的に接続されている。

ドレイン電極７０は、炭化珪素基板１０から見てドリフト領域２１とは反対側の主表面１０Ｂ上に形成されている。ドレイン電極７０は、炭化珪素基板１０とオーミック接触することができる材料、たとえばソース電極６０と同様の材料からなっており、炭化珪素基板１０に対して電気的に接続されている。裏面保護電極７１は、ドレイン電極７０を覆うように形成されている。裏面保護電極７１は、たとえばＡｌなどの導電体からなっている。

次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４１に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域２２とドリフト領域２１との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極４１に閾値電圧以上の電圧が印加されると、ボディ領域２２において側壁面１５Ａに接する領域であるチャネル領域に反転層が形成される。その結果、ソース領域２３とドリフト領域２１とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。

以上のように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１において、酸化膜４０の膜厚の最大値は、酸化膜４０の膜厚の最小値の２倍以下の値となっている。これにより、トレンチ１５の表面を覆うように形成された酸化膜４０、より具体的には、電界集中が生じ易い側壁面１５Ａと底面１５Ｂとの境界付近を覆うように形成された酸化膜４０への電界集中を緩和することができる。したがって、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１によれば、所望の耐圧を安定して発揮することができる半導体装置を提供することができる。

次に、本発明の一実施の形態に係る半導体装置の製造方法について、図２〜図９を参照して説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置であるＭＯＳＦＥＴ１（図１参照）が製造される。まず、工程（Ｓ１０）として、炭化珪素からなる基板を準備する工程が実施される。この工程（Ｓ１０）は、以下に示す工程（Ｓ１１）および（Ｓ１２）を含んでいる。まず、工程（Ｓ１１）として、炭化珪素基板準備工程が実施される。この工程（Ｓ１１）では、図３を参照して、炭化珪素基板１０が準備される。炭化珪素基板１０は、たとえば４Ｈ型の六方晶炭化珪素からなっている。

次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、図３を参照して、エピタキシャル成長により、炭化珪素基板１０の主表面１０Ａ上に炭化珪素層２０が形成される。このようにして、炭化珪素基板１０および炭化珪素層２０より構成される基板３０が準備される。

基板３０の主表面３０Ａは、｛０００１｝面であってもよい。炭化珪素は、＜０００１＞方向に容易に成長させることができる。そのため、炭化珪素からなる基板３０の主表面３０Ａを｛０００１｝面とすることにより、容易に基板３０を準備することができる。

次に、工程（Ｓ２０）として、イオン注入工程が実施される。この工程（Ｓ２０）では、図４を参照して、まず、たとえばＡｌイオンを炭化珪素層２０の表層部に注入する。そして、たとえばＰイオンを、上記Ａｌイオンの注入深さよりも浅い注入深さで、炭化珪素層２０の表層部に注入する。これにより、炭化珪素層２０の表層部において、Ｐイオンが注入されたソース領域２３と、Ａｌイオンが注入されたボディ領域２２とが形成される。そして、炭化珪素層２０において、ソース領域２３およびボディ領域２２が形成されなかった領域は、ドリフト領域２１となる。

次に、工程（Ｓ３０）として、トレンチ形成工程が実施される。この工程（Ｓ３０）では、図５を参照して、基板３０の一方の主表面３０Ａに開口するトレンチ１５が基板３０に形成される。具体的には、トレンチ１５は、側壁面１５Ａがソース領域２３と、ボディ領域２２と、ドリフト領域２１とに亘るようにソース領域２３とボディ領域２２とを貫通し、底面１５Ｂがドリフト領域２１に位置するように形成される。

この工程（Ｓ３０）において、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライエッチング、または、たとえば塩素ガスなどのハロゲン系ガスを用いた熱エッチング、あるいはこれらを組み合わせたエッチング方法により、トレンチ１５が基板３０に形成されてもよい。具体的には、たとえば基板３０の主表面３０Ａ上に、二酸化珪素（ＳｉＯ_２）からなるマスク層（図示しない）を形成し、ＲＩＥにより予備エッチングを実施した後、さらに熱エッチングを実施することにより、トレンチ１５が基板３０に形成されてもよい。また、この工程（Ｓ３０）において、熱エッチングを含むエッチング方法を用いてトレンチ１５を基板３０に形成することにより、互いに対向する側壁面１５Ａの面方位のばらつきを低減することができる。その結果、後述するゲート酸化膜形成工程（Ｓ６０）において、側壁面１５Ａを含む領域に形成される酸化膜の膜厚のばらつきを低減することができる。

また、この工程（Ｓ３０）において、トレンチ１５は、側壁面１５Ａと｛０００１｝面とのなす角が４０°以上７０°以下となるように形成されてもよい。このように、｛０００１｝面とのなす角が上記範囲である側壁面１５Ａを形成し、側壁面１５Ａに沿ってチャネル領域を形成することにより、高いチャネル移動度を有するＭＯＳＦＥＴ１（図１参照）を製造することができる。

また、この工程（Ｓ３０）において、トレンチ１５は、側壁面１５Ａと底面１５Ｂとを含むＵ型トレンチとして形成されてもよいが、これに限られるものではない。たとえば、トレンチ１５は、底面１５Ｂを含まず、側壁面１５Ａのみを含むＶ型トレンチとして形成されてもよい。

次に、工程（Ｓ４０）として、コンタクト領域形成工程が実施される。この工程（Ｓ４０）では、図６を参照して、ソース領域２３に、たとえばＡｌイオンを注入することにより、ボディ領域２２に接触しつつソース領域２３に隣接するコンタクト領域２４が形成される。

次に、工程（Ｓ５０）として、活性化アニール工程が実施される。この工程（Ｓ５０）では、基板３０を加熱することにより、上記工程（Ｓ２０）および（Ｓ４０）において導入された不純物を活性化する。これにより、不純物が導入された領域において所望のキャリアが生成する。

次に、工程（Ｓ６０）として、ゲート酸化膜形成工程が実施される。この工程（Ｓ６０）では、図７を参照して、酸素を含む雰囲気中において、基板３０を加熱することにより、トレンチ１５の表面、すなわち側壁面１５Ａおよび底面１５Ｂ、ならびに基板３０の主表面３０Ａを含む領域に亘り酸化膜４０が形成される。酸化膜４０としては、たとえば二酸化珪素（ＳｉＯ_２）からなるものが形成される。酸素を含む雰囲気とは、酸素ガスのみを含む雰囲気であってもよいし、たとえばアルゴンなどの希ガスと酸素ガスとの混合ガスや、Ｎ_２Ｏ、ＮＯ、ＮＯ_２、ＰＯＣｌ_３、ＳＯ_２およびＳＯ_４などの酸化性ガスを含む雰囲気であってもよい。

この工程（Ｓ６０）では、１２５０℃以上の温度で基板３０が加熱される。また、好ましくは１３００℃以上の温度で基板３０が加熱される。これにより、酸化膜４０の膜厚のトレンチ１５表面の面方位に対する依存性を一層効果的に低減することができる。また、この工程（Ｓ６０）では、１４００℃以下の温度で基板３０が加熱されてもよい。このように、工程（Ｓ６０）は、１２５０℃以上１４００℃以下という製造装置の耐久性などが考慮された適切な温度で実施することができる。

次に、工程（Ｓ７０）として、窒素原子導入工程が実施される。この工程（Ｓ７０）では、窒素原子を含むガスを含有する雰囲気中において基板３０を加熱することにより、酸化膜４０と基板３０を構成する炭化珪素との界面を含む領域に窒素原子が導入される。この工程（Ｓ７０）は必須の工程ではないが、これを実施することにより、酸化膜４０と基板３０を構成する炭化珪素との界面を含む領域に存在する界面準位を低減することができる。そのため、界面準位の存在に起因したチャネル移動度の低下を抑制することができる。窒素原子を含むガスとしては、たとえばＮＯ（一酸化炭素）、ＮＯ_２（二酸化窒素）およびＮ_２Ｏ（亜酸化窒素）などが用いられてもよい。

次に、工程（Ｓ８０）として、ゲート電極形成工程が実施される。この工程（Ｓ８０）では、図８を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、トレンチ１５内にポリシリコン膜が形成される。これにより、トレンチ１５の表面を含む領域に形成された酸化膜４０に接触するようにゲート電極４１が形成される。

次に、工程（Ｓ９０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ９０）では、図９を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、絶縁体であるＳｉＯ_２からなる層間絶縁膜５０が、酸化膜４０と共にゲート電極４１を取囲むように形成される。

次に、工程（Ｓ１００）として、オーミック電極形成工程が実施される。この工程（Ｓ１００）では、図９を参照して、まず、ソース電極６０を形成すべき領域において、層間絶縁膜５０および酸化膜４０が除去され、ソース領域２３およびコンタクト領域２４が露出した状態になる。そして、当該領域において、たとえばＮｉからなる膜が形成される。一方、炭化珪素基板１０において、ドリフト領域２１が形成される側とは反対側の主表面１０Ｂ上に、たとえばＮｉからなる膜が形成される。その後、合金加熱処理が施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化されることにより、ソース電極６０およびドレイン電極７０がそれぞれ形成される。

次に、工程（Ｓ１１０）として、配線形成工程が実施される。この工程（Ｓ１１０）では、図９および図１を参照して、たとえば蒸着法により導電体であるＡｌからなるソース配線６１が、層間絶縁膜５０およびソース電極６０を覆うように形成される。一方、たとえばＡｌからなる裏面保護電極７１が、ドレイン電極７０を覆うように形成される。以上の工程（Ｓ１０）〜（Ｓ１１０）を実施することによりＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。

以上のように、本実施の形態に係る半導体装置の製造方法においては、１２５０℃以上という適切な温度で基板３０が加熱されることにより、基板３０に形成されたトレンチ１５表面を含む領域に酸化膜４０が形成される。そのため、形成される酸化膜４０の膜厚のトレンチ１５表面の面方位に対する依存性が低減される。その結果、トレンチ１５表面の面方位にばらつきがあった場合でも、目的の膜厚に近い酸化膜４０を形成することができる。このように、本実施の形態に係る半導体装置の製造方法によれば、トレンチ１５表面を含む領域に所望の膜厚の酸化膜４０を安定に形成することにより、所望の閾値電圧などの特性を有するＭＯＳＦＥＴ１を安定に製造することができる。

上記実施の形態においては、トレンチゲート型のＭＯＳＦＥＴの製造方法について説明したが、本発明の半導体装置の製造方法はこれに限られるものではない。本発明の半導体装置の製造方法は、たとえばトレンチゲート型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の製造方法など、トレンチ表面を含む領域に熱酸化膜を形成する工程を含む半導体装置の製造方法において広く用いることができる。

半導体装置の製造方法における酸化膜の安定的な形成についての本発明の効果を確認する実験を行なった。具体的には、上記本実施の形態に係る半導体装置の製造方法を用いて、トレンチゲート型のＭＯＳＦＥＴを製造した。酸化膜の形成においては、酸素雰囲気中において、１３５０℃で２０分間加熱することにより、トレンチ表面を含む領域に酸化膜を形成した。そして、製造されたＭＯＳＦＥＴの断面構造を、ＢＦ−ＳＴＥＭ（Ｂｌｉｇｈｔ Ｆｉｅｌｄ−Ｓｃａｎｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により観察し、得られたＢＦ−ＳＴＥＭ写真より、ＭＯＳＦＥＴのトレンチ表面を含む領域に形成された酸化膜の膜厚を調査した。

上記実験結果について、図１０に基づいて説明する。図１０は、上記実験において製造されたＭＯＳＦＥＴのトレンチ表面を含む領域の断面構造を示すＢＦ−ＳＴＥＭ写真である（倍率５００００倍）。図１０より明らかなように、側壁面１５Ａと底面１５Ｂとでは面方位が大きく異なるにも関わらず、酸化膜４０は、それぞれ０．０５μｍ程度の膜厚で形成されていた。このことから、本発明の半導体装置の製造方法においては、酸化膜の形成における酸化速度の面方位依存性が低減され、所望の膜厚の酸化膜を安定に形成することができることが確認された。

次に、半導体装置の製造方法における酸化膜の安定的な形成についての本発明の効果をより詳細に確認する実験を行なった。具体的には、上記本実施の形態に係る半導体装置の製造方法を用いて、トレンチゲート型のＭＯＳＦＥＴを製造した。トレンチを形成する工程では、底面が（０００−１）面、側壁面が（０−３３−８）面となるように、トレンチを基板に形成した。また、酸化膜を形成する工程では、酸素を含む雰囲気中において、１２００℃、１２５０℃、１３００℃、１３５０℃および１４００℃の温度で２０分間加熱することにより、トレンチの側壁面および底面を含む領域に酸化膜を形成した。そして、側壁面および底面を含む領域に形成された酸化膜の膜厚を評価し、酸化膜の膜厚に対する基板の加熱温度による影響を調査した。表１には、側壁面および底面を含む領域に形成された酸化膜の膜厚に対する基板の加熱温度の影響を示す。また、表２には、側壁面および底面を含む領域に形成された酸化膜の膜厚比に対する基板の加熱温度の影響を示す。ここで、上記膜厚比とは、底面を含む領域に形成された酸化膜の膜厚に対する側壁面を含む領域に形成された酸化膜の膜厚の比率を意味している。

上記実験結果について、図１１および図１２に基づいて説明する。図１１は、側壁面および底面を含む領域に形成された酸化膜の膜厚に対する基板の加熱温度の影響を示してる。また、図１２は、側壁面および底面を含む領域に形成された酸化膜の膜厚比に対する基板の加熱温度の影響を示している。図１１および表１から明らかなように、加熱温度が高くなるに従い、酸化膜の膜厚差はより小さくなった。また、図１２および表２から明らかなように、加熱温度が１２００℃の場合には、酸化膜の膜厚比が５０％以下であったのに対し、加熱温度を１２５０℃以上とすることにより、酸化膜の膜厚比は５０％以上となった。このことから、本発明の半導体装置の製造方法においては、酸化膜の形成における基板の加熱温度を１２５０℃以上とすることにより、好ましくは１３００℃以上とすることにより、酸化膜の形成における酸化速度の面方位依存性が低減され、所望の膜厚の酸化膜を安定に形成することができることが確認された。

今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体装置の製造方法および半導体装置は、所望の特性を有する半導体装置を安定に製造することが要求される半導体装置の製造方法、および酸化膜への電界集中を緩和することにより所望の耐圧を安定して発揮することが要求される半導体装置において特に有利に適用され得る。

１ ＭＯＳＦＥＴ、１０ 炭化珪素基板、１０Ａ，１０Ｂ，３０Ａ 主表面、１５ トレンチ、１５Ａ 側壁面、１５Ｂ 底面、２０ 炭化珪素層、２１ ドリフト領域、２２ ボディ領域、２３ ソース領域、２４ コンタクト領域、３０ 基板、４０ 酸化膜、４１ ゲート電極、５０ 層間絶縁膜、６０ ソース電極、６１ ソース配線、７０ ドレイン電極、７１ 裏面保護電極。

Claims (2)

1. 炭化珪素からなり、一方の主表面側に開口し、底面および壁面を含むトレンチが形成された基板と、
   前記トレンチの表面を覆うように形成された酸化膜とを備え、
   前記酸化膜の膜厚の最大値は、前記膜厚の最小値の２倍以下の値であり、
   前記底面を含む領域に形成された酸化膜の膜厚に対する前記壁面を含む領域に形成された酸化膜の膜厚の比率が６０パーセント以上であり、
   前記底面は（０００−１）面であり、前記壁面は（０−３３−８）面である、半導体装置。
2. 前記基板は、第１導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域と、前記ボディ領域上に形成された第１導電型のソース領域とを含み、
   前記トレンチの底面は前記ドリフト領域に位置するように形成され、前記トレンチの壁面は前記ドリフト領域、前記ボディ領域、および前記ソース領域に亘るように形成され、
   前記酸化膜は、前記トレンチの前記壁面上において、前記ドリフト領域、前記ボディ領域、および前記ソース領域に直接接するように形成され、
   前記半導体装置は、
   前記酸化膜に接触するように前記トレンチ内に形成されたゲート電極と、
   前記基板の他方の主表面上に形成されたドレイン電極とをさらに備える、請求項１に記載の半導体装置。